TW201337975A - 具有金屬虛擬特徵的電感器設計 - Google Patents

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Abstract

所揭示的是用於藉由在積體或晶載電感器之設計中實施導電金屬虛擬件之一架構來增強該等積體或晶載電感器之效能的技術。在一些狀況下，一金屬虛擬架構可安置於緊接於該電感器之一上表面的一層中。可實施該等技術以改良總電感器效能，同時實現面積按比例調整效應，諸如，縮小一晶粒上之電感器至電感器間隔及/或增加可製造於一晶粒上之電感器的數量。在一些狀況下，導電金屬虛擬件可安置於相對於該電感器之一最小或無峰值磁場區域中、經安置成正交於該電感器中之電流，及/或經安置成最小化其對該電感器之總面積的佔據。該等技術可實施於諸如以下各者之類比電路中：電感器電容器鎖相迴路(LC-PLL)、大體積構架、處理器微構架、涉及嚴格抖動要求之應用、微處理器計時，及無線通信系統。

Description

具有金屬虛擬特徵的電感器設計
本發明係有關於具有金屬虛擬特徵的電感器設計。
發明背景
深次微米製程節點(deep-submicron process node)(例如，32 nm及其他)中之積體電路設計涉及若干非平凡挑戰，且併入諸如電感器之微電子組件的電路在此等層級下已面臨特定困難，諸如，關於最佳裝置參數及電路效能之困難。不斷的製程按比例調整(process scaling)將趨向於加劇此等問題。
依據本發明之一實施例，係特地提出一種積體電路，其包含：一基板；一電感器，其安置於該基板中或上；第一複數個導電金屬片件(conductive metal piece)，其安置於該電感器下方且緊接於該電感器之一下表面；及第二複數個導電金屬片件，其安置於該電感器上方且緊接於該電感器之一上表面；其中該第一複數個導電金屬片件相比於該第二複數個導電金屬片件具有一較密間距。
100‧‧‧電感器線圈/電感器
110‧‧‧中心區域
140‧‧‧下金屬層
172、174‧‧‧端子
176‧‧‧可選端子
190‧‧‧基板
212‧‧‧最大磁通量區
320、330‧‧‧導電金屬虛擬件
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通信晶片
B 1 (t)、B 2 (t)‧‧‧合成磁場
I1、I2‧‧‧激磁電流
L1、L3、Q1、Q3‧‧‧曲線
m3、m4‧‧‧線
圖1示意性地說明針對對稱電感器之差動激磁(differential excitation)的磁場定向。
圖2說明根據本發明之一實施例而組態的使用金屬虛擬架構(metal dummy schema)之電感器線圈的自上而下視圖。
圖3說明根據本發明之一實施例而組態的沿著圖2中之虛線X-X而截得的圖2之電感器線圈的橫截面圖。
圖4說明針對給定製程節點之模擬資料的曲線圖，其展示根據本發明之一實施例而組態的實例電感器之電感(L)隨頻率而變。
圖5說明針對給定製程節點之模擬資料的曲線圖，其展示根據本發明之一實施例而組態的實例電感器之品質因數(Q)隨頻率而變。
圖6說明經實施有根據本發明之一實施例而組態的一或多個電感器之計算系統。
較佳實施例之詳細說明
所揭示的是用於藉由在積體或晶載電感器(on-chip inductor)之設計中實施導電金屬虛擬件(conductive metal dummy)之一架構來增強該等積體或晶載電感器之效能的技術。在一些狀況下，根據本發明之一實施例而組態的一金屬虛擬架構可安置於緊接於該電感器之一上表面的一層中。可實施該等技術以改良總電感器效能，同時實現 (例如)面積按比例調整效應(area scaling effect)，諸如，縮小一晶粒上之電感器至電感器間隔及/或增加可製造於一晶粒上之電感器的數量。在一些實例實施例中，該等導電金屬虛擬件可安置於相對於該電感器之一最小或無峰值磁場區域中、經安置成正交於該電感器中之電流，及/或經安置成最小化其對該電感器之總面積的佔據。舉例來說，該等技術可實施於諸如以下各者之類比電路中：電感器電容器鎖相迴路(inductor-capacitor phase-locked loop,LC-PLL)、處理器微構架(processor microarchitecture)、涉及嚴格抖動要求(stringent jitter requirement)之電路、計時及延遲電路，及任何其他以電感器為基礎之電路。
一般概述
習知的積體電感器設計(integrated inductor design)係與若干非平凡問題相關聯。舉例來說，在用習知途徑的情況下，僅在積體電路(IC)中之電感器的下金屬層下方使用導電金屬片件(虛擬件)。然而，此等虛擬件趨向於極小(例如，長度小於1 μm)，且不會強烈地影響總電感器效能。又，為了試圖維持良好的電感器效能，習知途徑通常制止將任何金屬置放於電感器之金屬層之上(亦即，空隙置放於電感器之金屬層之上的層中)。然而，此途徑對IC設計強加兩種嚴格製造限制。第一，電感器至電感器間隔(亦即，一晶粒上之電感器之間的距離)受到影響，此在於：歸因於有空隙金屬層之所得低密度，多個LC-PLL不能被置放成彼此緊接。第二，且由於前述間隔限制，能夠製造於一 晶粒上之電感器的總數目受到限制。
在用根據本發明之一實施例的具有經緊接地置放之導電金屬片件之給定電感器的情況下，由於由該電感器產生之磁場，可在彼等導電金屬片件中感應循環渦電流(circulating eddy current)。應瞭解，此等循環渦電流具有其自有關聯電感且因而感應一磁場，該磁場又抵消或以其他方式干擾關聯電感器之磁場，從而減弱其電感(L)。又，此等渦電流造成電力在導電金屬虛擬件中耗散，從而引起電感器品質因數(Q)縮減。此外，應瞭解，渦電流之量值係與關聯電感器之磁場的量值成比例。因此，隨著電感器之磁場增加，形成於金屬虛擬件中之渦電流變大，該等金屬虛擬件又具有對應較強的感應磁場，該等感應磁場又抵消該電感器之磁場，從而進一步降級該電感器之效能(亦即，電感及/或品質因數)。
因而，且根據本發明之一實施例，金屬虛擬特徵之架構可安置於緊接於電感器之上表面的層中。本發明之實施例可用以消除或以其他方式減輕電感器效能之降級。在一些例子中，本發明之實施例可用以最小化/消除與給定應用中之電感器或以電感器為基礎之裝置之間的距離及/或其數目相關聯的製造要求及/或限定。
根據本發明之一實施例，可在實施給定金屬虛擬架構以最小化或以其他方式緩和對電感器效能之干擾時考慮一些因素。第一，可藉由最低限度地將金屬虛擬件安置成緊接於磁場最強的電感器面積來改良電感器效能。換言 之，將金屬虛擬件置放於電感器之磁場最小或以其他方式低於峰值/最大(最高)磁通量的區域中可改良電感器效能。第二，可藉由將金屬虛擬件置放成實質上正交於電感器內之電流來改良電感器效能(可強制所產生之渦電流正交於電感器中之電流，且因而，金屬虛擬經度正交於電感器線圈)。第三，可藉由將金屬虛擬件置放成最小化其對電感器之總面積的佔據來改良電感器效能。在各種實施例中，滿足此等條件中之一者或多者或全部的金屬虛擬架構可最低限度地降級電感器效能。舉例來說，在一些實施例中，滿足此等條件中之一者或多者或全部的金屬虛擬架構可允許面積按比例調整效應，諸如，縮小形成於晶粒上之電感器及/或以電感器為基礎之裝置(例如，LC-PLL)之間的距離/間隔，及/或最大化可形成於晶粒上之電感器及/或以電感器為基礎之裝置(例如，LC-PLL)的數量。
金屬虛擬架構
圖1示意性地說明針對對稱電感器線圈100之差動激磁的磁場定向。在此實例中，激磁電流I1施加至線圈100之第一部分，而激磁電流I2施加至線圈100之第二部分。應瞭解，合成磁場B1(t)係由激磁電流I1產生，且相似地，合成磁場B2(t)係由激磁電流I2產生。歸因於電感器線圈100之對稱性及其差動激磁(例如，經由在端子172及174處施加差動電壓)，磁場B1(t)及B2(t)在電感器100之中心區域110內同相地相加。因此，電感器100之磁場在中心區域110中最強(且通過該電感器之磁通量在該中心區域中最高)。因此，如先 前所解釋，且根據本發明之一實施例，可需要將一或多個最小面積及/或最小密度金屬虛擬件安置於緊接於電感器100之此中心區域110的層中以改良電感器100之效能。下文參看圖2及圖3來更詳細地研究此等原理。
在一些狀況下，電感器100可包括可選端子176。在一些此等狀況下，此可選端子176處之AC電壓可被量測為零(由於電感器線圈100之對稱性及/或差動激磁)。因而，在本發明之一些此等實施例中，使一電阻器或其他電子裝置與可選端子176以操作方式耦接可對電感器100之總效能產生最小影響或不會產生影響。因此，在一些例子中，可需要將(例如)DC電壓源(未圖示)以操作方式耦接至可選端子176以在電感器100內提供偏壓。
圖2說明根據本發明之一實施例而組態的使用金屬虛擬架構之電感器線圈100的自上而下視圖。可看出，實例金屬虛擬架構包括一些縱向定向式導電金屬虛擬件320及一些橫向定向式導電金屬虛擬件330，其全部已安置於緊接於電感器100之上表面的層中。線圈100自身可按照習知方式予以實施。在一些實施例中，一或多個金屬虛擬件320及/或330可為導電金屬，諸如(但不限於)，銅、鋁、銀、鎳、金、鈦、銦、鎢、其合金，或其他合適導電金屬。在一些實施例中，一或多個金屬虛擬件320及/或330可具有適於給定應用但如本文所描述而以其他方式供給之任何給定尺寸。依據本發明應瞭解，取決於諸如製程節點及所要電路效能之因素，金屬虛擬件320及/或330之幾何形狀可隨不同 應用而變化。在一些實例狀況下，金屬虛擬件320及/或330係在微米範圍內予以實施(例如，面積在約50 μm2至500 μm2之範圍內)，且在一些特定實例實施例中可具有在約10 μm至40 μm之範圍內的至少一尺寸(例如，x軸、y軸及/或z軸)(例如，面積大於或等於約200 μm2)。簡言之，金屬虛擬件320及/或330可具有適於給定製程節點及應用之任何所要尺寸，且可以其他方式根據本發明之一實施例予以實施。本發明不意欲限於任何特定金屬虛擬幾何形狀。
在本發明之一或多個實施例中，金屬虛擬件320及/或330可安置於緊接於電感器100之上表面的層中，該安置係藉由用於進行該安置之任何合適方法或手段而進行，在一些實施例中，該方法或手段包括(但不限於)無電極沈積、電鍍、化學沈積製程、物理沈積製程，等等。
圖3說明根據本發明之一實施例而組態的沿著圖2中之虛線X-X而截得的圖2之電感器線圈100的橫截面圖。可看出，金屬虛擬件330(及320，在此橫截面圖中不可見)安置於緊接於電感器100之上表面的層中。在一或多個實施例中，舉例來說，一絕緣體材料可安置於：(1)電感器100與金屬虛擬件330及320之層之間；(2)電感器100與下金屬層140之間；(3)及/或基板190與下金屬層140之間。在一些例子中，舉例來說，該絕緣體材料可為電絕緣聚合物、電絕緣陶瓷及/或介電材料。在一些特定實施例中，電感器100可經安置成緊接於導電金屬片件之下金屬層140，該等導電金屬片件相比於緊接地安置於電感器100上方之金屬虛擬 件320及/或330之層具有較密間距(面積小型化)。該等層之間的間隔亦可變化，但在一些實例狀況下，金屬虛擬件320及/或330係在電感器100之約5 nm至5 μm內。在更一般的意義上，可使用允許所要電感器效能之任何間隔。
基板190可為半導體晶圓或其他合適基板。在一些實例實施例中，舉例來說，基板190可為金屬、矽、鍺、III-V族材料、氧化物、氮化物或其組合。在一些狀況下，舉例來說，晶圓/基板可經組態為塊體基板、絕緣體上半導體(semiconductor-on-insulator,XOI，其中X為諸如矽、鍺或富含鍺之矽的半導體材料)，或多層結構。用於基板190之其他合適材料及/或組態將依據本發明而顯而易見。
下金屬層140可使用諸如(但不限於)銅、鋁、銀、鎳、金、鈦、銦、鎢、其合金或其他合適導電金屬之導電金屬而按照習知方式予以實施。在一些實例例子中，下金屬層140可由與金屬虛擬件320及/或330相同之材料製成。在一些狀況下，下金屬層140之片件相比於金屬虛擬件320及/或330可具有較密間距(面積小型化)。在一些實例狀況下，下金屬層140可在微米範圍內予以實施(例如，x軸、y軸及/或z軸係在約1 μm或更小之範圍內)。用於下金屬層140之其他合適材料、幾何形狀及/或組態將依據本發明而顯而易見，且本發明不意欲限於任何特定金屬層140組態。
當電感器100經受差動激磁(例如，經由在端子172及174處施加差動電壓)時，產生對應磁場(類似於上文參看圖1所描述之B1(t)及B2(t))，且其在電感器100之中心區域 110(最強磁場區域)中同相地相加。相似於上文參看圖1之論述，可選端子176(若被包括)可(例如)與DC電壓源以操作方式耦接以在電感器100內提供偏壓，如給定應用中所需要。應瞭解，隨著所產生之磁場改變(例如，歸因於該等場在時間方面之變化)，在導電金屬虛擬件320及/或330中感應之渦電流變化。此等循環渦電流具有其自有關聯電感，且因而感應自金屬虛擬件320及/或330發出出之眾多局域化磁場(localized magnetic field)，該等局域化磁場抵消或以其他方式降級由電感器100產生之磁場。
自圖2及圖3之所描繪實例架構可看出，根據本發明之一實施例，金屬虛擬件320及330已安置於緊接於電感器100之上表面的層中。在所描繪實例狀況下，金屬虛擬件320及330已最低限度地安置於電感器100之磁場最高之處，諸如，最大磁通量區212。在一些實例實施例中，最大磁通量區212可被定義為所經歷之磁場之振幅為該磁場之最大/峰值振幅之某一任意百分數(例如，大於或等於約75%至100%)的區域。在所描繪實例狀況下，金屬虛擬件320及330已經安置成使得其未延伸至最大磁通量區212中或未以其他方式佔據該最大磁通量區。然而，在其他實例實施例中，金屬虛擬件320及/或330中之一者或多者可經安置成使得其體積(個別的或集體的)之某一百分數(例如，小於或等於約30%)被准許延伸至最大磁通量區212中。適於給定應用之其他百分數將依據本發明而顯而易見。
自圖2及圖3之所描繪實例架構可進一步看出，金 屬虛擬件320及330已安置於實質上正交於電感器100內之電流的選定定向上。更進一步，金屬虛擬件320及330已經安置成最小化其對電感器100之總面積的佔據。舉例來說，在一些實例實施例中，金屬虛擬件320及330可經安置成覆蓋電感器100的小於60%(例如，20%至50%)之總表面積。適於給定應用之其他覆蓋百分數將依據本發明而顯而易見。
由於實施圖2及圖3之實例金屬虛擬架構，或根據本發明之一實施例而組態的任何其他實例金屬虛擬架構，可改良(例如，最低限度地或以其他方式可接受地降級)電感器100之電感(L)及/或品質因數(Q)，而同時地達成(例如)面積按比例調整效應，諸如，縮小形成於晶粒上之電感器及/或以電感器為基礎之裝置(例如，LC-PLL)之間的距離/間隔，及/或最大化可形成於晶粒上之電感器及/或以電感器為基礎之裝置(例如，LC-PLL)的數量。
根據本發明之一或多個實施例，可藉由如下方式進一步縮減/減輕金屬虛擬件320及/或330中感應之渦電流(且因此改良電感器效能)：(1)進一步縮減金屬虛擬件320及/或330在電感器100之最大磁通量區212中/附近的存在；(2)進一步使金屬虛擬件320及/或330以較大精確度正交於流過電感器100之電流；及/或(3)進一步縮減金屬虛擬件320及/或330之尺寸、面積、體積、密度及/或實體存在。在一些此等狀況下，根據本發明之一實施例，由此可改良電感器100之效能(例如，電感及/或品質因數)。
其他考慮一一例如，所要裝置效能特性或製造/ 設計要求--可對給定電感器或以電感器為基礎之裝置強加限制/限定。依據本發明應瞭解，圖2及圖3經提供以僅僅展示根據本發明之一實施例而組態的實例金屬虛擬架構。應瞭解，根據其他實施例而組態之眾多額外金屬虛擬架構係可能的，且給定應用可控管所揭示技術可根據一給定實施例被實施的方式及程度。
模擬實施資料
圖4說明針對給定製程節點之模擬資料的曲線圖，其展示根據本發明之一實施例而組態的實例電感器之電感(L)隨頻率而變。曲線#L1表示一習知電感器之電感，該習知電感器使用在該電感器下方之層中安置於該電感器中間及周圍的小金屬虛擬件及大金屬虛擬件。曲線#L3表示根據本發明之一實例實施例(諸如，上文參看圖2及圖3所論述之實例實施例)的一電感器之電感，該電感器在該電感器上方之層及在該電感器下方之小金屬虛擬件(相比於在該電感器上方之金屬虛擬件具有較密間距)之層中實施金屬虛擬架構。自標繪圖可看出，相比於在電感器下方之層中僅使用小金屬虛擬件的習知電感器設計，已藉由實施根據一實例實施例而組態之金屬虛擬架構而改良電感。在由線m3識別之頻率值處觀測的量測表明，經由在根據本發明之一實施例而組態的電感器之設計中實施金屬虛擬架構，已達成相比於習知電感器為大約19%之電感改良。一實例操作頻率範圍為1 GHz至30 GHz(例如，10 GHz)，但本文所描述之電感器通常可用於任何所要頻率範圍內。
圖5說明針對給定製程節點之模擬資料的曲線圖，其展示根據本發明之一實施例而組態的實例電感器之品質因數(Q)隨頻率而變。如本文所使用，品質因數為指示在給定頻率下電感器之電感電抗對其電阻之比率的無單位度量，且因而為電感器之效率的度量。給定電感器之Q愈高，則該電感器之行為與理想無損電感器之行為愈接近。曲線#Q1表示一習知電感器之品質因數，該習知電感器使用在該電感器下方之層中安置於該電感器中間及周圍的小金屬虛擬件及大金屬虛擬件。曲線#Q3表示根據本發明之一實例實施例(諸如，上文參看圖2及圖3所論述之實例實施例)的一電感器之品質因數，該電感器在該電感器上方之層及在該電感器下方之小金屬虛擬件(相比於在該電感器上方之金屬虛擬件具有較密間距)之層中實施金屬虛擬架構。自標繪圖可看出，相比於在電感器下方之層中僅使用小金屬虛擬件的習知電感器設計，已藉由實施根據一實例實施例而組態之金屬虛擬架構而改良品質因數。在由線m4識別之頻率值(與圖4中由線m3指示之頻率相同的頻率)處觀測的量測表明，經由在根據本發明之一實施例而組態的電感器之設計中實施金屬虛擬架構，已達成相比於習知電感器為大約15%之品質因數改良。
此外，在由線m3及m4識別之頻率值處觀測的量測表明，經由在根據本發明之一實施例而組態的電感器之設計中實施金屬虛擬架構，已達成相比於習知電感器為大約25%之抖動改良。
在各種實施例中，所揭示技術中之一者或多者可用以實施各種積體電路結構/裝置(例如，電感器及以電感器為基礎之技術)，其可被製造為離散組件或晶載組件且(例如)在包括45 nm製程節點及其他(例如，32 nm、22 nm、16 nm、14 nm及其他)之深次微米製程層級/節點下被製造。此等結構/裝置可用於許多電子系統中，此將依據本發明而顯而易見。
實例系統
圖6說明經實施有根據本發明之一實施例而組態的一或多個電感器之計算系統1000。可看出，計算系統1000容納主機板1002。主機板1002可包括若干組件，包括(但不限於)處理器1004及至少一通信晶片1006，其中每一者可物理及電耦接至主機板1002，或以其他方式整合於該主機板中。應瞭解，舉例來說，主機板1002可為任何印刷電路板，無論是主板，抑或安裝於主板上之子板，抑或系統1000之唯一板，等等。取決於計算系統1000之應用，計算系統1000可包括可或可不物理及電耦接至主機板1002之一或多個其他組件。此等其他組件可包括(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼機處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、一或多個濾波器(例如，LC槽濾波器、高通濾波器、低通濾波器、帶通濾波器)、全球定位系統(GPS)裝置、羅盤、加速度計、迴轉儀、揚聲器、 相機及大容量儲存裝置(諸如，硬碟機、緊密光碟(CD)、數位多功能光碟(DVD)，等等)。包括於計算系統1000中之組件中任一者可包括如本文所描述而組態之一或多個電感器。舉例來說，此等電感器可用以實施電壓控制振盪器或放大器電路。在一些實施例中，多個功能可整合至一或多個晶片中(例如，注意到，通信晶片1006可為處理器1004之部分，或以其他方式整合至該處理器中)。
通信晶片1006實現用於向及自計算系統1000傳送資料之無線通信。術語「無線」及其衍生者可用以描述可藉由使用通過非固體介質之經調變電磁輻射來傳達資料的電路、裝置、系統、方法、技術、通信頻道，等等。該術語並不暗示關聯裝置不含有任何電線，但在一些實施例中，其可能不含有電線。通信晶片1006可實施若干無線標準或協定中任一者，該等標準或協定包括(但不限於)Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生者，以及被指定為3G、4G、5G及其他之任何其他無線協定。計算系統1000可包括複數個通信晶片1006。舉例來說，第一通信晶片1006可專用於諸如Wi-Fi及藍芽之較短範圍無線通信，且第二通信晶片1006可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長範圍無線通信。
計算系統1000之處理器1004包括封裝於處理器 1004內之積體電路晶粒。在本發明之一些實施例中，處理器之積體電路晶粒包括板上LC-PLL電路，其包括經組態有電感器(諸如，本文所描述之電感器)之VCO，以向經實施有如本文所描述之一或多個電感器的LC槽電路及/或其他典型或以其他方式所要處理器電路(例如，放大器、DAC、高速互連)提供可變電容。術語「處理器」可指代處理(例如)來自暫存器及/或記憶體之電子資料以將彼電子資料變換成可儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或一裝置之任何部分。
通信晶片1006亦可包括封裝於通信晶片1006內之積體電路晶粒。根據一些此等實例實施例，通信晶片之積體電路晶粒包括經實施有如本文所描述之一或多個電感器的一或多個裝置(例如，具有經組態有電感器之VCO的晶載LC-PLL及/或適於以電感器為基礎之技術的其他晶載電路)。依據本發明應瞭解，注意到，多標準無線能力可直接整合至處理器1004中(例如，其中任何晶片1006之功能性整合至處理器1004中，而非具有分離的通信晶片)。進一步注意到，處理器1004可為具有此無線能力之晶片組。簡言之，可使用許多處理器1004及/或通信晶片1006。同樣地，任一晶片或晶片組可具有整合於其中之多個功能。
在各種實施例中，計算系統1000可為膝上型電腦、迷你筆記型電腦、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂 控制單元、數位相機、攜帶型音樂播放器或數位視訊錄製器。在另外實施中，系統1000可為處理資料或使用電感器及/或以電感器為基礎之裝置的任何其他電子裝置。
眾多實施例將顯而易見，且本文所描述之特徵可以許多組態進行組合。本發明之一實例實施例提供一種積體電路。該電路包括：一基板；一電感器，其安置於該基板中或上；第一複數個導電金屬片件，其安置於該電感器下方且緊接於該電感器之一下表面；及第二複數個導電金屬片件，其安置於該電感器上方且緊接於該電感器之一上表面，其中該第一複數個導電金屬片件相比於該第二複數個導電金屬片件具有一較密間距。在一些狀況下，該電路包括以下各者中至少一者：一第一絕緣材料層，其安置於該基板與該第一複數個導電金屬片件之間；一第二絕緣材料層，其安置於該第一複數個導電金屬片件與該電感器之間；及一第三絕緣材料層，其安置於該電感器與該第二複數個導電金屬片件之間。在一些狀況下，該絕緣材料係選自由電絕緣聚合物、電絕緣陶瓷及介電材料組成之群組。在一些狀況下，該絕緣材料針對該第一絕緣材料層、該第二絕緣材料層及該第三絕緣材料層相同。在一些狀況下，該導電金屬係選自由銅、鋁、銀、鎳、金、鈦、銦、鎢及其合金組成之群組。在一些狀況下，該導電金屬針對該第一複數個導電金屬片件及該第二複數個導電金屬片件中每一者相同。在一些狀況下，該第一複數個導電金屬片件中之該等金屬片件的至少一尺寸小於1 μm，且該第二複數個 導電金屬片件中之該等金屬片件的至少一尺寸大於1 μm。在一些狀況下，該第二複數個導電金屬片件中之至少一片件的一面積大於或等於約200 μm2。在一些狀況下，該電感器具有一磁場及最大磁通量區，且該磁場在彼區內之振幅大於或等於由該電感器產生之一最大磁場的約75%。在一些狀況下，小於約30體積%之該第二複數個導電金屬片件存在於該最大磁通量區中。在一些狀況下，該第二複數個導電金屬片件不存在於該最大磁通量區中。在一些狀況下，該第二複數個導電金屬片件經安置成正交於該電感器中之電流。在一些狀況下，該第二複數個導電金屬片件覆蓋該電感器的小於60%之該上表面。在一些狀況下，該電感器以操作方式耦接至一差動激磁源。在一些狀況下，該電感器以操作方式耦接至一偏壓源。在一些狀況下，該電路係在約45 nm或更小之一製程節點下予以實施。在一些狀況下，一種電子裝置包括該積體電路中之一者或多者。在一些狀況下，該電子裝置包括一記憶體電路、一通信晶片、一處理器及/或一計算系統中至少一者。
本發明之另一實施例提供一種積體電感器裝置。該裝置包括：一基板；一電感器，其安置於該基板中或上，其中該電感器具有一最大磁通量區域；第一複數個銅片件，其安置於該電感器下方且緊接於該電感器之一下表面，其中該等片件之一尺寸小於或等於約1 μm；及第二複數個銅片件，其安置於該電感器上方且緊接於該電感器之一上表面，其中該等片件之一尺寸大於或等於約10 μm， 其中小於約30體積%之該第二複數個銅片件存在於該最大磁通量區域中。在一些狀況下，該裝置包括一介電材料，其安置於以下各者中至少一者之間：該基板與該第一複數個銅片件；該第一複數個銅片件與該電感器；及/或該電感器與該第二複數個銅片件。在一些狀況下，一種電感器電容器鎖相迴路裝置包括該電感器裝置。在一些狀況下，一種微處理器包括該電感器裝置。
本發明之另一實施例提供一種製造一積體電感器裝置之方法。該方法包括：提供一基板；提供一電感器，其安置於該基板中或上；提供第一複數個導電金屬片件，其安置於該電感器下方且緊接於該電感器之一下表面；及提供第二複數個導電金屬片件，其安置於該電感器上方且緊接於該電感器之一上表面，其中該第一複數個導電金屬片件相比於該第二複數個導電金屬片件具有一較密間距。在一些狀況下，該方法包括提供一絕緣材料，其安置於以下各者中至少一者之間：該基板與該第一複數個導電金屬片件；該第一複數個導電金屬片件與該電感器；及/或該電感器與該第二複數個導電金屬片件。在一些狀況下，該絕緣材料係選自由電絕緣聚合物、電絕緣陶瓷及介電材料組成之群組。在一些狀況下，該導電金屬係選自由銅、鋁、銀、鎳、金、鈦、銦、鎢及其合金組成之群組。
出於說明及描述之目的，已呈現本發明之實例實施例的前述描述。其不意欲為詳盡的或不意欲將本發明限於所揭示之精確形式。依據本發明，很多修改及變化係可 能的。本發明之範疇不意欲受到此詳細描述限制，而是受到於此所附加之申請專利範圍限制。
100‧‧‧電感器線圈/電感器
110‧‧‧中心區域
172、174‧‧‧端子
176‧‧‧可選端子
212‧‧‧最大磁通量區
320、330‧‧‧導電金屬虛擬件

Claims (26)

  1. 一種積體電路，其包含：一基板；一電感器，其安置於該基板中或上；第一複數個導電金屬片件，其安置於該電感器下方且緊接於該電感器之一下表面；及第二複數個導電金屬片件，其安置於該電感器上方且緊接於該電感器之一上表面；其中該第一複數個導電金屬片件相比於該第二複數個導電金屬片件具有一較密間距。
  2. 如申請專利範圍第1項之電路，其進一步包含以下各者中至少一者：一第一絕緣材料層，其安置於該基板與該第一複數個導電金屬片件之間；一第二絕緣材料層，其安置於該第一複數個導電金屬片件與該電感器之間；及一第三絕緣材料層，其安置於該電感器與該第二複數個導電金屬片件之間。
  3. 如申請專利範圍第2項之電路，其中該絕緣材料係選自由電絕緣聚合物、電絕緣陶瓷及介電材料組成之群組。
  4. 如申請專利範圍第2項至第3項中任一項之電路，其中該絕緣材料針對該第一絕緣材料層、該第二絕緣材料層及該第三絕緣材料層相同。
  5. 如申請專利範圍第1項至第4項中任一項之電路，其中該導電金屬係選自由銅、鋁、銀、鎳、金、鈦、銦、鎢及其合金組成之群組。
  6. 如申請專利範圍第1項至第5項中任一項之電路，其中該導電金屬針對該第一複數個導電金屬片件及該第二複數個導電金屬片件中每一者相同。
  7. 如申請專利範圍第1項至第6項中任一項之電路，其中該第一複數個導電金屬片件中之該等金屬片件的至少一尺寸小於1 μm，且該第二複數個導電金屬片件中之該等金屬片件的至少一尺寸大於1 μm。
  8. 如申請專利範圍第1項至第7項中任一項之電路，其中該第二複數個導電金屬片件中之至少一片件的一面積大於或等於約200 μm2。
  9. 如申請專利範圍第1項至第8項中任一項之電路，其中該電感器具有一磁場及最大磁通量區，且該磁場在彼區內之振幅大於或等於由該電感器產生之一最大磁場的約75%。
  10. 如申請專利範圍第9項中任一項之電路，其中小於約30體積%之該第二複數個導電金屬片件存在於該最大磁通量區中。
  11. 如申請專利範圍第9項至第10項中任一項之電路，其中該第二複數個導電金屬片件不存在於該最大磁通量區中。
  12. 如申請專利範圍第1項至第11項中任一項之電路，其中 該第二複數個導電金屬片件經安置成正交於該電感器中之電流。
  13. 如申請專利範圍第1項至第12項中任一項之電路，其中該第二複數個導電金屬片件覆蓋該電感器的小於60%之該上表面。
  14. 如申請專利範圍第1項至第13項中任一項之電路，其中該電感器以操作方式耦接至一差動激磁源。
  15. 如申請專利範圍第1項至第14項中任一項之電路，其中該電感器以操作方式耦接至一偏壓源。
  16. 如申請專利範圍第1項至第15項中任一項之電路，其中該電路係在約45 nm或更小之一製程節點下予以實施。
  17. 一種電子裝置，其包含如申請專利範圍第1項至第16項中任一項之積體電路中之一者或多者。
  18. 如申請專利範圍第17項之電子裝置，其中該電子裝置包含一記憶體電路、一通信晶片、一處理器及/或一計算系統中至少一者。
  19. 一種積體電感器裝置，其包含：一基板；一電感器，其安置於該基板中或上，其中該電感器具有一最大磁通量區域；第一複數個銅片件，其安置於該電感器下方且緊接於該電感器之一下表面，其中該等片件之一尺寸小於或等於約1 μm；及第二複數個銅片件，其安置於該電感器上方且緊接 於該電感器之一上表面，其中該等片件之一尺寸大於或等於約10 μm；其中小於約30體積%之該第二複數個銅片件存在於該最大磁通量區域中。
  20. 如申請專利範圍第19項之電感器裝置，其進一步包含一介電材料，其安置於以下各者中至少一者之間：該基板與該第一複數個銅片件；該第一複數個銅片件與該電感器；及/或該電感器與該第二複數個銅片件。
  21. 一種電感器電容器鎖相迴路裝置，其包含如申請專利範圍第19項至第20項中任一項之電感器裝置。
  22. 一種微處理器，其包含如申請專利範圍第19項至第20項中任一項之電感器裝置。
  23. 一種製造一積體電感器裝置之方法，其包含：提供一基板；提供一電感器，其安置於該基板中或上；提供第一複數個導電金屬片件，其安置於該電感器下方且緊接於該電感器之一下表面；及提供第二複數個導電金屬片件，其安置於該電感器上方且緊接於該電感器之一上表面；其中該第一複數個導電金屬片件相比於該第二複數個導電金屬片件具有一較密間距。
  24. 如申請專利範圍第23項之方法，其進一步包含提供一絕緣材料，其安置於以下各者中至少一者之間：該基板與該第一複數個導電金屬片件；該第一複數個導電金屬片 件與該電感器；及/或該電感器與該第二複數個導電金屬片件。
  25. 如申請專利範圍第23項至第24項中任一項之方法，其中該絕緣材料係選自由電絕緣聚合物、電絕緣陶瓷及介電材料組成之群組。
  26. 如申請專利範圍第23項至第25項中任一項之方法，其中該導電金屬係選自由銅、鋁、銀、鎳、金、鈦、銦、鎢及其合金組成之群組。
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