TW201324682A - 半導體裝置及其製作方法 - Google Patents

Abstract

本發明提供一種製作半導體裝置的方法，包括下列步驟。提供一半導體基底，其中半導體基底具有一第一表面與相對於第一表面的一第二表面，第一表面定義有一保護區，且至少一凹口設置於保護區之半導體基底中。形成一第一物質層於第一表面與第二表面上，且第一物質層部分填滿凹口，接著，去除位於第一表面上的保護區之外的部分第一物質層。形成一第二物質層於第一表面與第二表面上，且第二物質層填滿凹口，接著，去除位於第一表面上的保護區之外的部分第二物質層。然後，平坦化位於第一表面上的剩餘的第二物質層與剩餘的第一物質層。

Description

半導體裝置及其製作方法

本發明係關於一種半導體裝置及其製作方法，尤指一種具有保護環的半導體裝置及其製作方法。

現今各種可攜式(Portable)電子產品及其周邊產品係朝輕薄短小、多功能及高性能的方向發展。為同時滿足半導體元件微型化及高積集度(Integration)的封裝需求，三維導線互連技術(3D Interconnects)為現今封裝技術重要發展方向之一，用以提昇單一半導體封裝元件之性能與容量(Capacity)以符合電子產品小型化、大容量與高速化之趨勢。

矽貫通電極(Through Silicon Via，TSV)技術是一種新穎的半導體技術，主要用於解決晶片間互連的問題，係一種三維導線互連技術。矽貫通電極技術是在晶圓上以蝕刻或雷射的方式鑽孔，再將導電材料如銅、多晶矽、鎢等填入導孔(Via)形成導電的通道(即連接內、外部的接合線路)。最後則將晶圓或晶粒薄化再加以堆疊、結合(bonding)，而成為三維堆疊積體電路(3D stack IC)。三維堆疊積體電路的封裝尺寸等同於晶粒尺寸，以符合電子產品小型化之要求。

矽貫通電極技術可將晶片或晶圓進行垂直堆疊以縮短導線長度，也就是說，可縮短三維堆疊積體電路的內部連接路徑，使晶片間的傳輸速度更快、雜訊更小、效能更佳，尤其適用於中央處裡器(CPU)與快取記憶體，以及記憶卡應用中的資料傳輸上。此外，矽貫通電極技術也可將異質元件進行整合(Heterogeneous Integration of Different ICs)，例如將記憶體堆疊於中央處理器上方。

整合矽貫通電極技術的半導體製程若以導孔的形成順序來區分，可概分為先導孔(Via First)與後導孔(Via Last)兩種製程。其中先導孔製程是指在晶圓後段導線製作(Back End of the Line;BEOL)之前，進行矽貫通電極技術之導孔的製作，相對而言，後導孔製程是指在晶圓後段導線製作之後，才進行矽貫通電極技術之導孔的製作。

其中，一保護環可設置於封裝區的導孔與主動元件區的電晶體之間，以提供電絕緣效果。然而，在填入絕緣材料至保護環之步驟中，隨著絕緣材料之累積厚度的增加，半導體基底所受之應力亦隨之上升，而引起半導體基底之損傷。因此，如何改善保護環之製程，以避免半導體基底之損傷導致半導體裝置之表現異常實為相關技術者所欲改進之課題。

本發明之目的之一在於提供一種具有保護環的半導體裝置及其製作半導體裝置的方法，以得到較佳半導體裝置之電性表現。

本發明之一較佳實施例是提供一種製作半導體裝置的方法，包括下列步驟。提供一半導體基底，其中半導體基底具有一第一表面與相對於第一表面的一第二表面，第一表面定義有一保護區，且至少一凹口設置於保護區之半導體基底中。形成一第一物質層於半導體基底的第一表面與第二表面上，且第一物質層部分填滿凹口，接著，去除位於第一表面上的保護區之外的部分第一物質層。形成一第二物質層於半導體基底的第一表面與第二表面上，且第二物質層填滿凹口，接著，去除位於第一表面上的保護區之外的部分第二物質層。然後，平坦化位於第一表面上的剩餘的第二物質層與剩餘的第一物質層。

本發明之另一較佳實施例是提供一種半導體裝置，包括一半導體基底、一保護環以及至少一矽貫通電極(Through Silicon Via，TSV)。保護環設置於半導體基底中，且保護環包括一墊氧化物層、一氮化物層、一第一物質層以及一第二物質層，其中第一物質層以及第二物質層具有不同應力。矽貫通電極設置於半導體基底中，且保護環係環繞矽貫通電極，但不實質上接觸矽貫通電極。

本發明以分段式製程分別將第一物質層以及第二物質層填入於凹口中，其中第一物質層之一厚度係實質上小於或等於凹口之一寬度的四分之一，或是第二物質層之一厚度係實質上小於或等於凹口之一寬度的四分之一。本發明藉由降低單次沉積步驟中物質層之形成厚度，以避免物質層對半導體基底造成過大應力而有缺陷產生，藉此改善半導體裝置之電性可靠度。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

本發明首先提供一種半導體裝置，請參考第1圖及第2圖。第1圖及第2圖繪示本發明一較佳實施例之一半導體裝置的示意圖。第2圖繪示了本發明之一較佳實施例之一半導體裝置沿第1圖A-A’線段之剖面示意圖。如第1圖及第2圖所示，本發明之半導體裝置包括一半導體基底10、一保護環12、一淺溝渠隔離14以及至少一矽貫通電極(Through Silicon Via，TSV)16。半導體基底10可包含例如一由砷化鎵、矽覆絕緣(SOI)層、磊晶層、矽鍺層或其他半導體基底材料所構成的基底。保護環12設置於半導體基底10中，且保護環12包括一墊氧化物層18、一氮化物層20、一第一物質層22以及一第二物質層24。墊氧化物層18之材質包括氧化矽，可作為氮化物層20與半導體基底10間之緩衝層，避免氮化物層20造成半導體基底10之翹曲。第一物質層22與第二物質層24均包括一絕緣材質，例如一氧化矽層。淺溝渠隔離14設置於半導體基底10中，其中淺溝渠隔離14之一深度係實質上小於保護環12之一深度，且保護環12之一深寬比(aspect ratio)係實質上大於淺溝渠隔離14之一深寬比。矽貫通電極16設置於半導體基底中，其中保護環12環繞矽貫通電極16，但不實質上接觸矽貫通電極16，以提供矽貫通電極16絕緣效果，更明確地說，保護環12位於矽貫通電極16與淺溝渠隔離14之間的半導體基底10中。

值得注意的是，當第一物質層22與第二物質層24之材質相同時，第一物質層22之一厚度t1可實質上小於或等於保護環12之一寬度w2的四分之一，其中，第一物質層22之厚度t1較佳約為保護環12之寬度w2的四分之一，也就是說，第一物質層22之設置部分填滿保護環12，需搭配第二物質層24，使第一物質層22之厚度t1與第二物質層24之一厚度t2的總和實質上大於或等於保護環12之寬度w2的二分之一以共同填滿保護環12。本發明使用分段式製程形成的第一物質層22及第二物質層24取代單一物質層以填滿保護環12，此處所述之單一物質層具有一厚度係實質上大於第一物質層22之厚度t1或第二物質層24之厚度t2，也就是說，藉由第一物質層22及第二物質層24的分段式設置，可避免因物質層的厚度引起應力的過度累積而造成半導體基底中的缺陷，例如裂紋(Crack)。同理論之，在另一較佳實施例中，也可藉由第二物質層22之一厚度t2可實質上小於或等於保護環12之寬度w2的四分之一，其中，第二物質層24之厚度t2較佳實質上約為保護環12之寬度w2的四分之一，搭配第一物質層22，使第一物質層22之厚度t1與第二物質層24之厚度t2的總和實質上大於或等於保護環12之寬度w2的二分之一以共同填滿保護環12。

當第一物質層22與第二物質層24之材質不同時，較佳依據其應力值來調整厚度，例如，第一物質層22之厚度為t1且應力為f1，與第二物質層24之厚度t2且應力為f2，較佳使t1*f1=t2*f2。

另外，本發明使用分段式製程之次數不限於兩次，可依據保護環之寬度、物質層之厚度與應力等進行適當調整，例如當保護環之寬度變大，所需沉積物質層之厚度增加，而造成厚度與應力之乘積過大時，可分成三次或更多次進行，以適當分散物質層對基底造成的應力。

本發明亦提供一種製作半導體裝置的方法，尤指一種製作設置於矽貫通電極周圍的保護環的方法。請參考第3圖至第10圖。第3圖至第10圖繪示本發明一較佳實施例之製作保護環的方法示意圖。如第3圖所示，首先，提供一半導體基底10，其中半導體基底10包括一第一表面101與相對第一表面101的一第二表面102，第一表面101定義有一保護區26，且至少一凹口28設置於保護區26的半導體基底10中。形成凹口28的方法包括：形成一氧化矽層(圖未示)於半導體基底10上，其中，氧化矽層之厚度實質上約25埃(angstrom,A)，可用於保護半導體基底10。接著，形成一圖案化光阻層(圖未示)於氧化矽層上，並以此光阻層作為遮罩進行一蝕刻製程，此蝕刻製程可去除部分氧化矽層以及部分半導體基底10以定義出凹口28所在位置。隨後，移除光阻層。形成的凹口28可具有一實質上約數微米(micrometer,um)的寬度，例如：2.3微米，以及一實質上介於50微米至60微米的深度，例如：52微米。形成凹口28的方法及凹口28的尺寸皆不以此為限。

如第4圖所示，依序全面性沉積形成一墊氧化物層18與一氮化物層20覆蓋凹口28的表面，亦即凹口28的底表面S1與側表面S2，且墊氧化物層18設置於半導體基底10與氮化物層20之間。其中墊氧化物層18可為一厚度實質上約90埃的氧化矽層，且氮化物層20可為一厚度實質上約500埃的氮化矽層。墊氧化物層18可作為氮化物層20與半導體基底10間的緩衝層，用於改善氮化物層20之附著力。氮化物層20可作為後續蝕刻製程之蝕刻停止層。

如第5圖所示，全面性沉積形成一第一物質層22於半導體基底10的第一表面101與第二表面102上。第一物質層22包括一絕緣材質，例如以TEOS作為反應氣體進行化學氣相沉積製程形成的一氧化矽層，或無摻質矽酸鹽玻璃(non-doped silicate glass,NSG)等。在本實施例中，第一物質層22設置於氮化物層20上，且覆蓋凹口28之底表面S1與側表面S2。第一物質層22之一厚度t1係實質上小於或等於凹口28之一寬度w3的四分之一，其中第一物質層22之厚度t1較佳約為凹口28之寬度w3的四分之一，也就是說，第一物質層22部分填滿凹口28。由於在全面性沉積形成第一物質層22時，隨著位於半導體基底10兩相對之第一表面101與第二表面102，亦即正面與背面上的第一物質層22之厚度增加，對半導體基底10造成的應力均勻度差異也將隨之上升。

因此，本發明係先藉由降低單一步驟中之第一物質層22的生成厚度，避免第一物質層22在全面性沉積過程中對半導體基底10造成過大應力而形成半導體基底10中之缺陷。然後如第6圖所示，形成一圖案化光阻層30於第一物質層22上，其中圖案化光阻層30可完全覆蓋凹口28之頂面，且圖案化光阻層30之一寬度w4略大於保護區26之一寬度w5。為避免半導體基底10之正面與背面上的物質層之累積厚度過大，在後續的第二物質層形成之前，需去除位於第一表面101上的保護區26之外的部分第一物質層22以及位於第二表面102上的第一物質層22，較佳係進行一蝕刻製程以同時去除位於第一表面101上的保護區26之外的部分第一物質層22以及位於第二表面102上所有的第一物質層22。此蝕刻製程可為一溼蝕刻製程，蝕刻液較佳為對氧化矽與氮化物具選擇比，例如：BOE溶液或稀釋之氫氟酸(DHF)溶液，因此，在去除部分第一物質層22時，氮化物層20可作為蝕刻停止層，避免凹口28之邊角受到損傷。在蝕刻製程中，第一物質層22之邊緣容易接觸到蝕刻液而有所損傷，因而在蝕刻製程完成後，第一物質層22之寬度將略小於定義圖案化光阻層30之一寬度。因此，用於定義第一物質層22的圖案化光阻層30所覆蓋的區域需大於凹口28之頂面，且其寬度需略大於第一物質層22的預定寬度，以補償第一物質層22在蝕刻製程中的損失，進而提供凹口28之邊角完整的保護。剩餘的第一物質層22位於保護區26內，且覆蓋凹口28之底表面S1、凹口28之側表面S2以及部分半導體基底10。隨後，移除圖案化光阻層30。

值得注意的是，本發明藉由降低單一步驟中之第一物質層22形成的厚度t1，避免形成於半導體基底10之第一表面101上的第一物質層與第二表面102上的第一物質層22兩者間之應力均勻度差異過大，而造成半導體基底10之缺陷例如裂紋。此外，本發明更再去除第一表面上101位於保護區26外的部分第一物質層22與第二表面102上的第一物質層22，只留下位於保護區26內的第一物質層22，較小區域的第一物質層22對半導體基底10造成之應力也較小，亦有助於維持半導體基底10之完整。另外，厚度較薄之第一物質層22可節省去除製程例如蝕刻製程所耗費之時間，並避免非預期之第一物質層22的殘留。

如第7圖所示，全面性沉積形成一第二物質層24於半導體基底10的第一表面101與第二表面102上，第二物質層24包括一絕緣材質，包括例如一氧化矽層，或無摻質矽酸鹽玻璃等。第二物質層24較佳係與第一物質層22之材質相同，可用相同製程形成以節省生產成本。在本實施例中，第一物質層22之厚度t1與第二物質層24之一厚度t2的總和係實質上大於或等於凹口28之寬度w3的二分之一，也就是說，第一物質層22與第二物質層24可共同填滿填滿凹口28。在另一較佳實施例中，也可藉由第二物質層24之厚度t2係實質上小於或等於凹口之寬度w3的四分之一，其中第二物質層24之厚度t2較佳者約為凹口28之寬度w3的四分之一，搭配第一物質層22，使第一物質層22之厚度t1與第二物質層24之厚度t2的總和實質上大於或等於凹口28之寬度w3的二分之一以共同填滿凹口28。

隨後，如第8圖所示，形成一圖案化光阻層32於第二物質層24上，其中圖案化光阻層32可完全覆蓋凹口28之頂面，且圖案化光阻層32之一寬度w6實質上大於保護區26之寬度w5。為避免半導體基底10之正面與背面上的物質層之累積厚度過大，在後續的平坦化步驟之前，需去除位於第一表面101上的保護區26之外的部分第二物質層24以及位於第二表面102上的第二物質層24，較佳係進行一蝕刻製程以同時去除位於第一表面101上的保護區26之外的部分第二物質層24以及位於第二表面102上全部的第二物質層24。蝕刻製程可為一溼蝕刻製程，蝕刻液較佳為對氧化矽與氮化物具選擇比，例如：BOE溶液或稀釋之氫氟酸溶液，因此，在去除部分第二物質層24時，氮化物層20可作為蝕刻停止層，同時氮化物層20及剩餘的第一物質層22可避免凹口28之邊角受到損傷。剩餘的第二物質層24位於保護區26內，且覆蓋凹口28之底表面S1、凹口28之側表面S2以及部分半導體基底10。隨後，移除圖案化光阻層32。

接下來，如第9圖所示，平坦化位於第一表面101上的剩餘的第二物質層24與剩餘的第一物質層22。平坦化製程可包括一化學機械研磨製程(chemical mechanical polish,CMP)製程。此外，並進一步去除保護區26外的墊氧化物層18與氮化物層20，至此完成一保護環12的結構。另外，如第10圖所示，隨後形成一淺溝渠隔離14於半導體基底10中，其中淺溝渠隔離14之一深度例如：2微米，係實質上小於凹口28之深度例如：52微米。形成淺溝渠隔離14之方法為相關技術者所習知，在此不加以贅述。值得注意的是，本實施例所揭露之保護環的製作方法，係為一種用來製作設置於矽貫通電極周圍的保護環的方法，其可進一步整合於包括先導孔(Via First)製程與後導孔(Via Last)製程等之矽貫通電極製程，但本發明不以此為限。

綜上所述，本發明以分段式製程分別將第一物質層以及第二物質層填入於凹口中，其中第一物質層之一厚度係實質上小於或等於凹口之一寬度的四分之一，或是第二物質層之一厚度係實質上小於或等於凹口之一寬度的四分之一。本發明藉由降低單次沉積步驟中物質層之形成厚度，並再分別利用一蝕刻製程以同時去除位於第一表面上的保護區之外的部分物質層以及位於第二表面上所有的物質層，以避免物質層因厚度過厚引起的均勻度不佳對半導體基底造成過大應力而有缺陷產生，藉此改善半導體裝置之電性可靠度。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．半導體基底

12．．．保護環

14．．．淺溝渠隔離

16．．．矽貫通電極

18．．．墊氧化物層

20．．．氮化物層

22．．．第一物質層

24．．．第二物質層

26．．．保護區

28．．．凹口

30．．．圖案化光阻層

32．．．圖案化光阻層

101．．．第一表面

102．．．第二表面

S1．．．底表面

S2．．．側表面

t1，t2．．．厚度

w2，w3，w4，w5，w6．．．寬度

第1圖及第2圖繪示本發明一較佳實施例之一半導體裝置的示意圖。

第3圖至第10圖繪示本發明一較佳實施例之製作保護環的方法示意圖。

10．．．半導體基底

12．．．保護環

14．．．淺溝渠隔離

16．．．矽貫通電極

18．．．墊氧化物層

20．．．氮化物層

22．．．第一物質層

24．．．第二物質層

t1，t2．．．厚度

w2．．．寬度

Claims (20)

1. 一種製作半導體裝置的方法，包括：提供一半導體基底，其包括一第一表面與相對該第一表面的一第二表面，其中該第一表面定義有一保護區，且至少一凹口設置於該保護區之該半導體基底中；形成一第一物質層於該第一表面與該第二表面上，且該第一物質層部分填滿該凹口；去除位於該第一表面上的該保護區之外的部分該第一物質層；形成一第二物質層於該第一表面與該第二表面上，且該第二物質層填滿該凹口；去除位於該第一表面上的該保護區之外的部分該第二物質層；以及平坦化位於該第一表面上的剩餘的該第二物質層與剩餘的該第一物質層。
2. 如請求項1所述之製作半導體裝置的方法，其中在形成該第二物質層之前，另包括去除位於該第二表面上的該第一物質層。
3. 如請求項2所述之製作半導體裝置的方法，其中進行一蝕刻製程以同時去除位於該第一表面上的該保護區之外的部分該第一物質層以及位於該第二表面上所有的該第一物質層。
4. 如請求項1所述之製作半導體裝置的方法，其中在平坦化剩餘的該第二物質層與剩餘的該第一物質層之前，另包括去除位於該第二表面上的該第二物質層。
5. 如請求項4所述之製作半導體裝置的方法，其中進行一蝕刻製程以同時去除位於該第一表面上的該保護區之外的部分該第二物質層以及位於該第二表面上所有的該第二物質層。
6. 如請求項1所述之製作半導體裝置的方法，其中該第一物質層之一厚度係實質上小於或等於該凹口之一寬度的四分之一。
7. 如請求項1所述之製作半導體裝置的方法，其中該第二物質層之一厚度係實質上小於或等於該凹口之一寬度的四分之一。
8. 如請求項1所述之製作半導體裝置的方法，其中該第一物質層之一厚度與該第二物質層之一厚度的總和係實質上大於或等於該凹口之一寬度的二分之一。
9. 如請求項1所述之製作半導體裝置的方法，其中該第一物質層與該第二物質層均係包括一絕緣材質。
10. 如請求項9所述之製作半導體裝置的方法，其中該絕緣材質包括一氧化矽層。
11. 如請求項1所述之製作半導體裝置的方法，其中在形成該第一物質層之前，另包括形成一墊氧化物層與一氮化物層覆蓋該凹口的表面，且該墊氧化物層設置於該半導體基底與該氮化物層之間。
12. 如請求項1所述之製作半導體裝置的方法，其中在平坦化剩餘的該第二物質層與剩餘的該第一物質層後，另包括形成一淺溝渠隔離於該半導體基底中，其中該淺溝渠隔離之一深度係實質上小於該凹口之一深度。
13. 一種半導體裝置，包括：一半導體基底；一保護環，設置於該半導體基底中，且該保護環包括一墊氧化物層、一氮化物層、一第一物質層以及一第二物質層，其中該第一物質層以及該第二物質層具有不同應力；以及至少一矽貫通電極(Through Silicon Via，TSV)設置於該半導體基底中，且該保護環係環繞該矽貫通電極，但不實質上接觸該矽貫通電極。
14. 如請求項13所述之半導體裝置，其中該第一物質層之一厚度係實質上小於或等於該保護環之一寬度的四分之一。
15. 如請求項13所述之半導體裝置，其中該第二物質層之一厚度係實質上小於或等於該保護環之一寬度的四分之一。
16. 如請求項13所述之半導體裝置，其中該第一物質層之一厚度與該第二物質層之一厚度的總和係實質上大於或等於該保護環之一寬度的二分之一。
17. 如請求項13所述之半導體裝置，其中該第一物質層與該第二物質層均係包括一絕緣材質。
18. 如請求項17所述之製作半導體裝置的方法，其中該絕緣材質包括一氧化矽層。
19. 如請求項13所述之半導體裝置，另包括：一淺溝渠隔離，設置於該半導體基底中，且該淺溝渠隔離之一深度係實質上小於該保護環之一深度。
20. 如請求項19所述之半導體裝置，其中該保護環之一深寬比係實質上大於該淺溝渠隔離之一深寬比。