TW201315141A - 運算放大器電路結構 - Google Patents

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Abstract

本發明揭示了一種運算放大器電路結構，包括具有第一電流鏡比的第一電流鏡；與第一電流鏡電性連接並具有第二電流鏡比的第二電流鏡；與第一電流鏡及第二電流鏡電性連接的輸入部，可為軌對軌電路；同時電性連接在輸入部與第一電流鏡之間以及輸入部與第二電流鏡之間，並相對應地具有第一輸出阻抗及第二輸出阻抗的輸出部，可為高通過率的緩衝電路；以及電性連接輸入部及輸入部的電源；其中，第一電流鏡比等於第二電流鏡比，第一輸出阻抗等於第二輸出阻抗，以避免產生偏置電壓。

Description

運算放大器電路結構
本發明係與運算放大器有關，特別是關於一種利用電流鏡(current mirror)的鏡比(mirror ratio)並控制負載大小，以調整增益(gain)並避免偏置電壓(offset voltage)的運算放大器電路結構。
運算放大器是各種電子裝置中一個重要的電路組成元件，其廣泛地應用於家電、工業及科學儀器等領域。電路設計者常可使用運算放大器來實現許多不同的運作功能，如緩衝器、濾波器、類比至數位轉換器等。
理想的運算放大器具備下列特性：輸入阻抗無限大、輸出阻抗等於零、開迴路增益無限大、共模互斥比(Common Mode Rejection Ratio)無限大、頻寬無限大。然而，由於半導體製程及積體電路技術的限制，實際運算放大器存在某些非理想特性。因此，習知技術以一偏置電壓(Offset Voltage)代表運算放大器的非理想性。為了補償運算放大器的非理想性，業界已提出許多偏置電壓消除方法及其相關裝置。
舉例來說，習知可消除偏置電壓之放大器裝置包含一單位增益運算放大器、一偏置電壓消除裝置及一等效電壓源；單位增益運算放大器之增益為1，即輸出電壓係等於輸入電壓，其包含一輸入級電路及一輸出級電路；等效電壓源用來表示單位增益運算放大器的非理想性(不存在於實際電路上)，其所產生的電壓表示單位增益運算放大器的偏置電壓，而偏置電壓消除裝置則用來補償偏置電壓，其包含有至少三開關及一電容。
其中，偏置電壓消除裝置係利用單位增益運算放大器的虛擬短路(Virtual Short)特性，消除偏置電壓(offset voltage)的影響，其運作方式如下。
首先，當放大器裝置操作於一偏置電壓儲存模式時，其中二開關導通，而另一開關關閉，則單位增益運算放大器之正輸入端與輸出端間的電壓差(即偏置電壓)會對電容充電；接著，當放大器裝置操作於一偏置電壓消除模式時，原關閉的開關導通，而原導通的二開關關閉，則電容兩端所儲存的電壓差，其大小及極性可抵消偏置電壓的影響，使得(輸入電壓為0時)正輸入端與輸出端間的電壓差為0，因而消除偏置電壓。
當放大器裝置的輸出電壓隨著輸入電壓而改變時，偏置電壓消除裝置透過切換三開關的導通與關閉，可補償偏置電壓的影響。
然而，當單位增益運算放大器之輸出端耦接於一電容，輸出電壓隨輸入電壓改變的時間會受單位增益運算放大器的扭轉率(Slew Rate)影響，亦即輸出電壓無法與輸入電壓同步改變，使得輸出電壓與輸入電壓之差距在某一段時間之內不等於0；在此情形下，儲存於電容的電壓值會因輸出電壓的偏移而改變，即不等於偏置電壓之值；如此一來，當放大器裝置操作於偏置電壓消除模式時，由於電容的電壓值不等於偏置電壓之值，使得偏置電壓無法完全被消除，因而影響放大器裝置的性能及其使用範圍，且其結構亦無法針對增益值作調整。
本發明目的在於提供一種運算放大器電路結構，能同時地滿足較小偏置電壓(offset voltage)與較高增益(Gain)。
為達上述目的，本發明係提供一種運算放大器電路結構，包含：一第一電流鏡，具有一第一電流鏡比；一第二電流鏡，係與該第一電流鏡電性連接，該第二電流鏡具有一第二電流鏡比；一輸入部，係與該第一電流鏡及該第二電流鏡電性連接；一輸出部，係同時電性連接在該輸入部與該第一電流鏡之間以及該輸入部與該第二電流鏡之間，並相對應地具有一第一輸出阻抗及一第二輸出阻抗；以及一電流源，係電性連接該輸入部；其中，該第一電流鏡比等於該第二電流鏡比，該第一輸出阻抗等於該第二輸出阻抗，以避免產生一偏置電壓。
該運算放大器電路結構更具有一增益值，藉由調整該第一電流鏡比或該第二電流鏡比，以調整該增益值。。
另，該運算放大器電路結構，更包括一第三電流鏡及一第四電流鏡，該第三電流鏡具有一第三電流鏡比且電性連接該第一電流鏡相對該輸入部的一側，該第四電流鏡具有一第四電流鏡比且電性連接該第二電流鏡相對該輸入部的一側，該第三電流鏡比等於該第四電流鏡比，且等於該第一電流鏡比及該第二電流鏡比，而該第三電流鏡與該第一電流鏡之間電性連接一第一可變阻抗，該第四電流鏡與該第二電流鏡之間電性連接一第二可變阻抗，藉由調整該第一可變阻抗及該第二可變阻抗，以避免產生該偏置電壓。
其中，該輸入部係為一軌對軌(rail to rail)放大器電路，該輸出部係為具有高通過率的一緩衝電路。
雖然本發明使用了幾個較佳實施例進行解釋，但是下列圖式及具體實施方式僅僅是本發明的較佳實施例；應說明的是，下面所揭示的具體實施方式僅僅是本發明的例子，並不表示本發明限於下列圖式及具體實施方式。
請參考圖1，係表示本發明運算放大器電路結構一第一實施例的電路圖。
本實施例的運算放大器電路結構1包括一第一電流鏡2、一第二電流鏡3、一輸入部4、一輸出部5及一電流源6；其中，輸入部4係為電晶體對Tr1、Tr2所構成，而第一電流鏡2具有一第一電流鏡比α且係為電晶體對Tr3、Tr4所構成，第二電流鏡具有一第二電流鏡比β且係為電晶體對Tr5、Tr6所構成，電源6係為一電流源。
其連接關係如下所述。電晶體Tr3、Tr5的源極電性連接電晶體Tr1的汲極，電晶體Tr3、Tr4的閘極相互電性連接，電晶體Tr5、Tr6的閘極相互電性連接，電晶體Tr4、Tr6的源極電性連接電晶體Tr2的汲極，而電晶體Tr1、Tr2的源極電性連接電源6，電晶體Tr1的閘極為正極輸入端VIN+，電晶體Tr2的閘極為負極輸入端VIN-。
圖1中，若以取得輸入配對電晶體(input pair transistor)Tr1，Tr2平衡後之狀態的汲極電流為Io，且以其各閘極輸入電壓VIN+與VIN-之電壓不同時之電流分別為Io+ΔI、Io-ΔI，以第一電流鏡2(電晶體Tr3：Tr4)及第二電流鏡3(電晶體Tr5：Tr6)之電流鏡比分別為α，β時，則圖1中IX、IY之關係即成為：
Io+ΔI=IX+β*IY　(1)
Io-ΔI=IY+α*IX　(2)
此處，若從式(1)與(2)針對IX,IY加以整理後，則：
IX=(Io(1-β)+ΔI(1+β))/(1-αβ)；
IY=(Io(1-α)+ΔI(1+α))/(1-αβ)；
又，輸出點Output_A之第一輸出阻抗Ra若使用Io>>ΔI而予以簡化時，則：
此處，令A=(L/(2μCW))；式中L、W係表示電晶體尺寸，μ係表示電荷移動度，C則表示氧化膜電容量。
同樣地，輸出點Output_B之第二輸出阻抗Rb若使用Io>>ΔI而予以簡化時，則：Rb=A/(Io(1-α)/(1-αβ))。
又，輸出點Output_A與Output_B之AC輸出電壓Va及Vb係分別從Ra*(AC of IX)與Rb*(AC of IY)，而成為
此處，此運算放大器電路結構1之增益值(Gain)係可表示成如以下。
又，從式(3)與式(4)可得下列式子：
此處，若α=β=K，則成為
即能以簡單式子來表示增益值(Gain)。
例1：
在K=0.75的情況下，亦即，電流鏡比為4：3時，
Gain係5.29倍。
例2：
在K=0.9的情況下，亦即，電流鏡比為10：9時，
Gain=(√(1+0.9)/(1-0.9)=(√(1.9)/0.1=13.78，
Gain係13.78倍。
此運算放大器電路結構1構成為此次發明之基本構成，如前述例1、例2般可藉由電流鏡之比率來調整增益值(Gain)。又，藉由將電流鏡比設為α=β=K使左右相同，由於輸入電晶體對(input transistor pair)(Tr1與Tr2)之汲極側負載便會相同，因此電路構成上偏置電壓(offset voltage)便不會產生。
請參考圖2，係表示本發明運算放大器電路結構一第二實施例的電路圖。
本實施例的運算放大器電路結構1係與第一實施例的結構大之相同，其差異係在於更包括一第三電流鏡7及一第四電流鏡8；其中，第三電流鏡7具有一第三電流鏡比(K)且電性連接第一電流鏡2相對輸入部4的一側，第四電流鏡8具有一第四電流鏡比(K)且電性連接第二電流鏡3相對輸入部4的一側，第三電流鏡比等於第四電流鏡比，且同時等於第一電流鏡比及第二電流鏡比，而第三電流鏡7與第一電流鏡2之間電性連接一第一可變阻抗R1，第四電流鏡8與第二電流鏡3之間電性連接一第二可變阻抗R2，藉由調整第一可變阻抗R1及第二可變阻抗R2，以避免產生偏置電壓。
而第三電流鏡7係由電晶體Tr7、Tr8所構成，第四電流鏡8係由電晶體Tr9、TR10所構成，其連接關係為電晶體Tr7、TR8的閘極相互電性連接，且同時電性連接第一可變阻抗R1遠離輸入部4的一側，電晶體TR9、TR10的閘極相互電性連接且同時電性連接第二可變阻抗R2鄰近輸入部4的一側，電晶體Tr7、Tr8、Tr9、Tr10的源極分別電性連接電晶體Tr3、Tr4、Tr5、Tr6的汲極，電晶體Tr3、Tr4的閘極電性連接第一可變阻抗R1鄰近輸入部4的一側，電晶體Tr5、Tr6電性連接第二可變阻抗R2遠離輸入部4的一側。
圖2中，藉由加入電晶體Tr7～Tr10、第一可變阻抗R1、第二可變阻抗R2，即可將電流鏡設置成串連連接(cascade connection)。藉此，便成為電源電壓即使變動電流鏡之電流比亦不會變動的構成。
在圖2之電路，電路構成上之偏置電壓(offset voltage)雖會被抵消，不過卻有因IC(Integrated Circuit，集成電路)製程上之變動所產生的偏置電壓(offset voltage)。例如，即使已將圖中之電晶體Tr1與電晶體Tr2在電路圖上設計成完全相同之特性，亦會因IC製造過程中之誤差而導致在電晶體Tr1與電晶體Tr2之特性產生差異。
為了修正此偏置電壓(offset voltage)，本發明中係以可藉由調整第一可變阻抗R1或第二可變阻抗R2來達成。
例如，在電晶體Tr1較電晶體Tr2往臨界電壓(Vth)較低之方向產生偏置電壓(offset voltage)的情況下，係往使第一可變阻抗R1增大之方向調整。藉此，電晶體Tr1之汲極電壓(Vds)即變小，而可抵消偏置電壓(offset voltage)；反之，在電晶體Tr1較電晶體Tr2往臨界電壓(Vth)較高之方向產生偏置電壓(offset voltage)的情況下，則往使第二可變阻抗R2增大之方向調整。
請參考圖3，係表示本發明運算放大器電路結構該第二實施例中Vds-Id的曲線圖。
若使用本發明之運算放大器電路結構1以抵消偏置電壓(offset voltage)，則無需在輸入電晶體Tr1、Tr2之源極間插入電阻，即可確保較大之增益。又，如圖3所示，由於並非利用閘極電壓(Vgs)而係利用汲極電壓(Vds)來作偏置調整，因此藉由選擇適切之阻抗值，電流源電流即使產生變化，動作點電流Id在電晶體Tr1與電晶體Tr2之間亦大致相同。亦即，電流源電流即使變動，亦可減少其影響。
請參考圖4，係表示本發明運算放大器電路結構一第三實施例的電路圖。
又，如圖4所示，可將輸入部4變更成設置為PMOS與NMOS之互補構成的Rail to Rail(軌對軌)放大器電路，其係加入電晶體Tr11~Tr30以及可變阻抗R3~R6所構成，詳細連接方式係如圖4所示，故不再贅述。
在此時之輸入部4亦藉由將偏置抵消用可變阻抗R3~R6置入串連電流鏡(cascade current mirror)(電晶體Tr13/Tr14、電晶體Tr15/Tr16、電晶體Tr17/Tr18、電晶體Tr19/Tr20)的閘極之間，即可抵消更廣範圍之偏置電壓。又，藉由採用此種電路結構，即可確保更廣之輸入動態範圍(input dynamic range)。
請參考圖5，係表示本發明運算放大器電路結構一第四實施例的電路圖。
又，如圖5所示，藉由在輸出部5追加緩衝電路即可實現Rail to Rail(軌對軌)輸出，其中，緩衝電路(輸出部5)係由電晶體Tr31~Tr44及阻抗R7~R9所構成，其連接關係係如圖5所示，故不再贅述。
又，藉由增大電流源之電流，即可確保較高之輸出通過速率(output through rate)。
綜上所述，本發明之運算放大器電路結構1係藉由電流鏡2、3、7、8之電流鏡比(mirror ratio)，並調整其間的阻抗R1、R2，而達到同時滿足較小偏置電壓(offset voltage)及較高增益值(Gain)。
雖然本發明以相關的較佳實施例進行解釋，但是這並不構成對本發明的限制。應說明的是，本領域的技術人員根據本發明的思想能夠構造出很多其他類似實施例，這些均在本發明的保護範圍之中。
1．．．運算放大器電路結構
2．．．第一電流鏡
3．．．第二電流鏡
4．．．輸入部
5．．．輸出部
6．．．電流源
7．．．第三電流鏡
8．．．第四電流鏡
Id．．．電流
Io．．．電流
IX．．．電流
IY．．．電流
Output_A．．．輸出點
Output_B．．．輸出點
Tr1~Tr44．．．電晶體
R1．．．第一可變阻抗
R2．．．第二可變阻抗
R3~R6．．．可變阻抗
R7~R9．．．阻抗
Vds．．．汲極電壓
VIN+．．．正極輸入端
VIN-．．．負極輸入端
ΔI．．．電流
圖1　係表示本發明運算放大器電路結構一第一實施例的電路圖。
圖2　係表示本發明運算放大器電路結構一第二實施例的電路圖。
圖3　係表示本發明運算放大器電路結構該第二實施例中Vds-Id的曲線圖。
圖4　係表示本發明運算放大器電路結構一第三實施例的電路圖。
圖5　係表示本發明運算放大器電路結構一第四實施例的電路圖。
1．．．運算放大器電路結構
2．．．第一電流鏡
3．．．第二電流鏡
4．．．輸入部
5．．．輸出部
6．．．電流源
Io．．．電流
IX．．．電流
IY．．．電流
Output_A．．．輸出點
Output_B．．．輸出點
Tr1~Tr6．．．電晶體
VIN+．．．正極輸入端
VIN-．．．負極輸入端
ΔI．．．電流

Claims (5)

  1. 一種運算放大器電路結構，包含：一第一電流鏡，具有一第一電流鏡比；一第二電流鏡，係與該第一電流鏡電性連接，該第二電流鏡具有一第二電流鏡比；一輸入部，係與該第一電流鏡及該第二電流鏡電性連接；一輸出部，係同時電性連接在該輸入部與該第一電流鏡之間以及該輸入部與該第二電流鏡之間，並相對應地具有一第一輸出阻抗及一第二輸出阻抗；以及一電流源，係電性連接該輸入部；其中，該第一電流鏡比等於該第二電流鏡比，該第一輸出阻抗等於該第二輸出阻抗，以避免產生一偏置電壓。
  2. 如申請專利範圍第1項所述的運算放大器電路結構，更具有一增益值，藉由調整該第一電流鏡比或該第二電流鏡比，以調整該增益值。
  3. 如申請專利範圍第1項所述的運算放大器電路結構，更包括一第三電流鏡及一第四電流鏡，該第三電流鏡具有一第三電流鏡比且電性連接該第一電流鏡相對該輸入部的一側，該第四電流鏡具有一第四電流鏡比且電性連接該第二電流鏡相對該輸入部的一側，該第三電流鏡比等於該第四電流鏡比，且等於該第一電流鏡比及該第二電流鏡比，而該第三電流鏡與該第一電流鏡之間電性連接一第一可變阻抗，該第四電流鏡與該第二電流鏡之間電性連接一第二可變阻抗，藉由調整該第一可變阻抗及該第二可變阻抗，以避免產生該偏置電壓。
  4. 如申請專利範圍第3項所述的運算放大器電路結構，其中，該輸入部係為一軌對軌(rail to rail)放大器電路。
  5. 如申請專利範圍第3項所述的運算放大器電路結構，其中，該輸出部係為具有高通過率的一緩衝電路。
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