TW201314926A - 包含半導體層及含金屬層之電子裝置及其形成方法 - Google Patents

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Abstract

本發明係關於一種電子裝置，其可包含光伏打裝置。在一實施例中，該光伏打裝置可包含同質接面及異質接面部分，該等部分具有包含矽之半導體組合物。在另一實施例中，該光伏打裝置可為具有彎曲表面之獨立式光伏打裝置。在又一實施例中，獨立式光伏打裝置可經撓曲、彎折或成形。因此，該獨立式光伏打裝置可具有更緊密地匹配該光伏打裝置可耦合至之電子裝置之相應表面之形狀。在一實施例中，具有彎曲表面之光伏打裝置可由大致平坦基板製成，且在另一實施例中，具有大致平坦表面之光伏打裝置可由具有非平面表面之基板製成。

Description

包含半導體層及含金屬層之電子裝置及其形成方法
本發明概言之係關於包含半導體層及含金屬層之電子裝置及其形成方法。
光伏打電池可包含一或多個半導體層及電連接至電池相對側之陽極及陰極。期望關於設計及形成該等電池之方法之改良。
電子裝置可包含包含異質接面之光伏打裝置。在特定實施例中，光伏打裝置可包含具有包含第14族元素之半導體組合物之異質接面部分及具有包含相同或不同第14族元素之半導體組合物之同質接面部分。同質接面部分可在異質接面處直接接觸異質接面部分，且異質接面部分與同質接面部分相比具有更高之能量帶隙。第14族元素包含Si、Ge及C。該等元素且尤其Si及Ge之電子性質為吾人所熟知並瞭解。此外，與III-V及II-V半導體材料相比，當半導體組合物包含第14族元素時製造可相對更簡單。應注意，不要求本文所述所有實施例均使用具有包含第14族元素之半導體組合物之材料，且因此，使用該等材料不應理解為基本或關鍵。
在另一特定實施例中，電子裝置可包含半導體層及電連接至該半導體層之含金屬層。半導體層與含金屬層之組合可經彎曲。此一電子裝置可為撓性且允許該電子裝置以各種幾何形狀使用。舉例而言，當電子裝置包含光伏打裝置時，可將該光伏打裝置安裝於圓柱體上，且此一圓柱體可部分地經半球形反射器圍繞以允許以不同角度捕獲光，且可允許以更多角度將入射光引導至光伏打裝置。此外，電子裝置可附接至不規則形狀，而不限於平坦表面。另外，電子裝置在失效前可比許多習用光伏打電池承受更多的彎曲及撓曲。
在又一特定實施例中，形成電子裝置之方法可包含形成直接接觸基板表面之半導體層，其中，在該表面處，該基板包含半導體材料；及在該半導體層上形成含金屬層。該方法可進一步包含將該半導體層之至少一部分及該含金屬層與該基板分離，其中大致無該基板與該半導體層及該金屬層一起移除。形成半導體層且不移除大部分基板之能力理論上可允許無限次使用基板。比較此一方法與藉由移除基板之一部分來形成半導體層之另一方法。在該其他方法中，在可不再使用基板之前可形成有限數量的裝置。
借助實例圖解說明實施例而不受限於附圖。
技術人員應瞭解，該等圖式中元件之圖解說明係為簡單明瞭起見而不必按比例繪製。舉例而言，為有助於更佳地瞭解本發明之實施例，圖式中某些元件之尺寸可能相對於其他元件有所放大。
提供以下說明與圖式之組合以幫助理解本文所揭示之教示內容。以下論述將集中於本教示內容之具體實施方案及實施例。提供此焦點以幫助闡述教示內容且不應理解為限制本教示內容之範疇或適用性。然而，當然可在本申請案中使用其他教示內容。
在詳細說明下文所述實施例之前，定義或闡明一些術語。當提及物件(例如光伏打裝置或諸如此類)時，術語「獨立式」意欲指此一物件在無處理基板或另一物體協助下能夠維持其形狀。
術語「金屬」及其任一變化形式欲指包含(1)第1族至第12族中或(2)第13族至第15族中之元素、沿由原子序數13(Al)、50(Sn)及83(Bi)所界定之線及該線下方之元素或其任一組合的材料。金屬不含矽或鍺。然而，應注意，金屬矽化物係金屬材料。
術語「半導體組合物」意欲指材料、層或區域包含特定組成的半導體元素或化合物，且在該材料、層或區域內不含摻雜劑。舉例而言，n型摻雜矽層可由磷及矽組合物，但半導體組合物僅為矽。其他半導體組合物可包含矽鍺、砷化鎵或諸如此類。注意存在或缺乏特定結晶結構並非該術語之一部分。因此，單晶矽及非晶形矽具有大致相同半導體組成。
術語「大致透明」意欲指在特定波長或波長範圍下層、物體或區域可使至少70%入射輻射透射穿過該層、物體或區域。
本文所用術語「包括(comprises,comprising)」、「包含(includes,including)」、「具有(has,having)」或其任一其他變化形式意欲涵蓋非排他性包含。舉例而言，包括一系列特徵之方法、物件或設備並不一定僅限於彼等特徵，而可包含其他未明確列出或該方法、物件或設備固有之特徵。此外，除非明確說明相反之情形，否則「或」係指包含性或而非排他性或。舉例而言，條件A或B可滿足以下任一者：A為真(或存在)且B為假(或不存在)、A為假(或不存在)且B為真(或存在)，以及A與B均為真(或存在)。
此外，使用「一(a,an)」來描述本文所述元素或組份。此僅出於方便之目的且用以給出本發明範疇之一般意義。除非此描述明顯指其他情形，否則其應理解為包含一個或至少一個且單數形式亦包含複數形式，反之亦然。舉例而言，當本文描述單一項目時，可使用一個以上項目代替單一項目。同樣，當本文描述一個以上項目時，可用單一項目代替一個以上項目。
對應於元素週期表中各行之族編號使用如CRC Handbook of Chemistry and Physics，第81版(2000-2001)中所見「New Notation」慣例。
除非另有定義，否則本文所用所有技術及科學術語皆具有與熟習本發明所屬技術者通常所瞭解之含義相同的含義。材料、方法及實例僅為說明性且並非意欲為限制性。對於本文中未述及之範圍，諸多關於特定材料及處理行為之細節皆係習用且可見於教科書以及半導體及電子界之其他來源。
儘管下文說明提供許多細節(包含特定數值及組態)，但在閱讀本說明書後，技術人員將瞭解，本文所述實施例僅為說明性而非限制本發明之範疇。
圖1圖解說明工件100，其包括基板102。基板可為包括第14族元素(矽、鍺或碳)、第14族元素之任一組合(矽鍺、摻雜碳之矽或諸如此類)的半導體基板。在實施例中，基板102係大致單晶，其具有包含矽之半導體組合物，且可具有至少約50微米或至少約200微米之厚度。儘管厚度無理論上限，但基板102可不大於約5米或不大於約0.1米。如替代實施例中所闡述，鑄錠處理可用於形成大致矩形片材。在特定實施例中，基板102係大致單晶且可為僅為矽或矽鍺之半導體組合物。基板102可具有至少約1×1019個原子/cm3 n型或p型摻雜劑之摻雜劑濃度。在另一實施例中，基板102可具有至少約1×1015個原子/cm3 n型或p型摻雜劑之摻雜劑濃度或未經摻雜。
圖2及3包含形成重摻雜區域及顯著較輕摻雜區域或未摻雜區域之圖解說明。參照圖2，在基板102上形成半導體層202。半導體層202可經摻雜、未經摻雜或其組合。半導體層202可具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度，且在另一實施例中，半導體層可具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。半導體層202可自基板以磊晶生長形式形成。在另一實施例中，半導體層202可沈積為非晶形或多晶材料並退火以使半導體層202自基板102重結晶。
在退火或後續熱循環期間，基板102之摻雜劑可擴散至半導體層202中以形成摻雜區域302，如圖3中所圖解說明。在另一實施例中，可藉由將摻雜劑植入或擴散至基板102中來形成摻雜區域302。摻雜區域302之峰摻雜劑濃度為至少約1×1019個原子/cm3。在另一實施例中，可藉由自基板102磊晶生長半導體層來形成摻雜區域302。在又一實施例中，半導體層可在生長時摻雜或可隨後摻雜。該半導體層可具有至少約1×1019個原子/cm3之峰摻雜劑濃度。摻雜區域302可具有不大於約900 nm、不大於約500 nm或不大於300 nm之厚度。
半導體層202之其餘部分304覆蓋摻雜部分302。其餘部分304可未經摻雜或具有不大於約1×1018個原子/cm3之摻雜劑濃度。若摻雜，則其餘部分及摻雜部分302具有相同導電型。在實施例中，基板102、摻雜區域302及其餘部分304具有大致相同半導體組合物且二者皆大致為單晶。在特定實施例中，基板102、摻雜區域302及其餘部分304包含大致單晶矽。
在另一實施例中，可使用另一方法來形成如圖3中所圖解說明之結構。在替代實施例中，可藉由以下方式形成半導體層202：早期使用摻雜劑氣體來形成摻雜區域302，且隨後切斷摻雜劑氣體或減小摻雜劑氣體之相對份數(與半導體氣流相比)以形成其餘部分304。在再一實施例中，可沈積半導體層且然後在沈積後摻雜以形成摻雜區域302。摻雜後，可形成對應於其餘部分304之另一半導體層。
如圖4中所圖解說明，在半導體層202上形成異質接面部分402。異質接面部分402之能量帶隙高於半導體層202。在實施例中，異質接面部分402及半導體層202可具有包含僅一種或多種第14族元素之半導體組合物，二者均可包含矽。單晶Si之能量帶隙為約1.1 eV，且多晶或非晶形矽之能量帶隙在約1.7 eV至約2.1 eV範圍內。在特定實施例中，半導體層202及異質接面部分402可具有僅包含矽之半導體組合物。在此特定實施例中，半導體層202可包含大致單晶矽，且異質接面部分402可包含多晶或非晶形矽。
參照圖4，在半導體層202之其餘部分上形成能量帶隙高於半導體層202之半導體層404。在半導體層202之其餘部分304與半導體層404之界面處形成異質接面。半導體層404可沈積為固有(未經摻雜)非晶形或多晶半導體層。半導體層404可包含單一膜或具有連續不同能量帶隙之複數個膜。半導體層404具有在約2 nm至約10 nm範圍內之厚度。
摻雜區域406係自半導體層404之一部分形成或沈積為單獨摻雜半導體層。摻雜區域406具有至少約1×1019個原子/cm3之摻雜劑濃度。在特定實施例中，摻雜區域406包括重摻雜p型矽。摻雜區域406經沈積具有在約3 nm至約30 nm範圍內之厚度。在一實施例中，未在異質接面部分402中構建半導體層404，且在半導體層202之其餘部分304上直接形成摻雜區域406。
在替代實施例中，半導體層可具有半導體層404與摻雜區域406之組合之厚度，二者如先前所述。在實施例中，厚度係在約6 nm至約30 nm之範圍內。半導體層之一部分可經摻雜以形成摻雜區域406及對應於半導體層404之其餘部分，如先前所述。
若需要或期望，可改變半導體層202之其餘部分304之拓撲以幫助反射或接面形成。可藉由包含陽極化、微影或非微影(litholess)圖案化、壓印、另一適宜技術或其任一組合之製程來形成變化拓撲。可使用鹼性溶液(KOH、NaOH、N(CH3)4OH或諸如此類)、膠體金屬輔助蝕刻溶液、另一適宜濕蝕刻劑或諸如此類來實施濕蝕刻。另一選擇為，可實施乾蝕刻，例如反應性離子蝕刻、濺射蝕刻、雷射織構化或其任一組合。在又一替代實施例中，可使用機械移除技術。該拓撲改變可顯著改良電子裝置(例如太陽能電池)之反射及電流收集能力。
如圖5中所圖解說明，在摻雜區域406上形成含金屬層502。含金屬層502可包含黏著膜、障壁膜、晶種膜、另一適宜膜或其任一組合。黏著膜可包含難熔金屬(鈦、鉭、鎢或諸如此類)，且障壁膜可包含金屬氮化物(TiN、TaN、WN或諸如此類)或金屬半導體氮化物(TaSiN、WSiN或諸如此類)。晶種膜可包含過渡金屬或過渡金屬合金，且在特定實施例中，晶種膜可包含鈦、鎳、鈀、鎢、銅、銀或金。在其他實施例中，在黏著膜、障壁膜、晶種膜或其任一組合中可使用其他材料。可藉由物理氣相沈積(PVD，例如蒸發或濺射)、化學氣相沈積(CVD)、原子層沈積(ALD)、電化學、另一適宜方法或其任一組合來形成含金屬膜。在另一實施例中，可藉由以下方式將含金屬膜黏合至摻雜區域406：在工件上形成金屬膜並使該含金屬膜反應以自摻雜區域404之暴露部分形成金屬矽化物。可移除含金屬膜之未反應部分(若存在)。在實施例中，含金屬膜可具有至少約1 nm或至少約10 nm之厚度，且在另一實施例中，含金屬膜502可具有不大於約10微米或不大於約0.1微米之厚度。
在異質接面部分402上鍍覆(電鍍、無電電鍍或其任一組合)導電膜。與含金屬層502中之另一含金屬膜相比，導電膜可具有相對較高之電導率。在特定實施例中，導電膜比另一含金屬膜厚至少約11倍、約50倍或約500倍。
導電膜可包含先前針對另一含金屬膜所述金屬或金屬合金中之任一者。在特定實施例中，導電膜包括錫、鎳、鉻、銅、銀、金或其組合。與另一含金屬膜類似，導電膜可包含單一膜或複數個膜。在特定實施例中，導電膜可基本上由金或鎳組成，且在另一實施例中，導電膜可主要為銅且具有相對較薄之銦-錫合金以幫助在後續黏合操作中改良焊接。可使用材料之其他組合以使導電膜之組成適用於特定應用。在一實施例中，導電膜且相應地含金屬層502可具有至少約1微米或至少約30微米之厚度，且在另一實施例中，顯著更厚之含金屬膜且相應地含金屬層502可具有不大於約2 mm或不大於約100 mm之厚度。
在一實施例中，導電膜可在工件100內位置602處產生應力，如圖6中所圖解說明。如隨後所述，此等應力可幫助工件之一部分以半導體層形式與基板102分離。在特定實施例中，藉由涉及工件100溫度變化之退火製程在基板中產生應力。可根據工件100之預期均勻性及缺陷程度控制退火製程。可至少部分地根據工件100之基板102及各層之組成來確定退火溫度。在一實施例中，在至少約25℃或至少約100℃之溫度下實施退火，且在另一實施例中，在不大於約700℃或不大於約500℃之溫度下實施退火。在一實施例中，實施退火至少約1秒或至少約1小時之時間，且在另一實施例中，實施退火不大於約20小時或不大於約6小時之時間。
在另一實施例中，可形成導電膜以便在導電膜形成時納入增強分離之物質。增強分離之物質可幫助分離半導體層202或基板102之一部分與基板102之其餘部分。在特定實施例中，增強分離之物質係氫。可自電鍍槽(例如酸性溶液)將氫納入導電膜中。
圖6圖解說明在工件中產生應力及增強分離之物質自含金屬層502擴散、輸送或移動至工件之異質接面部分402、半導體層202及潛在地基板102中之後的工件。增強分離之物質之移動可幫助分離含金屬層502、異質接面部分402及半導體層202之組合與基板102。在一實施例中，可藉由如先前所述用於在基板中產生應力之退火製程來達成增強分離之物質之移動。
退火溫度及時間可取決於所形成半導體裝置之特定應用。所形成電子裝置之半導體層之厚度可至少部分地取決於同質接面部分404、半導體層202及基板102之組合物及特定電子應用(例如光伏打電池或諸如此類)。隨著預期厚度增加，退火溫度、退火時間或退火溫度與時間之組合可增加，且相反，隨著厚度減小，退火溫度、退火時間或退火溫度與時間之組合可減小。
應注意，即使含金屬層502可包含障壁膜，該障壁膜有助於減小金屬材料自導電膜進入基板102之可能性。然而，增強分離之物質可擴散或以其他方式遷移至障壁膜中。因此，障壁膜係導電膜內金屬材料之有效障壁而非增強分離之物質之障壁。
在另一實施例中，可使用維持在高於室溫(舉例而言，約20℃)之溫度(例如，在約40℃至約95℃範圍內)之電鍍槽來實施鍍覆。在鍍覆導電膜後，可將工件100冷卻至更接近室溫之溫度。在鍍覆導電膜期間或之後的任一先前所述實施例中，導電膜皆暴露於可包含冷卻、加熱或加熱後冷卻之組合的溫度變化。
如圖6中所圖解說明，此一溫度變化可在工件內位置602處產生弱化區域，此係由於基板內之應力與增強分離之物質之移動的組合所致。在一實施例中，位置602可距含金屬層502最接近基板102之表面至少約2微米、至少約11微米、至少約16微米或至少約20微米，且在另一實施例中，位置602可距含金屬層502之該表面不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米。位置602可對應於摻雜區域302直接接觸基板102之位置，或位置602可對應於其餘部分304直接接觸摻雜區域302之位置。在又一些實施例中，位置602可完全處於摻雜區域302中或處於基板102中接近摻雜區域302之位置處。
因此，此一溫度變化可幫助分離含金屬層502、異質接面部分402及同質接面部分之組合與基板102，如圖7中所圖解說明。同質接面部分可包含半導體層202。在另一實施例中，同質接面部分可包含基板102之一部分，且在另一實施例中可包含半導體層202之其餘部分304但不含摻雜區域302。若摻雜區域302未與含金屬層502一起移除，則其餘部分403之新形成表面可經摻雜以允許與隨後所形成的電極形成歐姆接觸。圖6中位置602代表可發生分離之薄弱點，且異質接面部分402與同質接面部分之組合可具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度，且在另一實施例中，該組合可具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
可在冷卻、加熱或加熱後冷卻之組合或此後期間發生分離。在一實施例中，在不使用機械操作之情況下可藉由剝落來實施分離。在另一實施例中，可使用機械操作來幫助分離。在特定實施例中，可藉由在位置402處或附近使工件裂開或破裂來實施分離。可使用楔形件、金屬絲或鋸來幫助機械分離。在另一實施例中，可以機械方式將金屬膏施加至工件上，且可將硬化或處理基板附接至金屬膏並用以幫助分離操作。在特定實施例中，分離可類似於剝離操作。裝置之所分離部分可保持附接至處理基板或可移除。由於含金屬層提供足夠的機械支撐，故局部形成之裝置可為獨立式。如圖7中所圖解說明，同質接面部分與異質接面部分之組合702保持黏合至該工件包含含金屬層502之部分。組合702及含金屬層502厚至足以以機械方式進一步處理。在所圖解說明實施例中，工件具有凹形表面及與該凹形表面相對之凸形表面。含金屬層502係設置於凹形表面處，且組合702係設置於凸形表面處。
曲率可藉由與彎曲相關之每單位橫向尺寸的垂直位移來表徵。如圖7中所圖解說明，尺寸722對應於垂直位移，且尺寸724對應於橫向尺寸。在一實施例中，橫向尺寸與垂直位移之比率為至少約1:1、至少約2:1或至少約4:1，且在另一實施例中，橫向尺寸與垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。在另一實施例中，在不背離如本文所述概念之情況下，該比率可高於或低於所述值。
可將組合702及含金屬層502安裝至工件固持件802以進行後續處理，如圖8中所圖解說明。工件固持件802可幫助保持組合702及含金屬層502在後續處理期間相對平坦。工件固持件802可具有包含氟聚合物、氮化矽、碳化矽、陽極化鋁或諸如此類之塗層。在一實施例中，工件固持件802可包含磁鐵，例如電磁鐵。含金屬層502可被吸引至磁鐵。在另一實施例中，可使用黏著化合物、雙面黏著帶或諸如此類將含金屬層502黏著至工件固持件802。在又一實施例中，可使用機械夾具(例如夾子、環形環或諸如此類)將組合702及含金屬層502固定至工件固持件602。
圖9包含在發生分離後實施例之工件之圖解說明。在此實施例中，工件包含同質接面部分902，其包含摻雜區域302及其餘部分304；異質接面部分402，其包含半導體層404及摻雜區域406；及含金屬層502。基板102未在圖9中予以圖解說明且可重新用於形成另一電子裝置。在圖9中，同質接面部分902包含大致相同半導體組合物及晶體結構。摻雜區域302與其餘部分304中之摻雜劑可相同或不同且仍形成同質接面部分902。由於摻雜區域302之摻雜劑濃度高於其餘部分304，故同質接面部分902具有高-低組態。
可在摻雜區域302上形成電極1002，如圖10中所圖解說明。電極1002可包含主要導體1006及若需要或期望導電層1004。導電層1004可沿該電子裝置之光接收側設置且可對波長在約250 nm至約700 nm範圍內之輻射大致透明。導電層1004可包含氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。導電層1004之厚度可經選擇以確保大量光可透射穿過導電層1004。
主要導體1006可包含含金屬材料，例如鋁、銅、鎳、金、銀、另一適宜金屬或金屬合金、或其任一組合。與電極1004不同，主要導體可對波長在約250 nm至約700 nm範圍內之輻射大致不透明且無需對該輻射大致透明。因此，主要導體1006可顯著厚於電極1002。主要導體1006之厚度可為至少約100 nm。主要導體1006可為界定開口之圖案化層，輻射可經由該等開口通過下伏半導體層。主要導體1006可具有呈條帶、格柵、曲線形式之圖案或另一適宜圖案。此時，在該方法中，形成大致完成之光伏打裝置。
電極1002可電連接至陽極端子，且含金屬層502可電連接至陰極端子。當電子裝置暴露於日光時，電子裝置可產生電。
光伏打電池可構建於電子裝置(例如光伏打設備)中。光伏打裝置可為獨立式光伏打裝置且無需在實質上所有時間均附接至相對剛性基板。此外，獨立式光伏打裝置可視需要或期望經撓曲、彎折、成形或其任一組合，同時仍保持運作。獨立式光伏打裝置撓曲、彎曲或定形之能力允許其用於電子裝置之顯著不同表面拓撲。在實施例中，獨立式光伏打裝置可經定形以更緊密地匹配電子裝置之相應表面。電子裝置之相應表面可為非平面，例如彎曲、不規則，具有陡峭表面特徵，例如拐角、隆脊或諸如此類。表面特徵不可表示為連續數學函數。使電子裝置成形之能力通常大大改良在具有各種不同表面形狀之設備中構建電子裝置之能力。
可將光伏打裝置耦合至電子裝置之相應表面。在一實施例中，可將光伏打裝置可拆卸地耦合至電子裝置之相應表面。舉例而言，光伏打裝置可扣緊或以其他方式固定到位。隨後可拆卸電子裝置以允許移除光伏打裝置。在另一實施例中，可將光伏打裝置永久地耦合至電子裝置之相應表面。可使用含金屬環氧樹脂或其他導電黏合劑將光伏打裝置永久地附接至電子裝置。
在一實施例中，耦合可包含使光伏打裝置與電子裝置之相應表面直接接觸。在另一實施例中，如圖11中所圖解說明，層1104可設置於光伏打裝置1106與電子裝置1102之相應表面之間。在一實施例中，層1104包含黏著材料，且在另一實施例中，層1104包含具有z軸導體之插入件。在另一實施例中，可使用不同類型的層。
在圖11中，電子裝置1100可包含具有擬接收光伏打裝置1106之彎曲表面之部分1102。此一彎曲表面可為圓柱體之一部分。可將任一先前所述實施例之光伏打裝置1106耦合至電子裝置之相應彎曲表面。層1104可設置於部分1102與光伏打裝置1106之間。若需要或期望，亦可將一或多個額外光伏打裝置附接至電子裝置之部分1102。在此實施例中，電子裝置1100可包含一或多個經半球形反射器部分圍繞之圓柱體。
在其他實施例中，電子裝置可具有更具挑戰性之表面拓撲。在圖12中，電子裝置1200可包含具有不規則表面之部分1202。如所圖解說明，部分1202之相應表面係波紋狀表面。任一先前所述實施例之光伏打裝置1206皆可經成形以更緊密地匹配部分1202之相應表面。可將光伏打裝置1206耦合至電子裝置之相應表面。層1204可設置於部分1202與光伏打裝置1206之間。在圖13中，電子裝置1300可包含相應表面具有陡峭特徵1322之部分1302。任一先前所述實施例之光伏打裝置1206皆可經成形以更緊密地匹配部分1302之相應表面並覆蓋陡峭特徵1322，例如拐角或隆脊。可將光伏打裝置1306耦合至電子裝置之相應表面。層1304可設置於部分1202與光伏打裝置1306之間。因此，本文所述實施例之光伏打裝置可經撓曲、彎折或成形以符合各種不同表面拓撲。
可使用呈晶圓形式之基板實施先前所述方法並產生大致圓盤形裝置。在另一實施例中，基板可呈鑄錠形式。在特定實施例中，鑄錠可為大致圓柱形且具有約50 mm至約300 mm或甚至更大之直徑。鑄錠之長度可大於直徑且可介於約150 mm至約5米之間。實施如針對圖1至7所述之方法。在鍍覆含金屬層502之導電膜之前，可移除或用相對較窄之絕緣體條帶覆蓋含金屬層302之含金屬膜之一部分(即，條帶寬度顯著小於鑄錠圓周)，以大致防止導電膜完全圍繞鑄錠鍍覆。缺乏圍繞鑄錠完整圓周之鍍覆可產生相對薄弱點，可在該等相對薄弱點處自鑄錠之其餘部分移除半導體層202。在另一實施例中，含金屬層502可沿鑄錠全部長度之一部分刻痕或切割以幫助分離。鑄錠可有益於製造大致矩形形狀之光伏打裝置。
如本文所述概念之實施例可尤其有益。可形成電子裝置，其中當由單一基板形成至少約110個電子裝置時，基板未顯著消耗。一般而言，分離操作可指向對應於半導體層202之摻雜區域302接觸基板102之位置。對於特定電子裝置而言，摻雜區域302中之一些可與基板一起保留，且摻雜區域302之其他部分可與基板102之一些一起移除。總之，在形成任一電子裝置之前，基板之厚度變化可不大於基板原始厚度的約9%。在形成至少約300個電子裝置、至少500個電子裝置、至少1100個電子裝置或甚至更多個電子裝置後，基板之厚度可變化不大於原始厚度的約9%。
電子裝置之所有半導體層皆可具有包含矽之半導體組合物。容易獲得矽源作為起始材料並用於沈積半導體層。此外，已對矽作為半導體材料之性質(包含電性質、化學性質及機械性質)予以充分表徵。因此，可使用現有材料及方法製作電子裝置。
可將製作成獨立式光伏打裝置之電子裝置納入具有非平面表面之電子裝置中。先前已闡釋光伏打裝置之使用能力。如本文所述，由於光伏打裝置可彎折或撓曲，故該等裝置可用於無法使用其他光伏打裝置之處。舉例而言，光伏打裝置之成形能力可允許光伏打裝置橫跨屋頂之隆脊或頂板並保持運作。
此外，大多數製作裝備經設計可用於平坦及不彎曲表面。即使光伏打裝置在形成時可相對平坦，但可將根據如本文所述實施例形成之此一光伏打裝置撓曲並彎折至多個位置中。因此，當在異質接面部分402與半導體層502間之界面處存在應力時，光伏打裝置之表面可彎曲。在另一實施例中，光伏打裝置可由彎曲表面製作而成且沿平坦表面安裝於光伏打設備中。舉例而言，光伏打裝置可由圓柱形鑄錠製作而成。當光伏打裝置與圓柱形鑄錠分離時，可將光伏打裝置壓平並得到矩形經成形光伏打裝置。當將光伏打裝置構建於具有矩形經成形光接收表面之光伏打設備中時，矩形形狀可能係有用的。
儘管已針對特定實施例闡述益處，但並非所有實施例均需要該等益處。舉例而言，光伏打裝置無需異質接面。舉例而言，分離後的彎曲表面及可與同質接面裝置一起使用之獨立式光伏打裝置之彎曲、撓曲及成形能力。此外，包含具有包含矽半導體組合物之同質接面及異質接面部分的光伏打裝置無需彎曲或具撓性、可彎曲、容易成形或諸如此類。
可能存在許多不同態樣及實施例。下文闡述彼等態樣及實施例中之一些。在閱讀本說明書後，技術人員將瞭解彼等態樣及實施例僅為說明性而非限制本發明之範疇。
在第一態樣中，電子裝置可包含光伏打裝置。光伏打裝置可包含具有包含矽之半導體組合物之異質接面部分及具有包含矽之半導體組合物之同質接面部分。同質接面部分可在異質接面處直接接觸異質接面部分；且異質接面部分與同質接面部分相比可具有更高之能量帶隙。
在第一態樣之實施例中，同質接面部分包含具有大致單晶結構之層。在特定實施例中，異質接面部分係非晶形、多晶或其組合。在另一特定實施例中，同質接面部分及異質接面部分具有大致相同半導體組合物。在再一特定實施例中，異質接面部分之半導體組合物及同質接面部分之半導體組合物包含僅一種或多種第14族元素。在另一實施例中，異質接面部分之半導體組合物及同質接面部分之半導體組合物僅包含矽。在再一實施例中，異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。在又一實施例中，異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。
在第一態樣之又一實施例中，異質接面部分包含複數個層。在特定實施例中，異質接面部分包含未摻雜半導體層。在更特定實施例中，異質接面部分進一步包含摻雜半導體層，其中該摻雜半導體層之導電型與同質接面部分之導電型相反。在甚至更特定實施例中，同質接面部分包含第一摻雜區域，其具有不大於約1×1018個原子/cm3之摻雜濃度，其中該異質接面位於未摻雜半導體層與第一摻雜區域之接面處；及第二摻雜區域，其與異質接面部分間隔開且具有至少約1×1019個原子/cm3之摻雜濃度。在另一甚至更特定實施例中，同質接面部分包含n型大致單晶半導體層，摻雜半導體層包含p型半導體層，異質接面位於n型大致單晶半導體層與未摻雜半導體層之接面處，且未摻雜半導體層係設置於n型大致單晶半導體層與p型半導體層間之唯一層。
在第一態樣之又一實施例中，同質接面部分具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。在另一實施例中，同質接面部分具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
在第一態樣之再一實施例中，光伏打裝置進一步包含電連接至同質接面部分之電極。在特定實施例中，電極包含對波長在約250 nm至約700 nm範圍內之輻射大致不透明的主要導體。在更特定實施例中，主要導體呈格柵形式。在另一更特定實施例中，電極進一步包含對輻射大致透明之導電層。在甚至更特定實施例中，導電層包含氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。在另一甚至更特定實施例中，導電層係設置於主要導體與同質接面部分之間。
在第一態樣之另一實施例中，電子裝置進一步包含電連接至異質接面區域之含金屬層，其中該含金屬層接觸異質接面區域之大致整個表面。在特定實施例中，含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。在另一特定實施例中，含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。在再一特定實施例中，含金屬層包含導電膜，該導電膜構成該含金屬層總厚度的100%、至少99%、至少95%、或至少90%。在更特定實施例中，含金屬層進一步包含黏著膜、障壁膜、晶種膜或其任一組合。在又一特定實施例中，異質接面部分具有具變化拓撲之表面。在更特定實施例中，含金屬層係沿具變化拓撲之表面設置。
在第一態樣之再一實施例中，光伏打裝置係經彎曲之獨立式光伏打裝置。在特定實施例中，光伏打裝置具有與彎曲相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。在另一特定實施例中，光伏打裝置具有與彎曲相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。在更特定實施例中，光伏打裝置具有凹形表面及與該凹形表面相對之凸形表面。在甚至更特定實施例中，與異質接面部分相比，同質接面部分經設置更接近凹形表面；且與同質接面部分相比，異質接面部分經設置更接近凸形表面。
在第二態樣中，電子裝置可包含光伏打裝置。光伏打裝置可包含半導體層及電連接至該半導體層之含金屬層，其中半導體層與含金屬層之組合係經彎曲獨立式光伏打裝置之一部分。
在第二態樣之實施例中，光伏打裝置具有與彎曲相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。在另一實施例中，光伏打裝置具有與彎曲相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。在再一實施例中，光伏打裝置具有凹形表面及與該凹形表面相對之凸形表面。在特定實施例中，與半導體層相比，含金屬層經設置更接近凹形表面；且與含金屬層相比，半導體層經設置更接近凸形表面。
在第二態樣之又一實施例中，獨立式光伏打電池能夠撓曲、彎折、成形或其任一組合。在再一實施例中，含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。在又一實施例中，含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。在另一實施例中，含金屬層包含導電膜，該導電膜構成該含金屬層總厚度的100%、至少99%、至少95%、或至少90%。在特定實施例中，含金屬層進一步包含黏著膜、障壁膜、晶種膜或其任一組合。
在第二態樣之再一實施例中，光伏打裝置進一步包含電極，其中，與含金屬層相比，電極更接近光伏打裝置之光接收表面。在特定實施例中，電極包含對波長在約250 nm至約700 nm範圍內之輻射大致不透明的主要導體。在更特定實施例中，主要導體呈格柵形式。在另一更特定實施例中，電極進一步包含對輻射大致透明之導電層。在甚至更特定實施例中，導電層係設置於主要導體與半導體層之間。在又一甚至更特定實施例中，導電層包含氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。
在第二態樣之又一實施例中，電子裝置進一步包含同質接面部分及異質接面部分，其中在同質接面部分與異質接面部分間之界面處形成異質接面，且同質接面部分包含半導體層。在特定實施例中，半導體層具有大致單晶結構及包含矽之半導體組合物。在更特定實施例中，異質接面部分係非晶形、多晶或其組合。在另一更特定實施例中，異質接面部分包含具有包含矽之半導體組合物之層。在再一更特定實施例中，同質接面部分及異質接面部分具有大致相同半導體組合物。在又一更特定實施例中，異質接面部分之半導體組合物與同質接面部分之半導體組合物包含僅一種或多種第14族元素。在再一更特定實施例中，異質接面部分之半導體組合物及同質接面部分之半導體組合物僅包含矽。
在第二態樣之另一特定實施例中，異質接面部分與同質接面部分之半導體材料相比具有更高之能量帶隙。在再一特定實施例中，異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。在又一特定實施例中，異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。在又一特定實施例中，異質接面部分包含複數個層。在更特定實施例中，異質接面部分包含未摻雜半導體層。在甚至更特定實施例中，異質接面部分進一步包含摻雜半導體層，其中該摻雜半導體層之導電型與同質接面部分之導電型相反。在再一甚至更特定實施例中，同質接面部分包含第一摻雜區域，其具有不大於約1×1018個原子/cm3之摻雜濃度，其中異質接面位於未摻雜半導體層與第一摻雜區域之接面處；且第二摻雜區域與異質接面部分間隔開且具有至少約1×1019個原子/cm3之摻雜濃度。在又一甚至更特定實施例中，同質接面部分包含n型大致單晶半導體層，摻雜半導體層包含p型半導體層，異質接面位於n型大致單晶半導體層與未摻雜半導體層之接面處，且未摻雜半導體層為設置於n型大致單晶半導體層與P型半導體層間之唯一層。
在第二態樣之又一特定實施例中，同質接面部分包含具有至少約1×1019個原子/cm3之摻雜劑濃度之摻雜區域。在再一特定實施例中，同質接面部分具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。在又一特定實施例中，同質接面部分具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
在第三態樣中，形成包含光伏打裝置之電子裝置之方法可包含形成直接接觸基板表面之半導體層，其中，在該表面處，該基板包含半導體材料。該方法可進一步包含在該半導體層上形成含金屬層及將該半導體層之至少一部分及該含金屬層與該基板分離，其中大致無該基板與該半導體層及該金屬層一起移除。
在第三態樣之實施例中，半導體層及半導體材料具有大致相同半導體組合物。在特定實施例中，半導體層及半導體材料之半導體組合物包含僅一種或多種第14族元素。在更特定實施例中，半導體層及半導體材料之半導體組合物僅包含矽。在再一實施例中，半導體層及半導體材料中之每一者皆具有大致單晶結構及包含矽之半導體組合物。
在第三態樣之又一實施例中，半導體層之該至少一部分具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。在又一實施例中，半導體層之該至少一部分具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。在再一實施例中，含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。在又一實施例中，含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。
在第三態樣之另一實施例中，形成含金屬層包含鍍覆導電膜，該導電膜構成含金屬層總厚度的100%、或至少99%、或至少95%、或至少90%。在特定實施例中，形成含金屬層進一步包含在鍍覆導電膜之前形成黏著膜、障壁膜、晶種膜或其任一組合。
在第三態樣之再一實施例中，該方法進一步包含在形成含金屬層之前形成異質接面部分，其中同質接面部分包含半導體層，且異質接面位於同質接面部分與異質接面部分間之界面處。在特定實施例中，同質接面部分包含具有大致單晶結構及包含矽之半導體組合物之半導體層。在更特定實施例中，異質接面部分係沈積為非晶形層或多晶層。在另一更特定實施例中，同質接面部分及異質接面部分具有大致相同之半導體組合物。在再一更特定實施例中，異質接面部分之半導體組合物及同質接面部分之半導體組合物包含僅一種或多種第14族元素。在又一更特定實施例中，異質接面部分之半導體組合物及同質接面部分之半導體組合物僅包含矽。
在第三態樣之又一特定實施例中，異質接面部分與同質接面部分相比具有更高之能量帶隙。在再一特定實施例中，異質接面部分包含形成複數個層。在更特定實施例中，形成異質接面部分包含形成未摻雜半導體層。在甚至更特定實施例中，形成異質接面部分進一步包含在未摻雜半導體層上形成摻雜半導體層，其中該摻雜半導體層之導電型與第一半導體層之導電型相反。在另一更特定實施例中，異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。在再一更特定實施例中，異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。在又一更特定實施例中，使用化學氣相沈積技術或物理氣相沈積技術來形成異質接面部分。在甚至更特定實施例中，化學氣相沈積包含電漿增強化學氣相沈積、遠程電漿化學氣相沈積、熱絲化學氣相沈積、低壓化學氣相沈積、常壓化學氣相沈積或其任一組合。
在第三態樣之另一特定實施例中，該方法進一步包含形成毗鄰半導體層之該至少一部分之電極。在更特定實施例中，形成電極包含在半導體層之該至少一部分上形成主要導體，其中該主要導體對波長在約250 nm至約700 nm範圍內之輻射大致不透明。在甚至更特定實施例中，主要導體呈格柵形式。在另一甚至更特定實施例中，形成電極進一步包含形成對輻射大致透明之導電層，其中在形成主要導體之前形成導電層。在再一甚至更特定實施例中，導電層沿同質接面部分之表面包含氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。
在第三態樣之又一特定實施例中，該方法進一步包含在鍍覆含金屬層之前改變在異質接面部分處或毗鄰其之暴露表面之拓撲。在更特定實施例中，改變拓撲包含濕蝕刻暴露表面。在甚至更特定實施例中，使用鹼性溶液、膠體金屬溶液或其任一組合來實施濕蝕刻。在另一更特定實施例中，改變拓撲包含乾蝕刻暴露表面。在甚至更特定實施例中，使用反應性離子蝕刻、濺射蝕刻或其任一組合來實施乾蝕刻。在再一更特定實施例中，改變拓撲包含在暴露表面處以機械方式移除基板之一部分。在甚至更特定實施例中，機械移除包含在暴露表面處在材料中切溝槽或圖案，磨蝕暴露表面或其任一組合。
在第三態樣之另一實施例中，該方法進一步包含在半導體層內形成摻雜區域，其中該摻雜區域具有至少約1×1019個原子/cm3之摻雜劑濃度。在特定實施例中，形成摻雜區域包含使摻雜劑自基板擴散。在另一特定實施例中，形成摻雜區域包含自基板磊晶生長半導體層之第一部分。在甚至更特定實施例中，形成半導體層進一步包含磊晶生長半導體層之第二部分，其中第二部分未經摻雜或具有低於半導體層之第一部分之摻雜劑濃度或大致未經摻雜。
在第三態樣之再一實施例中，該方法進一步包含在形成含金屬層之後及在分離半導體層之該至少一部分之前冷卻含金屬層、半導體層及基板。在特定實施例中，該方法進一步包含在鍍覆含金屬層、半導體層之後及在冷卻含金屬層、半導體層及基板之前加熱含金屬層、半導體層及基板。在又一實施例中，該方法進一步包含在以下期間在半導體層或基板或二者內產生弱化區域：冷卻含金屬層、半導體層及基板；加熱含金屬層、半導體層及基板；或加熱然後冷卻含金屬層、半導體層及基板。
在第三態樣之又一實施例中，其中分離半導體層之該至少一部分包含以對應於半導體層之該至少一部分之厚度的深度使半導體層破裂。在特定實施例中，在未使用機械分離工具之情況下分離半導體層之該至少一部分。在再一實施例中，分離半導體層之該至少一部分包含以對應於半導體層之該至少一部分之厚度的深度使半導體層之該至少一部分裂開。在又一實施例中，使用楔形件、金屬絲、鋸、雷射、聲學裝置或其任一組合來分離半導體層之該至少一部分。在另一實施例中，分離半導體層之該至少一部分包含在含金屬層上施加金屬膏，附接處理基板，自基板中拉出處理基板以使半導體層之該至少一部分及含金屬層保持附接至處理基板，及自處理基板移除半導體層之該至少一部分及含金屬層。該方法進一步包含形成電連接至半導體層之該至少一部分之電極以形成獨立式光伏打裝置。
在第四態樣中，形成電子裝置之方法可包含形成直接接觸基板表面之半導體層，其中在該表面處，該基板具有包含矽之半導體組合物，且該半導體層具有包含矽之半導體組合物且為同質接面部分之至少一部分。該方法可進一步包含在形成半導體層後形成異質接面部分，在異質接面部分上形成含金屬層，及將同質接面部分、異質接面部分及含金屬層與基板分離。
在第四態樣之實施例中，該方法進一步包含形成電連接至同質接面部分之電極，其中在將同質接面部分與基板分離後形成該電極。在特定實施例中，形成電極包含形成對波長在約250 nm至約700 nm範圍內之輻射大致不透明的主要導體。在另一特定實施例中，主要導體呈格柵形式。在再一特定實施例中，形成電極進一步包含在形成主要導體之前在大致整個半導體上形成一導電層，其中該導電層對輻射大致透明。在更特定實施例中，導電層包含氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合之層。在另一更特定實施例中，主要導體具有界定開口之圖案，日光可經由該等開口透射至同質接面部分。
在第四態樣之另一實施例中，基板、半導體層及異質接面部分具有大致相同半導體組合物。在更特定實施例中，基板之半導體組合物、半導體層之半導體組合物及半導體材料包含僅一種或多種第14族元素。在甚至更特定實施例中，基板之半導體組合物、半導體層之半導體組合物及半導體材料僅包含矽。
在第四態樣之再一實施例中，在將同質接面部分、異質接面部分及含金屬層與基板分離後，彎曲所分離同質接面部分、異質接面部分及含金屬層之組合。在特定實施例中，該組合具有與彎曲相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。在另一特定實施例中，該組合具有與彎曲相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。在再一特定實施例中，該組合具有凹形表面及與該凹形表面相對之凸形表面。在甚至更特定實施例中，與同質接面部分相比，含金屬層經設置更接近凹形表面；且與含金屬層相比，同質接面部分經設置更接近凸形表面。
在第四態樣之又一實施例中，該方法進一步包含彎曲或撓曲所分離同質接面部分、異質接面部分及含金屬層之組合。在再一實施例中，該方法進一步包含成形所分離同質接面部分、異質接面部分及含金屬層之組合以形成非平面表面。在又一實施例中，半導體層具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。在另一實施例中，半導體層、具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。在再一實施例中，含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。在又一實施例中，含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。
在第四態樣之另一實施例中，該方法進一步包含在半導體層內形成摻雜區域，其中該摻雜區域具有至少約1×1019個原子/cm3之摻雜劑濃度。在特定實施例中，形成摻雜區域包含使摻雜劑自基板擴散。在另一特定實施例中，形成摻雜區域包含自基板磊晶生長半導體層之第一部分。在更特定實施例中，形成半導體層進一步包含磊晶生長半導體層之第二部分，其中該第二部分未經摻雜或具有低於半導體層之第一部分之摻雜劑濃度或大致未經摻雜。
在第四態樣之再一實施例中，該方法進一步包含在形成含金屬層之前改變異質接面部分之拓撲。在特定實施例中，改變拓撲包含濕蝕刻暴露表面。在更特定實施例中，使用鹼性溶液、膠體金屬溶液或其任一組合來實施濕蝕刻。在另一特定實施例中，改變拓撲包含乾蝕刻暴露表面。在更特定實施例中，使用反應性離子蝕刻、濺射蝕刻或其任一組合來實施乾蝕刻。在再一特定實施例中，改變拓撲包含在暴露表面處以機械方式移除基板之一部分。在更特定實施例中，機械移除包含在暴露表面處在材料中切溝槽或圖案，磨蝕暴露表面或其任一組合。
在第四態樣之又一實施例中，形成含金屬層包含鍍覆導電膜，該導電膜構成含金屬層總厚度的100%、或至少99%、或至少95%、或至少90%。在更特定實施例中，形成含金屬層進一步包含在鍍覆導電膜之前形成黏著膜、障壁膜、晶種膜或其任一組合。在又一實施例中，該方法進一步包含在分離同質接面部分、異質接面部分及含金屬層之前冷卻基板、半導體層、異質接面部分及含金屬層。在又一實施例中，該方法進一步包含在形成含金屬層後加熱基板、半導體層、異質接面部分及含金屬層。在再一實施例中，該方法進一步包含在以下期間在半導體層或基板內產生弱化區域：冷卻基板、半導體層、異質接面部分及含金屬層；加熱基板、半導體層、異質接面部分及含金屬層；或加熱然後冷卻基板、半導體層、異質接面部分及含金屬層。
在第四態樣之另一實施例中，將同質接面部分、異質接面部分及含金屬層與基板分離包含以對應於同質接面部分厚度之深度使半導體層破裂。在特定實施例中，在不使用機械分離工具之情況下實施分離。在再一實施例中，將同質接面部分、異質接面部分及含金屬層與基板分離包含以對應於同質接面部分厚度之深度使半導體層裂開。在特定實施例中，使用楔形件、金屬絲、鋸、雷射、聲學裝置或其任一組合來實施分離。在又一實施例中，將同質接面部分、異質接面部分及含金屬層與基板分離包含在含金屬層上施加金屬膏，附接處理基板，自基板中拉出處理基板以使同質接面部分、異質接面部分及含金屬層保持附接至處理基板，及自處理基板移除同質接面部分、異質接面部分。該方法進一步包含形成電連接至同質接面部分之電極以形成獨立式光伏打裝置。
在第四態樣之又一實施例中，形成異質接面部分包含在包含同質接面部分之半導體層上形成另一半導體層，其中異質接面係在半導體層之間形成。在又一實施例中，同質接面及異質接面部分具有相同半導體材料。在特定實施例中，形成異質接面部分包含沈積非晶形半導體材料、多晶半導體材料或其組合之層，且同質接面部分係大致單晶。在另一特定實施例中，其中同質接面及異質接面部分之半導體組合物包含僅一種或多種第14族元素。在再一特定實施例中，同質接面及異質接面部分之半導體組合物僅包含矽。在又一特定實施例中，異質接面部分與半導體層相比具有更高之能量帶隙。
在第四態樣之又一特定實施例中，異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。在又一特定實施例中，異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。在再一特定實施例中，形成異質接面部分包含化學氣相沈積技術或物理氣相沈積技術。在更特定實施例中，化學氣相沈積包含電漿增強化學氣相沈積、遠程電漿化學氣相沈積、熱絲化學氣相沈積、低壓化學氣相沈積、常壓化學氣相沈積或其任一組合。在另一特定實施例中，形成異質接面部分包含形成未摻雜半導體層。在更特定實施例中，形成異質接面部分進一步包含在未摻雜半導體層上形成摻雜半導體層，其中該摻雜半導體層之導電型與同質接面部分內摻雜區域之導電型相反。
在第五態樣中，形成包含光伏打裝置之電子裝置之方法可包含在點式電連接及包含半導體層之基板上鍍覆含金屬層。該方法可進一步包含將半導體層之該至少一部分及含金屬層與基板分離，其中在分離後，彎曲半導體層之該至少一部分與含金屬層之組合。
在第五態樣之實施例中，該組合具有與彎曲相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。在另一實施例中，該組合具有與彎曲相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。在再一實施例中，該組合具有凹形表面及與該凹形表面相對之凸形表面。在更特定實施例中，與半導體層之該部分相比，含金屬層經設置更接近凹形表面；且與含金屬層相比，半導體層之該部分經設置更接近凸形表面。
在第五態樣之又一實施例中，該方法進一步包含將該組合安裝至工件固持件，其中，當安裝該組合時，該組合與安裝前相比彎曲較小；且當安裝該組合時，在該組合上形成另一層。在特定實施例中，工件固持件包含塗層，該塗層包含氟聚合物、氮化矽、碳化矽、陽極化鋁。在另一特定實施例中，半導體層具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。在再一特定實施例中，半導體層具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
在第五態樣之又一特定實施例中，形成另一層包含形成毗鄰半導體層之電極。在更特定實施例中，形成電極包含在半導體層之該至少一部分上形成主要導體，其中該主要導體對波長在約250 nm至約700 nm範圍內之輻射大致不透明。在更特定實施例中，主要導體呈格柵形式。在另一更特定實施例中，形成電極進一步包含形成對輻射大致透明之導電層，其中在形成主要導體之前形成導電層。在甚至更特定實施例中，導電層沿同質接面部分之表面包含氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。
在第六態樣中，形成電子裝置之方法可包含形成包含半導體層及含金屬層之獨立式光伏打裝置，其中該獨立式光伏打裝置能夠撓曲、彎折、成形或其任一組合且在撓曲、彎曲、成形或其任一組合後保持運作。
在第六態樣之實施例中，該方法進一步包含將獨立式光伏打裝置耦合至電子裝置之相應表面。在特定實施例中，耦合包含將獨立式光伏打裝置可拆卸地耦合至電子裝置之相應表面。在另一特定實施例中，耦合包含將獨立式光伏打裝置永久地耦合至電子裝置之相應表面。在再一特定實施例中，耦合包含耦合獨立式光伏打裝置以使其直接接觸電子裝置之相應表面。在又一特定實施例中，耦合包含耦合獨立式光伏打裝置以使另一層係設置於獨立式光伏打裝置與電子裝置之相應表面之間。在更特定實施例中，另一層包含黏著材料。在另一更特定實施例中，另一層包含插入件，該插入件包含z軸導體。
在第六態樣之又一特定實施例中，耦合包含將獨立式光伏打裝置固定或附接至電子裝置之相應表面。在又一特定實施例中，該方法進一步包含在將獨立式光伏打裝置耦合至電子裝置之相應表面之前或期間彎曲、撓曲或成形獨立式光伏打裝置。在再一特定實施例中，電子裝置耦合獨立式光伏打裝置之表面係非平面。在更特定實施例中，該表面彎曲、不規則或包含拐角或隆脊。在再一特定實施例中，該方法進一步包含使獨立式光伏打裝置成形以更緊密地匹配電子裝置之相應表面。在更特定實施例中，獨立式光伏打裝置具有最接近電子裝置之相應表面之主表面，其中實施成形以使獨立式光伏打裝置之大致整個主表面匹配電子裝置之相應表面。
應注意，並非需要以上大體說明中所述之全部活動或實例，可不需要特定活動之一部分，且可實施除彼等所述活動以外之一個或多個其他活動。另外，其中所列活動之順序未必係對其實施之順序。
上文已針對特定實施例闡述本發明之益處、其他優點及解決問題之方案。然而，該等益處、優點及解決問題之方案及任何可達成任一益處、優點或解決方案或使之更突出之特徵皆不應視為任何或所有申請專利範圍之關鍵、必需或基本特徵。
本文所述實施例之說明及圖解說明意欲提供對各實施例之結構之大體理解。該等說明及圖解說明並非意欲用作對使用本文所述結構或方法之設備及系統之所有元件及特徵之詳盡及綜合描述。單獨實施例亦可以組合形式提供於單一實施例中，且相反，為簡便起見，在單一實施例上下文中所述之各種特徵亦可單獨地或以任一子組合提供。此外，以範圍形式提及數值時，其包含此範圍內之每一及各個值。僅在閱讀本說明書後，技術人員可瞭解許多其他實施例。可使用其他實施例及自本發明推導出該等其他實施例，使得可在不背離本揭示內容範疇之情況下做出結構替代、邏輯替代或另一改變。因此，將本揭示內容視為說明性而非限制性。
100．．．工件
102．．．基板
202．．．半導體層
302．．．摻雜區域
304．．．其餘部分
402．．．異質接面部分
404．．．半導體層
406．．．摻雜區域
502．．．含金屬層
602．．．位置
702．．．同質接面部分與異質接面部分之組合
902．．．同質接面部分
1002．．．電極
1004．．．導電層
1006．．．主要導體
1100．．．電子裝置
1102．．．部分/電子裝置
1104．．．層
1106．．．光伏打裝置
1200．．．電子裝置
1202．．．部分
1204．．．層
1206．．．光伏打裝置
1300．．．電子裝置
1302．．．部分
1304．．．層
1306．．．光伏打裝置
1322．．．陡峭特徵
圖1包含包含基板之工件之一部分之剖視圖的圖解說明。
圖2包含在施加半導體層後圖1之工件之剖視圖的圖解說明。
圖3包含在摻雜一部分半導體層後圖2之工件之剖視圖的圖解說明。
圖4包含在形成實施例之電子裝置之異質接面部分後圖3之工件之剖視圖的圖解說明。
圖5包含在施加含金屬層後圖4之工件之剖視圖的圖解說明。
圖6包含在工件內產生弱化區域後圖5之工件之剖視圖的圖解說明。
圖7包含在基板之一部分與基板其餘部分分離後圖6之工件之剖視圖的圖解說明。
圖8包含在將基板之該部分安裝至工件固持件上後圖7之工件之剖視圖的圖解說明。
圖9包含圖6之工件之剖視圖的圖解說明，其圖解說明工件在後續處理期間之定向。
圖10包含實施例之大致完成之光伏打裝置之剖視圖的圖解說明。
圖11至13包含實施例之電子裝置中光伏打裝置經成形以下伏於電子裝置之相應表面之部分的圖解說明。
302．．．摻雜區域
304．．．其餘部分
404．．．半導體層
406．．．摻雜區域
502．．．含金屬層
1002．．．電極
1004．．．導電層
1006．．．主要導體

Claims (200)

  1. 一種包括光伏打裝置之電子裝置，其中該光伏打裝置包括：具有包含矽之半導體組合物之異質接面部分；及具有包含矽之半導體組合物之同質接面部分，其中：該同質接面部分在異質接面處直接接觸該異質接面部分；且該異質接面部分與該同質接面部分相比具有更高之能量帶隙。
  2. 如請求項1之電子裝置，其中該同質接面部分包括具有大致單晶結構之層。
  3. 如請求項2之電子裝置，其中該異質接面部分係非晶形、多晶或其組合。
  4. 如請求項2之電子裝置，其中該同質接面部分與該異質接面部分具有大致相同之半導體組合物。
  5. 如請求項2之電子裝置，其中該異質接面部分之該半導體組合物及該同質接面部分之該半導體組合物包含僅一種或多種第14族元素。
  6. 如請求項1之電子裝置，其中該異質接面部分之該半導體組合物與該同質接面部分之該半導體組合物僅包含矽。
  7. 如請求項1之電子裝置，其中該異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。
  8. 如請求項1之電子裝置，其中該異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。
  9. 如請求項1之電子裝置，其中該異質接面部分包括複數個層。
  10. 如請求項9之電子裝置，其中該異質接面部分包括未摻雜半導體層。
  11. 如請求項10之電子裝置，其中該異質接面部分進一步包括摻雜半導體層，其中該摻雜半導體層之導電型與該同質接面部分之導電型相反。
  12. 如請求項11之電子裝置，其中該同質接面部分包括：第一摻雜區域，其具有不大於約1×1018個原子/cm3之摻雜濃度，其中該異質接面係位於該未摻雜半導體層與該第一摻雜區域之接面處；及第二摻雜區域，其與該異質接面部分間隔開且具有至少約1×1019個原子/cm3之摻雜濃度。
  13. 如請求項11之電子裝置，其中：該同質接面部分包括n型大致單晶半導體層；該摻雜半導體層包括p型半導體層；該異質接面係位於該n型大致單晶半導體層與該未摻雜半導體層之接面處；且該未摻雜半導體層係設置於該n型大致單晶半導體層與該p型半導體層間之唯一層。
  14. 如請求項1之電子裝置，其中該同質接面部分具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。
  15. 如請求項1之電子裝置，其中該同質接面部分具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
  16. 如請求項1之電子裝置，其中該光伏打裝置進一步包括電連接至該同質接面部分之電極。
  17. 如請求項16之電子裝置，其中該電極包括對波長在約250 nm至約700 nm範圍內之輻射大致不透明的主要導體。
  18. 如請求項17之電子裝置，其中該主要導體係呈格柵形式。
  19. 如請求項17之電子裝置，其中該電極進一步包括對該輻射大致透明之導電層。
  20. 如請求項19之電子裝置，其中該導電層包括氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。
  21. 如請求項19之電子裝置，其中該導電層係設置於該主要導體與該同質接面部分之間。
  22. 如請求項1之電子裝置，其進一步包括電連接至該異質接面區域之含金屬層，其中該含金屬層接觸該異質接面區域之大致整個表面。
  23. 如請求項22之電子裝置，其中該含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。
  24. 如請求項22之電子裝置，其中該含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。
  25. 如請求項22之電子裝置，其中該含金屬層包括導電膜，該導電膜構成該含金屬層總厚度的100%、至少99%、至少95%、或至少90%。
  26. 如請求項25之電子裝置，其中該含金屬層進一步包括黏著膜、障壁膜、晶種膜或其任一組合。
  27. 如請求項22之電子裝置，其中該異質接面部分具有具變化拓撲之表面。
  28. 如請求項27之電子裝置，其中該含金屬層係沿具有該變化拓撲之該表面設置。
  29. 如請求項1之電子裝置，其中該光伏打裝置係彎曲之獨立式光伏打裝置。
  30. 如請求項29之電子裝置，其中該光伏打裝置具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。
  31. 如請求項29之電子裝置，其中該光伏打裝置具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。
  32. 如請求項29之電子裝置，其中該光伏打裝置具有凹形表面及與該凹形表面相對之凸形表面。
  33. 如請求項32之電子裝置，其中：與該異質接面部分相比，該同質接面部分係經設置為更接近該凹形表面；且與該同質接面部分相比，該異質接面部分係經設置為更接近該凸形表面。
  34. 一種包括光伏打裝置之電子裝置，其中該光伏打裝置包括：半導體層；及電連接至該半導體層之含金屬層，其中該半導體層與該含金屬層之組合係彎曲之獨立式光伏打裝置之一部分。
  35. 如請求項34之電子裝置，其中該光伏打裝置具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。
  36. 如請求項34之電子裝置，其中該光伏打裝置具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。
  37. 如請求項34之電子裝置，其中該光伏打裝置具有凹形表面及與該凹形表面相對之凸形表面。
  38. 如請求項34之電子裝置，其中：與該半導體層相比，該含金屬層係經設置為更接近該凹形表面；且與該含金屬層相比，該半導體層係經設置為更接近該凸形表面。
  39. 如請求項34之電子裝置，其中該獨立式光伏打電池能夠撓曲、彎折、成形或其任一組合。
  40. 如請求項34之電子裝置，其中該含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。
  41. 如請求項34之電子裝置，其中該含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。
  42. 如請求項34之電子裝置，其中該含金屬層包括導電膜，該導電膜構成該含金屬層總厚度的100%、至少99%、至少95%、或至少90%。
  43. 如請求項42之電子裝置，其中該含金屬層進一步包括黏著膜、障壁膜、晶種膜或其任一組合。
  44. 如請求項34之電子裝置，其中該光伏打裝置進一步包括電極，其中與該含金屬層相比，該電極更接近該光伏打裝置之光接收表面。
  45. 如請求項44之電子裝置，其中該電極包含對波長在約250 nm至約700 nm範圍內之輻射大致不透明的主要導體。
  46. 如請求項45之電子裝置，其中該主要導體係呈格柵形式。
  47. 如請求項45之電子裝置，其中該電極進一步包括對該輻射大致透明之導電層。
  48. 如請求項47之電子裝置，其中該導電層係設置於該主要導體與該半導體層之間。
  49. 如請求項48之電子裝置，其中該導電層包括氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。
  50. 如請求項34之電子裝置，其進一步包括同質接面部分及異質接面部分，其中：在該同質接面部分與該異質接面部分間之界面處形成異質接面；且該同質接面部分包含該半導體層。
  51. 如請求項50之電子裝置，其中該半導體層具有大致單晶結構及包含矽之半導體組合物。
  52. 如請求項51之電子裝置，其中該異質接面部分係非晶形、多晶或其組合。
  53. 如請求項51之電子裝置，其中該異質接面部分包括具有包含矽之半導體組合物之層。
  54. 如請求項51之電子裝置，其中該同質接面部分與該異質接面部分具有大致相同之半導體組合物。
  55. 如請求項51之電子裝置，其中該異質接面部分之該半導體組合物及該同質接面部分之該半導體組合物包含僅一種或多種第14族元素。
  56. 如請求項51之電子裝置，其中該異質接面部分之該半導體組合物與該同質接面部分之該半導體組合物僅包含矽。
  57. 如請求項50之電子裝置，其中該異質接面部分與該同質接面部分之該半導體材料相比具有更高之能量帶隙。
  58. 如請求項50之電子裝置，其中該異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。
  59. 如請求項50之電子裝置，其中該異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。
  60. 如請求項50之電子裝置，其中該異質接面部分包括複數個層。
  61. 如請求項60之電子裝置，其中該異質接面部分包括未摻雜半導體層。
  62. 如請求項61之電子裝置，其中該異質接面部分進一步包括摻雜半導體層，其中該摻雜半導體層之導電型與該同質接面部分之導電型相反。
  63. 如請求項62之電子裝置，其中該同質接面部分包括：第一摻雜區域，其具有不大於約1×1018個原子/cm3之摻雜濃度，其中該異質接面係位於該未摻雜半導體層與該第一摻雜區域之接面處；及第二摻雜區域，其與該異質接面部分間隔開且具有至少約1×1019個原子/cm3之摻雜濃度。
  64. 如請求項62之電子裝置，其中：該同質接面部分包括n型大致單晶半導體層；該摻雜半導體層包括p型半導體層；該異質接面係位於該n型大致單晶半導體層與該未摻雜半導體層之接面處；且該未摻雜半導體層係設置於該n型大致單晶半導體層與該p型半導體層間之唯一層。
  65. 如請求項50之電子裝置，其中該同質接面部分包括具有至少約1×1019個原子/cm3之摻雜劑濃度之摻雜區域。
  66. 如請求項50之電子裝置，其中該同質接面部分具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。
  67. 如請求項50之電子裝置，其中該同質接面部分具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
  68. 一種形成包括光伏打裝置之電子裝置之方法，其中該方法包括：形成直接接觸基板表面之半導體層，其中在該表面處，該基板包含半導體材料；在該半導體層上形成含金屬層；及將該半導體層之至少一部分及該含金屬層與該基板分離，其中該基板大致都未與該半導體層及該金屬層一起移除。
  69. 如請求項68之方法，其中該半導體層與該半導體材料具有大致相同的半導體組合物。
  70. 如請求項69之方法，其中該半導體層及該半導體材料之該等半導體組合物包含僅一種或多種第14族元素。
  71. 如請求項70之方法，其中該半導體層及該半導體材料之該等半導體組合物僅包含矽。
  72. 如請求項68之方法，其中該半導體層及該半導體材料中之每一者皆具有大致單晶結構及包含矽之半導體組合物。
  73. 如請求項68之方法，其中該半導體層之該至少一部分具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。
  74. 如請求項68之方法，其中半導體層之該至少一部分具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
  75. 如請求項68之方法，其中該含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。
  76. 如請求項68之方法，其中該含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。
  77. 如請求項68之方法，其中形成該含金屬層包括鍍覆導電膜，該導電膜構成該含金屬層總厚度的100%、或至少99%、或至少95%、或至少90%。
  78. 如請求項77之方法，其中形成該含金屬層進一步包括在鍍覆該導電膜之前形成黏著膜、障壁膜、晶種膜或其任一組合。
  79. 如請求項68之方法，其進一步包括在形成該含金屬層之前形成異質接面部分，其中：同質接面部分包含該半導體層；且異質接面係位於該同質接面部分與該異質接面部分間之界面處。
  80. 如請求項79之方法，其中該同質接面部分包括該半導體層，該半導體層具有大致單晶結構及包含矽之半導體組合物。
  81. 如請求項80之方法，其中該異質接面部分係經沈積為非晶形層或多晶層。
  82. 如請求項80之方法，其中該同質接面部分與該異質接面部分具有大致相同之半導體組合物。
  83. 如請求項80之方法，其中該異質接面部分之該半導體組合物與該同質接面部分之該半導體組合物包含僅一種或多種第14族元素。
  84. 如請求項80之方法，其中該異質接面部分之該半導體組合物與該同質接面部分之該半導體組合物僅包含矽。
  85. 如請求項79之方法，其中該異質接面部分與該同質接面部分相比具有更高之能量帶隙。
  86. 如請求項79之方法，其中形成該異質接面部分包括形成複數個層。
  87. 如請求項86之方法，其中形成該異質接面部分包括形成未摻雜半導體層。
  88. 如請求項87之方法，其中形成該異質接面部分進一步包括在該未摻雜半導體層上形成摻雜半導體層，其中該摻雜半導體層之導電型與該第一半導體層之導電型相反。
  89. 如請求項79之方法，其中該異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。
  90. 如請求項79之方法，其中該異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。
  91. 如請求項79之方法，其中形成該異質接面部分係使用化學氣相沈積技術或物理氣相沈積技術來實施。
  92. 如請求項91之方法，其中化學氣相沈積包括電漿增強化學氣相沈積、遠程電漿化學氣相沈積、熱絲化學氣相沈積、低壓化學氣相沈積、常壓化學氣相沈積或其任一組合。
  93. 如請求項79之方法，其進一步包括形成毗鄰該半導體層之該至少一部分之電極。
  94. 如請求項93之方法，其中形成該電極包括在該半導體層之該至少一部分上形成主要導體，其中該主要導體對波長在約250 nm至約700 nm範圍內之輻射大致不透明。
  95. 如請求項94之方法，其中該主要導體係呈格柵形式。
  96. 如請求項94之方法，其中形成電極進一步包括形成對該輻射大致透明之導電層，其中形成該導電層係在形成該主要導體之前實施。
  97. 如請求項96之方法，其中該導電層沿該同質接面部分之表面包括氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。
  98. 如請求項68之方法，其進一步包括在鍍覆該含金屬層之前改變在該異質接面部分處或毗鄰其之暴露表面之拓撲。
  99. 如請求項98之方法，其中改變該拓撲包括濕蝕刻該暴露表面。
  100. 如請求項99之方法，其中使用鹼性溶液、膠體金屬溶液或其任一組合來實施濕蝕刻。
  101. 如請求項98之方法，其中改變該拓撲包括乾蝕刻該暴露表面。
  102. 如請求項101之方法，其中使用反應性離子蝕刻、濺射蝕刻或其任一組合來實施乾蝕刻。
  103. 如請求項98之方法，其中改變該拓撲包括在該暴露表面處以機械方式移除該基板之一部分。
  104. 如請求項103之方法，其中機械移除包括在該暴露表面處在材料中切割溝槽或圖案、磨蝕該暴露表面或其任一組合。
  105. 如請求項68之方法，其進一步包括在該半導體層內形成摻雜區域，其中該摻雜區域具有至少約1×1019個原子/cm3之摻雜劑濃度。
  106. 如請求項105之方法，其中形成該摻雜區域包括使摻雜劑自該基板擴散。
  107. 如請求項105之方法，其中形成該摻雜區域包括自該基板磊晶生長該半導體層之第一部分。
  108. 如請求項107之方法，其中形成該半導體層進一步包括磊晶生長該半導體層之第二部分，其中該第二部分係未經摻雜或具有低於半導體層之該第一部分之摻雜劑濃度或係大致未經摻雜。
  109. 如請求項68之方法，其進一步包括在形成該含金屬層之後且在分離該半導體層之該至少一部分之前冷卻該含金屬層、該半導體層及該基板。
  110. 如請求項109之方法，其進一步包括在鍍覆該含金屬層、該半導體層之後且在冷卻該含金屬層、該半導體層及該基板之前加熱該含金屬層、該半導體層及該基板。
  111. 如請求項68之方法，其進一步包括在以下期間在該半導體層或該基板或二者內產生弱化區域：冷卻該含金屬層、該半導體層及該基板期間；加熱該含金屬層、該半導體層及該基板期間；或加熱、然後冷卻該含金屬層、該半導體層及該基板期間。
  112. 如請求項68之方法，其中分離該半導體層之該至少一部分包括以對應於該半導體層之該至少一部分之厚度的深度使該半導體層破裂。
  113. 如請求項112之方法，其中分離該半導體層之該至少一部分係在不使用機械分離工具之情況下實施。
  114. 如請求項68之方法，其中分離該半導體層之該至少一部分包括以對應於該半導體層之該至少一部分之厚度的深度使該半導體層之該至少一部分裂開。
  115. 如請求項68之方法，其中分離該半導體層之該至少一部分係使用楔形件、金屬絲、鋸、雷射、聲學裝置或其任一組合來實施。
  116. 如請求項68之方法，其中：分離該半導體層之該至少一部分包括：在該含金屬層上施加金屬膏；附接處理基板；自該基板中拉出該處理基板，以使該半導體層之該至少一部分及該含金屬層保持附接至該處理基板；及自該處理基板移除該半導體層之該至少一部分及該含金屬層；且該方法進一步包括形成電連接至該半導體層之該至少一部分之電極，以形成獨立式光伏打裝置。
  117. 一種形成電子裝置之方法，其包括：形成直接接觸基板表面之半導體層，其中：在該表面處，該基板具有包含矽之半導體組合物；且該半導體層具有包含矽之半導體組合物且為同質接面部分之至少一部分；在形成該半導體層之後形成異質接面部分；在該異質接面部分上形成含金屬層；且將該同質接面部分、該異質接面部分及該含金屬層與該基板分離。
  118. 如請求項117之方法，其進一步包括形成電連接至該同質接面部分之電極，其中在該同質接面部分與該基板分離之後形成該電極。
  119. 如請求項118之方法，其中形成該電極包含形成對波長在約250 nm至約700 nm範圍內之輻射大致不透明的主要導體。
  120. 如請求項118之方法，其中該主要導體係呈格柵形式。
  121. 如請求項118之方法，其中形成該電極進一步包括在形成該主要導體之前在大致整個該半導體上形成一導電層，其中該導電層對該輻射大致透明。
  122. 如請求項121之方法，其中該導電層包括氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合之層。
  123. 如請求項121之方法，其中該主要導體具有界定開口之圖案，日光可經由該等開口透射至該同質接面部分。
  124. 如請求項117之方法，其中該基板、該半導體層及該異質接面部分具有大致相同之半導體組合物。
  125. 如請求項124之方法，其中該基板之該半導體組合物、該半導體層之該半導體組合物及該半導體材料包含僅一種或多種第14族元素。
  126. 如請求項125之方法，其中該基板之該半導體組合物、該半導體層之該半導體組合物及該半導體材料僅包含矽。
  127. 如請求項117之方法，其中在將該同質接面部分、該異質接面部分及該含金屬層與該基板分離後，彎曲所分離該同質接面部分、該異質接面部分及該含金屬層之組合。
  128. 如請求項127之方法，其中該組合具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。
  129. 如請求項127之方法，其中該組合具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。
  130. 如請求項127之方法，其中該組合具有凹形表面及與該凹形表面相對之凸形表面。
  131. 如請求項130之方法，其中：與該同質接面部分相比，該含金屬層係經設置為更接近該凹形表面；且與該含金屬層相比，該同質接面部分係經設置為更接近該凸形表面。
  132. 如請求項117之方法，其進一步包括彎折或撓曲所分離該同質接面部分、該異質接面部分及該含金屬層之組合。
  133. 如請求項117之方法，其進一步包括使所分離該同質接面部分、該異質接面部分及該含金屬層之組合成形，以形成非平面表面。
  134. 如請求項117之方法，其中該半導體層具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。
  135. 如請求項117之方法，其中該半導體層具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
  136. 如請求項117之方法，其中該含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。
  137. 如請求項117之方法，其中該含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。
  138. 如請求項117之方法，其進一步包括在該半導體層內形成摻雜區域，其中該摻雜區域具有至少約1×1019個原子/cm3之摻雜劑濃度。
  139. 如請求項138之方法，其中形成該摻雜區域包括使摻雜劑自該基板擴散。
  140. 如請求項138之方法，其中形成該摻雜區域包括自該基板磊晶生長該半導體層之第一部分。
  141. 如請求項140之方法，其中形成該半導體層進一步包括磊晶生長該半導體層之第二部分，其中該第二部分係未經摻雜或具有低於半導體層之該第一部分之摻雜劑濃度或係大致未經摻雜。
  142. 如請求項117之方法，其進一步包括在形成該含金屬層之前改變該異質接面部分之拓撲。
  143. 如請求項142之方法，其中改變該拓撲包括濕蝕刻該暴露表面。
  144. 如請求項143之方法，其中使用鹼性溶液、膠體金屬溶液或其任一組合來實施濕蝕刻。
  145. 如請求項142之方法，其中改變該拓撲包括乾蝕刻該暴露表面。
  146. 如請求項145之方法，其中使用反應性離子蝕刻、濺射蝕刻或其任一組合來實施乾蝕刻。
  147. 如請求項142之方法，其中改變該拓撲包括在該暴露表面處以機械方式移除該基板之一部分。
  148. 如請求項147之方法，其中機械移除包括在該暴露表面處在材料中切割溝槽或圖案、磨蝕該暴露表面或其任一組合。
  149. 如請求項117之方法，其中形成該含金屬層包括鍍覆導電膜，該導電膜構成該含金屬層總厚度的100%、或至少99%、或至少95%、或至少90%。
  150. 如請求項149之方法，其中形成該含金屬層進一步包括在鍍覆該導電膜之前形成黏著膜、障壁膜、晶種膜或其任一組合。
  151. 如請求項117之方法，其進一步包括在分離該同質接面部分、該異質接面部分及該含金屬層之前冷卻該基板、該半導體層、該異質接面部分及該含金屬層。
  152. 如請求項117之方法，其進一步包括在形成該含金屬層之後加熱該基板、該半導體層、該異質接面部分及該含金屬層。
  153. 如請求項117之方法，其進一步包括在以下期間在該半導體層或該基板內產生弱化區域：冷卻該基板、該半導體層、該異質接面部分及該含金屬層期間；加熱該基板、該半導體層、該異質接面部分及該含金屬層期間；或加熱、然後冷卻該基板、該半導體層、該異質接面部分及該含金屬層期間。
  154. 如請求項117之方法，其中將該同質接面部分、該異質接面部分及該含金屬層與該基板分離包括以對應於該同質接面部分之厚度的深度使該半導體層破裂。
  155. 如請求項154之方法，其中在不使用機械分離工具之情況下實施分離。
  156. 如請求項117之方法，其中將該同質接面部分、該異質接面部分及該含金屬層與該基板分離包括以對應於該同質接面部分之厚度的深度使該半導體層裂開。
  157. 如請求項156之方法，其中使用楔形件、金屬絲、鋸、雷射、聲學裝置或其任一組合來實施分離。
  158. 如請求項117之方法，其中：將該同質接面部分、該異質接面部分及該含金屬層與該基板分離包括：在該含金屬層上施加金屬膏；附接處理基板；自該基板中拉出該處理基板，以使該同質接面部分、該異質接面部分及該含金屬層保持附接至該處理基板；及自該處理基板移除該同質接面部分、該異質接面部分，且該方法進一步包括形成電連接至該同質接面部分之電極，以形成獨立式光伏打裝置。
  159. 如請求項117之方法，其中形成異質接面部分包括在包含該同質接面部分之該半導體層上形成另一半導體層，其中異質接面係在該等半導體層之間形成。
  160. 如請求項117之方法，其中該同質接面部分與該異質接面部分具有相同半導體材料。
  161. 如請求項160之方法，其中形成該異質接面部分包括沈積非晶形半導體材料、多晶半導體材料或其組合之層，且該同質接面部分係大致單晶。
  162. 如請求項160之方法，其中該同質接面部分與該異質接面部分之半導體組合物包含僅一種或多種第14族元素。
  163. 如請求項160之方法，其中該同質接面部分與該異質接面部分之半導體組合物僅包含矽。
  164. 如請求項160之方法，其中該異質接面部分與該半導體層相比具有更高之能量帶隙。
  165. 如請求項160之方法，其中該異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。
  166. 如請求項160之方法，其中該異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。
  167. 如請求項160之方法，其中形成該異質接面部分包括化學氣相沈積技術或物理氣相沈積技術。
  168. 如請求項167之方法，其中化學氣相沈積包括電漿增強化學氣相沈積、遠程電漿化學氣相沈積、熱絲化學氣相沈積、低壓化學氣相沈積、常壓化學氣相沈積或其任一組合。
  169. 如請求項160之方法，其中形成該異質接面部分包括形成未摻雜半導體層。
  170. 如請求項169之方法，其中形成該異質接面部分進一步包括在該未摻雜半導體層上形成摻雜半導體層，其中該摻雜半導體層之導電型與該同質接面部分內摻雜區域之導電型相反。
  171. 一種形成包括光伏打裝置之電子裝置之方法，其中該方法包括：在點式電連接及包含半導體層之基板上鍍覆含金屬層；及將該半導體層之至少一部分及該含金屬層與該基板分離，其中在分離後，彎曲該半導體層之該至少一部分與該含金屬層之組合。
  172. 如請求項171之方法，其中該組合具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。
  173. 如請求項171之方法，其中該組合具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。
  174. 如請求項171之方法，其中該組合具有凹形表面及與該凹形表面相對之凸形表面。
  175. 如請求項174之方法，其中：與該半導體層之該部分相比，該含金屬層係經設置為更接近該凹形表面；且與該含金屬層相比，該半導體層之該部分係經設置為更接近該凸形表面。
  176. 如請求項171之方法，其進一步包括：將該組合安裝至工件固持件，其中當安裝該組合時，該組合與安裝前相比彎曲較小；及當安裝該組合時，在該組合上形成另一層。
  177. 如請求項176之方法，其中該工件固持件包括包含氟聚合物、氮化矽、碳化矽、陽極化鋁之塗層。
  178. 如請求項176之方法，其中該半導體層具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。
  179. 如請求項176之方法，其中該半導體層具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
  180. 如請求項176之方法，其中形成該另一層包括形成毗鄰該半導體層之電極。
  181. 如請求項180之方法，其中形成該電極包括在該半導體層之該至少一部分上形成主要導體，其中該主要導體對波長在約250 nm至約700 nm範圍內之輻射大致不透明。
  182. 如請求項181之方法，其中該主要導體係呈格柵形式。
  183. 如請求項181之方法，其中形成該電極進一步包括形成對該輻射大致透明之導電層，其中在形成該主要導體之前形成該導電層。
  184. 如請求項183之方法，其中該導電層沿該同質接面部分之表面包括氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。
  185. 一種形成電子裝置之方法，其包括形成包含半導體層及含金屬層之獨立式光伏打裝置，其中該獨立式光伏打裝置能夠撓曲、彎折、成形或其任一組合且在經撓曲、彎折、成形或其任一組合之後保持運作。
  186. 如請求項185之方法，其進一步包括將該獨立式光伏打裝置耦合至該電子裝置之相應表面。
  187. 如請求項186之方法，其中耦合包括將該獨立式光伏打裝置可拆卸地耦合至該電子裝置之該相應表面。
  188. 如請求項186之方法，其中耦合包括將該獨立式光伏打裝置永久耦合至該電子裝置之該相應表面。
  189. 如請求項186之方法，其中耦合包括耦合該獨立式光伏打裝置，以使其直接接觸該電子裝置之該相應表面。
  190. 如請求項186之方法，其中耦合包括耦合該獨立式光伏打裝置，以使另一層設置於該獨立式光伏打裝置與該電子裝置之該相應表面之間。
  191. 如請求項190之方法，其中該另一層包括黏著材料。
  192. 如請求項190之方法，其中該另一層包括包含z軸導體之插入件。
  193. 如請求項186之方法，其中耦合包括將該獨立式光伏打裝置固定或附接至該電子裝置之該相應表面。
  194. 如請求項186之方法，其進一步包括在將該獨立式光伏打裝置耦合至該電子裝置之該相應表面之前或期間使該獨立式光伏打裝置彎折、撓曲或成形。
  195. 如請求項186之方法，其中該電子裝置耦合該獨立式光伏打裝置之該表面係非平面的。
  196. 如請求項195之方法，其中該表面係彎曲的。
  197. 如請求項195之方法，其中該表面係不規則的。
  198. 如請求項195之方法，其中該表面包括拐角或隆脊。
  199. 如請求項186之方法，其進一步包括使該獨立式光伏打裝置成形，以更緊密地匹配該電子裝置之該相應表面。
  200. 如請求項199之方法，其中該獨立式光伏打裝置具有最接近該電子裝置之該相應表面之主表面，其中實施成形以使該獨立式光伏打裝置之大致整個主表面匹配該電子裝置之該相應表面。
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