TW201314739A - 包含半導體層及含金屬層之電子裝置及其形成方法 - Google Patents

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Abstract

本發明係關於一種電子裝置，其可包含較接近該電子裝置第一表面之異質接面部分，其中該第一表面係光接收表面；較接近該電子裝置第二表面之同質接面部分，該第二表面係與該第一表面相對。在一實施例中，該電子裝置可進一步包含至該同質接面部分區域之點式電連接，其中該等點式電連接係彼此間隔開。本發明亦係關於形成電子裝置之方法，其可包含提供第一半導體層與含金屬層之組合，其中該組合經彎曲。在一實施例中，將該組合安裝至工件固持件，其中當安裝該組合時，該組合與安裝前相比彎曲較小。在一特定實施例中，可在將該組合安裝至該工件固持件後在該組合上形成異質接面部分。

Description

包含半導體層及含金屬層之電子裝置及其形成方法
本發明概言之係關於半導體，且更具體而言係關於在已與基板分離之層上製造半導體裝置之方法。
光伏打電池可在晶圓兩側上包含異質接面或可沿該晶圓之一側包含異質接面並沿相對側包含同質接面。對於獨立晶圓，各種接觸系統可與光伏打電池一起使用。
借助實例圖解說明實施例而不受限於附圖。
技術人員應瞭解，該等圖式中元件之圖解說明係為簡單明瞭起見而不必按比例繪製。舉例而言，為有助於更佳地瞭解本發明之實施例，圖式中某些元件之尺寸可能相對於其他元件有所放大。
提供以下說明與圖式之組合以幫助理解本文所揭示之教示內容。以下論述將集中於本教示內容之具體實施方案及實施例。提供此焦點以幫助闡述教示內容且不應理解為限制本教示內容之範疇或適用性。然而，當然可在本申請案中使用其他教示內容。
在詳細說明下文所述實施例之前，定義或闡明一些術語。術語「金屬」及其任一變化形式欲指包含(1)第1族至第12族中或(2)第13族至第15族中之元素、沿由原子序數13(Al)、50(Sn)及83(Bi)所界定之線及該線下方之元素或其任一組合的材料。金屬不含矽或鍺。然而，應注意，金屬矽化物係金屬材料。
術語「半導體組合物」意指具有特定組成半導體元素或化合物且不包含摻雜劑之材料、層或區域。舉例而言，n型摻雜矽層可由磷及矽組成，但半導體組合物僅為矽。其他半導體組合物可包含矽鍺、砷化鎵或諸如此類。
本文所用術語「包括(comprises,comprising)」、「包含(includes,including)」、「具有(has,having)」或其任一其他變化形式意欲涵蓋非排他性包含。舉例而言，包括一系列特徵之方法、物件或設備並不一定僅限於彼等特徵，而可包含其他未明確列出或該方法、物件或設備固有之特徵。此外，除非明確說明相反之情形，否則「或」係指包含性或而非排他性或。舉例而言，條件A或B可滿足以下任一者：A為真(或存在)且B為假(或不存在)、A為假(或不存在)且B為真(或存在)，以及A與B均為真(或存在)。
此外，使用「一(a,an)」來描述本文所述元素或組份。此僅出於方便之目的且用以給出本發明範疇之一般意義。除非此描述明顯指其他情形，否則其應理解為包含一個或至少一個且單數形式亦包含複數形式，反之亦然。舉例而言，當本文描述單一項目時，可使用一個以上項目代替單一項目。同樣，當本文描述一個以上項目時，可用單一項目代替一個以上項目。
對應於元素週期表中各行之族編號使用如CRC Handbook of Chemistry and Physics,第81版(2000-2001)中所見「New Notation」慣例。
除非另有定義，否則本文所用所有技術及科學術語皆具有與熟習本發明所屬技術者通常所瞭解之含義相同的含義。材料、方法及實例僅為說明性且並非意欲為限制性。對於本文中未述及之範圍，諸多關於特定材料及處理行為之細節皆係習用且可見於教科書以及半導體及電子界之其他來源。
電子裝置可包含包含異質接面之光伏打裝置。在特定實施例中，電子裝置包含至電子裝置之同質接面部分區域之點式電連接，其中點式電連接彼此間隔開。特定實施例之電子裝置可包含毗鄰該同質接面部分之異質接面部分，其中該異質接面部分具有光接收表面。點式電連接可幫助減少用於電連接之金屬與所接觸半導體表面間之接觸面積。減少接觸面積可減少光產生之載流子之可能再結合位點且可改良光伏打裝置之功率轉化效率。
在另一特定實施例中，電子裝置可包含半導體層及電連接至該半導體層之含金屬層。半導體層與含金屬層之組合經彎曲。此一電子裝置可為撓性且允許該電子裝置以各種幾何形狀使用。舉例而言，當電子裝置包含光伏打裝置時，可將該光伏打裝置安裝於圓柱體上，且此一圓柱體可部分地經半球形反射器圍繞以允許以不同角度捕獲光，且可允許以更多角度將入射光引導至光伏打裝置。此外，電子裝置可附接至不規則形狀，而不限於平坦表面。另外，電子裝置在失效前可比許多習用光伏打電池承受更多的彎曲及撓曲。
儘管下文說明提供許多細節(包含特定數值及組態)，但在閱讀本說明書後，技術人員將瞭解，本文所述實施例僅為說明性而非限制本發明之範疇。
圖1圖解說明工件100，其包括基板102。基板可為包括第14族元素(矽、鍺或碳)、第14族元素之任一組合(矽鍺、摻雜碳之矽或諸如此類)或第13族至第15族半導體(砷化鎵、氮化鎵、磷化銦、砷化銦鎵或諸如此類)的半導體基板。在實施例中，基板102係大致單晶且可具有至少約50微米或至少約200微米之厚度。儘管厚度無理論上限，但基板102可不大於約5米或不大於約0.1米。如替代實施例中所闡述，鑄錠處理可用於形成大致矩形片材。
基板102可具有至少約1×1014個原子/cm3及不大於約1×1018個原子/cm3 n型或p型摻雜劑之摻雜劑濃度。摻雜區域104可自基板102形成或於其上形成。在實施例中，可藉由將摻雜劑植入或擴散至基板102中來形成摻雜區域。峰摻雜劑濃度為至少約1×1019個原子/cm3。在另一實施例中，可藉由自基板102磊晶生長半導體層來形成摻雜區域104。在另一實施例中，半導體層可在生長時摻雜或可隨後如先前針對摻雜基板102所述進行摻雜。該半導體層可具有至少約1×1019個原子/cm3之峰摻雜劑濃度。
在實施例中，基板102及摻雜區域104可為所形成電子裝置之同質接面部分之一部分。在特定實施例中，基板102與摻雜區域104具有大致相同半導體組合物且二者均大致單晶。摻雜區域104可具有不大於約900 nm、不大於約500 nm或不大於300 nm之深度(若經植入或擴散)或厚度(若經生長)。
若需要或期望，可改變基板102或摻雜區域104之拓撲以幫助減少反射或接面形成。可藉由包含陽極化、微影或非微影(litholess)圖案化、壓印、另一適宜技術或其任一組合之製程來形成變化拓撲。可使用鹼性溶液(KOH、NaOH、N(CH3)4OH或諸如此類)、膠體金屬輔助蝕刻溶液、另一適宜濕蝕刻劑或諸如此類來實施濕蝕刻。另一選擇為，可實施乾蝕刻，例如反應性離子蝕刻、濺射蝕刻或其任一組合。在又一替代實施例中，可使用機械移除技術。該拓撲改變可顯著改良電子裝置(例如光伏打電池)之反射及電流收集能力。
如圖2中所圖解說明，在摻雜層104上形成圖案化絕緣層。在如圖解說明之實施例中，圖案化層包含銲墊層106及硬遮罩層108。銲墊層106及硬遮罩層108可包含氧化物、氮化物或氮氧化物。在特定實施例中，銲墊層106包含自摻雜層104熱生長或沈積於其上之氧化物，且硬遮罩層108包含沈積於銲墊層106上之氮化物。該銲墊層具有在約3 nm至約500 nm範圍內之厚度，且硬遮罩層108具有在約5 nm至約150 nm範圍內之厚度。
抗蝕劑層(未圖解說明)係於硬遮罩層108上形成並經圖案化以包含開口，在該等開口處移除銲墊層106及硬遮罩層108之一部分。蝕刻銲墊層106及硬遮罩層108之各部分以暴露摻雜區域104之各部分。然後移除抗蝕劑層。因此，圖案化絕緣層包含銲墊層106及硬遮罩層108並界定延伸至摻雜區域104之開口。
在替代實施例中，可使用模板遮罩(未圖解說明)來形成圖案化絕緣層。在特定實施例中，可將模板遮罩置於摻雜區域104上，並可將用於圖案化絕緣層之材料沈積至摻雜區域104上，其中該圖案對應於延伸穿過該模板遮罩之開口。
如圖3中所圖解說明，在該圖案化層及摻雜區域104上形成含金屬層302。含金屬層302可包含黏著膜、障壁膜、晶種膜、另一適宜膜或其任一組合。黏著膜可包含難熔金屬(鈦、鉭、鎢或諸如此類)，且障壁膜可包含金屬氮化物(TiN、TaN、WN或諸如此類)或金屬半導體氮化物(TaSiN、WSiN或諸如此類)。晶種膜可包含過渡金屬或過渡金屬合金，且在特定實施例中，晶種膜可包含鈦、鎳、鈀、鎢、銅、銀或金。在其他實施例中，在黏著膜、障壁膜、晶種膜或其任一組合中可使用其他材料。可藉由物理氣相沈積(PVD，例如蒸發或濺射)、化學氣相沈積(CVD)、原子層沈積(ALD)、電化學、另一適宜方法或其任一組合來形成含金屬膜。在另一實施例中，可藉由以下方式將含金屬膜黏合至摻雜區域104：在工件100上形成金屬膜並使該含金屬膜反應以自摻雜區域104之暴露部分形成金屬矽化物。在實施例中，含金屬膜可具有至少約1 nm或至少約10 nm之厚度，且在另一實施例中，含金屬膜206可具有不大於約10微米或不大於約0.1微米之厚度。
將導電膜鍍覆(電鍍、無電鍍覆或其任一組合)於圖案化絕緣層上。與含金屬層302中另一含金屬膜相比，導電膜可具有相對較高之電導率。在特定實施例中，導電膜比另一含金屬膜厚至少約11倍、約50倍或約500倍。
導電膜可包含先前針對其他含金屬膜所述金屬或金屬合金中之任一者。在特定實施例中，導電膜包括錫、鎳、鉻、銅、銀、金或其組合。與其他含金屬膜類似，導電膜可包含單一膜或複數個膜。在特定實施例中，導電膜可基本上由金或鎳組成，且在另一實施例中，導電膜可主要為銅且具有相對較薄之銦-錫合金以幫助在後續黏合操作中改良焊接。可使用材料之其他組合以使導電膜之組成適用於特定應用。在一實施例中，導電膜且相應地含金屬層302可具有至少約1微米或至少約30微米之厚度，且在另一實施例中，顯著更厚之含金屬膜且相應地含金屬層302可具有不大於約2 mm或不大於約100 mm之厚度。
在一實施例中，導電膜可在基板102內位置402處產生應力，如圖4中所圖解說明。如隨後所述，此等應力可幫助分離呈半導體層形式之基板之一部分與基板102之其餘部分。在特定實施例中，藉由涉及基板102溫度變化之退火製程在基板中產生應力。可根據工件100之預期均勻性及缺陷程度控制退火製程。可至少部分地根據工件100之基板102及各層之組成來確定退火溫度。在一實施例中，在至少約25℃或至少約100℃之溫度下實施退火，且在另一實施例中，在不大於約700℃或不大於約500℃之溫度下實施退火。在一實施例中，實施退火至少約1秒或至少約1小時之時間，且在另一實施例中，實施退火不大於約20小時或不大於約6小時之時間。
在另一實施例中，可形成導電膜以便在導電膜形成時納入增強分離之物質。增強分離之物質可幫助分離基板呈半導體層形式之一部分與基板102之其餘部分。在特定實施例中，增強分離之物質係氫。可自電鍍槽(例如酸性溶液)將氫納入導電膜中。
圖4圖解說明在基板中產生應力並將增強分離之物質擴散、輸送或以其他方式自含金屬層302移動至工件100之基板102中之後的工件。在實施例中，增強分離之物質之移動可幫助分離含金屬層302、摻雜區域104及半導體層(其係基板102之一部分)之組合與基板102之其餘部分。在一實施例中，增強分離之物質之移動可藉由如先前所述用於在基板中產生應力之退火製程來達成。
退火溫度及時間可取決於所形成半導體裝置之特定應用。半導體層之厚度可至少部分地取決於基板102之組成及特定電子應用，例如光伏打電池、發光裝置、輻射探測器或諸如此類。在實施例中，半導體層可具有至少約1微米或至少約20微米之厚度，且在另一實施例中，半導體層可具有不大於約100微米或不大於約50微米之厚度。隨著半導體層厚度增加，退火溫度、退火時間或退火溫度與時間之組合可增加，且相反，隨著半導體層厚度減小，退火溫度、退火時間或退火溫度與時間之組合可減小。
應注意，即使含金屬膜可包含障壁膜，該障壁膜有助於減少金屬材料自導電膜進入基板102之可能性。然而，增強分離之物質可擴散或以其他方式遷移至障壁膜中。因此，障壁膜係導電膜內金屬材料之有效障壁而非增強分離之物質之障壁。
在另一實施例中，可使用維持在高於室溫(例如，約20℃)之溫度(例如在約40℃至約95℃範圍內)的鍍覆浴來實施鍍覆。在鍍覆導電膜後，可將工件100冷卻至更接近室溫之溫度。
在鍍覆導電膜期間或之後的任一先前所述實施例中，導電膜皆暴露於可包含冷卻、加熱或加熱後冷卻之組合的溫度變化。如圖4中所圖解說明，此一溫度變化可在基板內位置402處產生弱化區域，此係由於基板內之應力與增強分離之物質之移動的組合所致。在實施例中，位置402可距基板102最接近圖案化絕緣層之表面至少約2微米、至少約11微米、至少約16微米或至少約20微米、且在另一實施例中、位置402可距基板102最接近圖案化絕緣層之表面不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米。
因此，此一溫度變化可幫助分離含金屬層302、摻雜區域104及半導體層502(其係基板102之一部分)之組合與基板102之其餘部分，如圖5中所圖解說明。因此，圖4中位置402代表可發生分離之弱化點，且半導體層502可具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度，且在另一實施例中，半導體層可具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
可在冷卻、加熱或加熱後冷卻之組合或此後期間發生分離。在一實施例中，在不使用機械操作之情況下可藉由剝落來實施分離。在另一實施例中，可使用機械操作來幫助分離。在特定實施例中，可藉由在位置402處或其附近使基板102裂開或破裂來實施分離。可使用楔形件、金屬絲或鋸來幫助機械分離。在另一實施例中，可以機械方式將金屬膏施加至工件上，且可將硬化或處理基板附接至金屬膏並用以幫助分離操作。在特定實施例中，分離可類似於剝離操作。裝置之所分離部分可保持附接至處理基板或可移除。由於含金屬層提供足夠的機械支撐，故局部形成之裝置可為獨立式。如圖5中所圖解說明，半導體層502保持黏合至包含含金屬層302之工件部分。半導體層502、含金屬層302及摻雜區域104(在圖5中未單獨圖解說明)之組合現在厚至足以手動以機械方式進一步處理。
與其他圖式相比，圖5包含工件之展開圖，且此一展開圖圖解說明半導體層502、含金屬層302、摻雜區域104及圖案化絕緣層之組合經彎曲或可經撓曲或彎折以獲得彎曲輪廓。因比例所致，未圖解說明摻雜區域104及圖案化絕緣層。在所圖解說明實施例中，該組合具有凹形表面及與該凹形表面相對之凸形表面。含金屬層302係設置於凹形表面處，且半導體層502係設置於凸形表面處。
曲率可藉由與彎曲相關之每單位橫向尺寸的垂直位移來表徵。如圖5中所圖解說明，尺寸522對應於垂直位移，且尺寸524對應於橫向尺寸。在一實施例中，橫向尺寸與垂直位移之比率為至少約1:1、至少約2:1或至少約4:1，且在另一實施例中，橫向尺寸與垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。在另一實施例中，在不背離如本文所述概念之情況下，該比率可高於或低於所述值。
可將半導體層502、含金屬層302、摻雜區域104及圖案化絕緣層之組合安裝至工件固持件602，如圖6中所圖解說明。工件固持件602可幫助保持半導體層502、含金屬層302、摻雜區域104及圖案化絕緣層之組合在後續處理期間相對平坦或較小彎曲。工件固持件602可具有包含氟聚合物、氮化矽、碳化矽、陽極化鋁或諸如此類之塗層。在一實施例中，工件固持件602可包含磁鐵。含金屬層302可被吸引至磁鐵。在另一實施例中，可使用黏著化合物、雙面黏著帶或諸如此類將半導體層502、含金屬層302、摻雜區域104及圖案化絕緣層之組合黏著至工件固持件602、在又一實施例中，可使用晶片、環形環或諸如此類將半導體層502、含金屬層302、摻雜區域104及圖案化絕緣層之組合固定至工件固持件602。
圖7圖解說明半導體層502、含金屬層302、摻雜區域104及圖案化絕緣層之組合之一部分。在圖7中，所形成電子裝置之同質接面部分包含半導體層502及摻雜區域104，此乃因半導體層502及摻雜區域104包含大致相同半導體組合物及晶體結構。半導體層502及摻雜區域104中之摻雜劑可相同或不同且仍形成同質接面部分。由於摻雜區域之摻雜劑濃度高於半導體層502，故同質接面部分702具有高-低組態。
異質接面部分802係於同質接面部分702上形成，如圖8中所圖解說明。異質接面部分802之能量帶隙高於同質接面部分702。在實施例中，異質接面部分802及同質接面部分702可具有包含僅一種或多種第14族元素之半導體組合物。單晶Ge之能量帶隙為約0.7 eV，單晶Si之能量帶隙為約1.1 eV，且非晶形矽之能量帶隙在約1.7 eV至約2.1 eV範圍內。在特定實施例中，同質接面部分702及異質接面部分802可具有僅包含矽之半導體組合物。在此特定實施例中，同質接面部分702可包含大致單晶矽，且異質接面部分802可包含多晶或非晶形矽。
參照圖8，在半導體層502上形成能量帶隙高於半導體層502之半導體層804。在半導體層502與804之介面處形成異質接面。半導體層804可沈積為固有(未經摻雜)半導體層。此半導體層804因使表面處懸掛Si鍵飽和而可鈍化半導體層502之表面。半導體層804可包含單一膜或具有連續較高能量帶隙之複數個膜。半導體層具有在約2 nm至約10 nm範圍內之厚度。
摻雜區域806係自半導體層804之一部分形成或沈積為單獨摻雜半導體層。摻雜區域806具有至少約1×1019個原子/cm3之摻雜劑濃度。在特定實施例中，摻雜區域806包括重摻雜P型非晶形矽。摻雜區域806具有在約3 nm至約30 nm範圍內之厚度。在一實施例中，未在異質接面部分802中構建半導體層804，且在半導體層502上直接形成摻雜區域806。
可在摻雜區域806上形成電極，如圖9中所圖解說明。電極可包含主要導體904及若需要或期望導電層902。導電層902可沿該電子裝置之光接收側設置且可對波長在約250 nm至約700 nm範圍內之輻射大致透明。導電層902可包含氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。導電層902之厚度可經選擇以確保大量光可透射穿過導電層902。
主要導體904可包含含金屬材料，例如鋁、銅、鎳、金、銀、另一適宜金屬或金屬合金、或其任一組合。與電極902不同，主要導體可對波長在約250 nm至約700 nm範圍內之輻射大致不透明且無需對該輻射大致透明。因此，主要導體904可顯著厚於電極902。主要導體904之厚度可為至少約100 nm。主要導體904可為界定開口之圖案化層，輻射可經由該等開口通過下伏半導體層。主要導體904可具有呈條帶、格柵、曲線形式之圖案或另一適宜圖案。此時，在該方法中，形成大致完成之光伏打電池。
光伏打電池可構建於電子裝置(例如光伏打設備)中。電極可電連接至陽極端子，且含金屬層302可電連接至陰極端子。當電子裝置暴露於日光時，電子裝置可產生電。
在閱讀本說明書後，技術人員應瞭解，在不背離本文所述教示內容之情況下可使用其他實施例。在另一實施例(未圖解說明)中，可未形成摻雜區域104。在形成圖案化絕緣層後，可使用植入或摻雜劑擴散在基板中形成間隔摻雜區域以允許隨後在基板102稍後可變成半導體層502之部分與含金屬層302之間形成歐姆接觸。因此，點式電連接可包含間隔摻雜區域。
在另一實施例中，同質接面部分702及異質接面部分802可包含不同半導體組合物，其中該等半導體組合物中至少一者不含第14族元素。舉例而言，同質接面部分702可包含矽，且異質接面部分802可包含III-V半導體(例如，GaAs、GaN、InP或諸如此類)、II-V半導體(例如，CdSe、ZnTe或諸如此類)。
可使用呈晶圓形式之基板實施先前所述方法並產生大致圓盤形裝置。在另一實施例中，基板可呈鑄錠形式。在特定實施例中，鑄錠可為大致圓柱形且具有約50 mm至約300 mm或甚至更大之直徑。鑄錠之長度可大於直徑且可介於約150 mm至約5米之間。實施如針對圖1至5所述之方法。在鍍覆含金屬層302之導電膜之前，可移除或用相對較窄之絕緣體條帶覆蓋含金屬層302之含金屬膜之一部分(即，條帶寬度顯著小於鑄錠圓周)，以大致防止導電膜完全圍繞鑄錠鍍覆。缺乏圍繞鑄錠完整圓周之鍍覆可產生相對薄弱點，可在該等相對薄弱點處自鑄錠之其餘部分移除半導體層502。在另一實施例中，含金屬層302可沿鑄錠全部長度之一部分刻痕或切割以幫助分離。鑄錠可有益於製造可經成形以具有大致矩形形狀之光伏打裝置。
如本文所述概念之實施例可尤其有益。背面(與光接收表面相對)電連接可呈點式電連接形式。具體而言，點式電連接幫助減少用於電連接之金屬與所接觸半導體表面間之接觸面積。減少接觸面積可減少光產生之載流子之可能再結合位點並改良光伏打裝置之功率轉化效率。此外，點式電連接允許電介質膜將金屬與半導體表面分隔，從而在該裝置中提供半導體層表面鈍化及內部光反射之額外益處。
在將如所述製作之電子裝置納入較大設備(例如光伏打設備)中時，該等裝置可用於允許遠遠更大之撓性。顯然，大多數製作裝備經設計可用於平坦及不彎曲表面。因此，製作成本可低於自彎曲表面形成之類似電子裝置。但即使電子裝置在形成時可能相對平坦，但根據本文所述實施例形成之此一電子裝置可製造可經撓曲、彎折或成形於多個位置中之獨立式電子裝置。因此，可將電子裝置附接或安裝至非平面或不規則表面。舉例而言，可將電子裝置安裝至具有彎曲表面之光伏打設備中。舉例而言，可將該電子裝置安裝至部分地經半球形反射器圍繞之圓筒上。在另一實施例中，電子裝置亦可經成形以覆蓋具有陡峭表面特徵之表面，例如角落、隆脊或諸如此類。此一陡峭表面特徵可以不連續數學函數表示。使電子裝置成形之能力通常大大改良在具有各種不同表面形狀之設備中構建電子裝置之能力。
此外，電子裝置可由彎曲表面製成並沿平坦表面安裝於光伏打設備中。舉例而言，電子裝置可由圓柱形鑄錠製成。當電子裝置與圓柱形鑄錠分離時，可將電子裝置壓平並得到矩形經成形電子裝置。當構建於具有矩形經成形光接收表面之光伏打設備中時，矩形形狀可能係有用的。
可使用現有製作裝備及材料來構建多個所述實施例。因此，不必研發製作裝備之奇特新材料及新設計。
儘管已針對特定實施例闡述益處，但並非所有實施例均需要該等益處。舉例而言，點式電連接不僅需要構建於彎曲之電子裝置中。此外，彎曲或撓性電子裝置無需與點接觸背面電連接。
可能存在許多不同態樣及實施例。下文闡述彼等態樣及實施例中之一些。在閱讀本說明書後，技術人員將瞭解彼等態樣及實施例僅為說明性而非限制本發明之範疇。
在第一態樣中，電子裝置可包含更接近電子裝置第一表面之異質接面部分，其中該第一表面係光接收表面；及更接近電子裝置第二表面之同質接面部分，該第二表面與該第一表面相對。電子裝置可進一步包含對同質接面部分區域之點式電連接，其中該等點式電連接彼此間隔開。
在第一態樣之實施例中，點式電連接包含點接觸。在另一實施例中，點式電連接包含在同質接面部分內之間隔摻雜區域。在再一實施例中，每一點式電連接包含在同質接面部分內之點接觸及相應摻雜區域。在又一實施例中，同質接面部分包含摻雜劑濃度為至少約1×1019個原子/cm3之摻雜區域。在又一實施例中，同質接面部分具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度，且在再一實施例中，同質接面部分具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
在第一態樣之另一實施例中，點式電連接係電連接至同質接面區域之含金屬層之一部分，其中該含金屬層係在點式電連接之間延伸並覆蓋於其上之大致連續層。在特定實施例中，含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。在另一特定實施例中，含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。在再一特定實施例中，含金屬層包含主要膜，該主要膜構成該含金屬層總厚度的100%、至少99%、至少95%、或至少90%。在更特定實施例中，含金屬層進一步包含黏著膜、障壁膜、晶種膜或其任一組合。在又一特定實施例中，電子裝置進一步包含界定開口之圖案化絕緣層，其中點式電連接延伸至該等開口中。
在第一態樣之再一實施例中，電子裝置進一步包含電連接至異質接面部分之電極。在特定實施例中，電極包含電連接至電極之主要導體，其中該主要導體對波長在約250 nm至約700 nm範圍內之輻射大致不透明。在更特定實施例中，主要導體呈格柵形式。在另一更特定實施例中，電極進一步包含對該輻射大致透明之導電層，且該導電層係設置於該主要導體與該異質接面部分之間。在又一甚至更特定實施例中，導電層包含氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。
在第一態樣之又一實施例中，異質接面部分與同質接面部分具有相同半導體組合物。在特定實施例中，異質接面部分係非晶形、多晶或其組合，且同質接面部分係大致單晶。在又一實施例中，異質接面部分之半導體組合物與同質接面部分之半導體組合物包含僅一種或多種第14族元素。在再一實施例中，異質接面部分之半導體組合物及同質接面部分之半導體組合物僅包含矽。在又一實施例中，異質接面部分包含矽，同質接面部分包含鍺，且異質接面部分與同質接面部分之半導體材料相比具有更高之能量帶隙。在另一實施例中，異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。在再一實施例中，異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。
在第一態樣之又一實施例中，異質接面部分包含未摻雜半導體層。在特定實施例中，異質接面部分進一步包含摻雜半導體層，其中該摻雜半導體層之導電型與同質接面部分之導電型相反。在更特定實施例中，同質接面部分包含第一摻雜區域，其具有不大於約1×1018個原子/cm3之摻雜濃度，其中在未摻雜半導體層與第一摻雜區域之接面處形成異質接面；及第二摻雜區域，其與異質接面部分間隔且具有至少約1×1019個原子/cm3之摻雜濃度，其中該第二摻雜區域係點式電連接之一部分或與點式電連接中之至少一者接觸。在另一更特定實施例中，同質接面部分包含n型大致單晶半導體層，摻雜半導體層包含p型半導體層，在n型大致單晶半導體層與未摻雜半導體層之接面處形成異質接面，且未摻雜半導體層係設置於n型大致單晶半導體層與p型半導體層間之唯一層。
在再一實施例中，同質接面部分具有具變化拓撲之表面。在特定實施例中，點式電連接沿具變化拓撲之表面設置。在另一實施例中，電子裝置包含彎曲之光伏打裝置。在特定實施例中，光伏打裝置具有與曲線相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。在另一特定實施例中，光伏打裝置具有與曲線相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。在再一特定實施例中，光伏打裝置具有凹形表面及與該凹形表面相對之凸形表面。在更特定實施例中，與異質接面部分相比，同質接面部分經設置更接近凹形表面；且與同質接面部分相比，異質接面部分經設置更接近凸形表面。
在第二態樣中，形成電子裝置之方法可包含形成一或多個毗鄰包含半導體材料之基板之摻雜區域，形成對基板之點式電連接，及在點式電連接及基板上形成含金屬層。該方法可進一步包含將第一半導體層、點式電連接及含金屬層與基板之其餘部分分離，其中，在剛分離後，第一半導體層之新形成表面與該其餘部分之新形成表面具有大致相同半導體組合物。該方法仍可進一步包含在分離第一半導體層之後形成異質接面部分。
在第二態樣之實施例中，第一半導體層具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。在另一實施例中，第一半導體層具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。在再一實施例中，該方法進一步包含在形成點式電連接之前在基板上形成圖案化絕緣層，其中圖案化絕緣層界定上覆於基板上之開口。在特定實施例中，該方法進一步包含在形成圖案化絕緣層之後且在形成點式電連接之前在基板內形成間隔摻雜區域。在另一特定實施例中，在形成圖案化絕緣層之前形成摻雜區域。在更特定實施例中，摻雜區域具有至少約1×1019個原子/cm3之摻雜劑濃度。在甚至更特定實施例中，形成摻雜區域包含摻雜基板。在再一甚至更特定實施例中，形成摻雜區域包含自基板磊晶生長摻雜半導體層。
在第二態樣之又一實施例中，該方法進一步包含在鍍覆含金屬層之前改變在基板處或毗鄰其之暴露表面之拓撲。在特定實施例中，改變拓撲包含濕蝕刻暴露表面。在更特定實施例中，其中使用鹼性溶液、膠體金屬溶液或其任一組合來實施濕蝕刻。在另一特定實施例中，改變拓撲包含乾蝕刻暴露表面。在更特定實施例中，使用反應性離子蝕刻、濺射蝕刻或其任一組合來實施乾蝕刻。在又一特定實施例中，改變拓撲包含在暴露表面處以機械方式移除基板之一部分。在更特定實施例中，機械移除包含在暴露表面處在材料中切割溝槽或圖案，磨蝕暴露表面或其任一組合。
在第二態樣之另一實施例中，含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。在再一實施例中，含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。在又一實施例中，形成含金屬層包含鍍覆主要膜，該主要膜構成含金屬層總厚度的100%、或至少99%、或至少95%、或至少90%。在特定實施例中，形成含金屬層進一步包含在鍍覆主要膜之前形成黏著膜、障壁膜、晶種膜或其任一組合。
在第二態樣之又一實施例中，該方法進一步包含在鍍覆含金屬層之後且在分離第一半導體層之前冷卻含金屬層及基板。在特定實施例中，該方法進一步包含在鍍覆含金屬層之後且在冷卻含金屬層及基板之前加熱含金屬層及基板。在又一實施例中，該方法進一步包含在冷卻含金屬層及基板、加熱含金屬層及基板、或加熱然後冷卻含金屬層及基板期間在基板內產生弱化區域。在再一實施例中，分離第一半導體層包含以對應於第一半導體層厚度之深度使基板破裂。在特定實施例中，分離第一半導體層係在不使用機械分離工具之情況下實施。在又一實施例中，分離第一半導體層包含以對應於第一半導體層厚度之深度使基板裂開。在再一實施例中，分離第一半導體層係使用楔形件、金屬絲、鋸、雷射、聲學裝置或其任一組合來實施。在又一實施例中，分離第一半導體層包括在含金屬層上施加金屬膏；附接處理基板；自基板中拉出處理基板，以使第一半導體層、點式電連接及含金屬層保持附接至處理基板；及在形成異質接面部分之前自處理基板移除第一半導體層、點式電連接及含金屬層。
在第二態樣之另一實施例中，異質接面部分及第一半導體層具有相同半導體組合物。在特定實施例中，形成異質接面部分包含沈積非晶形半導體材料、多晶半導體材料或其組合之層，且第一半導體層係大致單晶。在再一實施例中，異質接面部分之半導體組合物與第一半導體層之半導體組合物包含僅一種或多種第14族元素。在又一實施例中，異質接面部分之半導體組合物與第一半導體層之半導體組合物僅包含矽。在又一實施例中，異質接面部分之半導體組合物包含矽，第一半導體層包含鍺，且異質接面部分與第一半導體層相比具有較高之能量帶隙。
在第二態樣之另一實施例中，異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。在再一實施例中，異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。在又一實施例中，異質接面部分包含複數個層。在特定實施例中，異質接面部分包含未摻雜半導體層。在更特定實施例中，形成異質接面部分進一步包含在未摻雜半導體層上形成摻雜半導體層，其中該摻雜半導體層之導電型與第一半導體層之導電型相反。在甚至更特定實施例中，同質接面部分包含n型大致單晶半導體層，摻雜半導體層包含p型半導體層，異質接面位於n型大致單晶半導體層與未摻雜半導體層之接面處，且未摻雜半導體層係設置於n型大致單晶半導體層與p型半導體層間之唯一層。
在第二態樣之另一實施例中，形成該異質接面包含化學氣相沈積或物理氣相沈積第二半導體層。在特定實施例中，化學氣相沈積包含電漿增強化學氣相沈積、遠程電漿化學氣相沈積、熱絲化學氣相沈積、低壓化學氣相沈積、常壓化學氣相沈積或其任一組合。在再一實施例中，基板具有不大於約1×1018個原子/cm3之摻雜濃度，一或多個摻雜區域具有至少約1×1019個原子/cm3之摻雜濃度，形成含金屬層係以使含金屬層直接接觸摻雜區域之方式實施，且在分離第一半導體層之後，摻雜區域直接接觸含金屬層。
在又一實施例中，該方法進一步包含形成毗鄰異質接面部分之電極。在特定實施例中，形成電極包含在異質接面上形成主要導體，其中該主要導體對波長在約250 nm至約700 nm範圍內之輻射大致不透明。在更特定實施例中，主要導體呈格柵形式。在另一更特定實施例中，形成電極進一步包含形成對該輻射大致透明之導電層，其中形成主要導體係在形成導電層之後實施。在甚至更特定實施例中，導電層沿異質接面部分之表面包含氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合之層。
在第三態樣中，形成包含光伏打裝置之電子裝置之方法可包含提供第一半導體層與含金屬層之組合，其中該組合經彎曲。該方法可進一步包含將該組合安裝至工件固持件，其中，當安裝該組合時，該組合與安裝前相比彎曲較小；且當安裝該組合時，在該組合上形成另一層。
在第三態樣之實施例中，該組合具有與彎曲相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。在另一實施例中，該組合具有與彎曲相關之橫向尺寸及垂直位移，其中橫向尺寸與垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。在再一實施例中，該組合具有凹形表面及與該凹形表面相對之凸形表面。在特定實施例中，與第一半導體層相比，含金屬層經設置更接近凹形表面；且與含金屬層相比，第一半導體層經設置更接近凸形表面。
在第三態樣之又一實施例中，工件固持件包含塗層，該塗層包含氟聚合物、氮化矽、碳化矽、陽極化鋁。在再一實施例中，第一半導體層具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。在又一實施例中，第一半導體層具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
在第三態樣之另一實施例中，該方法進一步包含將第一半導體層及含金屬層與該基板之其餘部分分離，其中，在剛分離後，第一半導體層之新形成表面與其餘部分之新形成表面具有大致相同半導體組合物。在特定實施例中，該方法進一步包含在基板上形成圖案化絕緣層，其中該圖案化絕緣層界定延伸至該半導體層之第一層之開口，及於毗鄰該圖案化絕緣層中該等開口之位置處形成點式電連接。
在第三態樣之更特定實施例中，該方法進一步包含在形成圖案化絕緣層之後且在分離第一半導體層之前在基板內形成間隔摻雜區域。在另一更特定實施例中，該方法進一步包含沿基板一側形成摻雜區域，其中在形成圖案化絕緣層之前形成該摻雜區域。在甚至更特定實施例中，摻雜區域具有至少約1×1019個原子/cm3之摻雜劑濃度。在又一甚至更特定實施例中，形成摻雜區域包含摻雜基板。在又一甚至更特定實施例中，形成摻雜區域包含自基板磊晶生長摻雜半導體層。
在第三態樣之特定實施例中，分離第一半導體層包含以對應於第一半導體層厚度之深度使基板破裂。在更特定實施例中，分離該第一半導體層係在不使用機械分離工具之情況下實施。在另一特定實施例中，分離第一半導體層包含以對應於第一半導體層厚度之深度使基板裂開。在再一特定實施例中，分離第一半導體層係使用楔形件、金屬絲、鋸、雷射、聲學裝置或其任一組合來實施。在又一特定實施例中，分離第一半導體層包括在含金屬層上施加金屬膏，附接處理基板，自基板中拉出處理基板以使第一半導體層及含金屬層保持附接至處理基板，及在將該組合安裝至工件固持件之前自處理基板移除第一半導體層及含金屬層。
在第三態樣之又一實施例中，該方法進一步包含：改變在基板處或毗鄰其之暴露表面之拓撲，並在改變拓撲之後在基板上形成含金屬層。在特定實施例中，改變拓撲包含濕蝕刻暴露表面。在更特定實施例中，使用鹼性溶液、膠體金屬溶液或其任一組合來實施濕蝕刻。在另一特定實施例中，改變拓撲包含乾蝕刻暴露表面。在更特定實施例中，使用反應性離子蝕刻、濺射蝕刻或其任一組合來實施乾蝕刻。在再一特定實施例中，改變拓撲包含在暴露表面處以機械方式移除基板之一部分。在更特定實施例中，機械移除包含在暴露表面處在材料中切割溝槽或圖案，磨蝕暴露表面或其任一組合。
在第三態樣之另一實施例中，含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。在再一實施例中，含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。在又一實施例中，形成含金屬層包含鍍覆主要膜，該主要膜構成含金屬層總厚度的100%、或至少99%、或至少95%、或至少90%。在特定實施例中，形成含金屬層進一步包含在鍍覆主要膜之前形成黏著膜、障壁膜、晶種膜或其任一組合。在另一特定實施例中，該方法進一步包含在鍍覆主要膜之後且在分離第一半導體層之前冷卻主要膜及基板。在再一特定實施例中，該方法進一步包含在鍍覆主要膜之後且在冷卻主要膜及基板之前加熱主要膜及基板。在又一特定實施例中，該方法進一步包含在冷卻主要膜及基板、加熱主要膜及基板、或加熱然後冷卻主要膜及基板期間在基板內產生弱化區域。
在第三態樣之又一實施例中，形成另一層包含在第一半導體層上形成第二半導體層，其中第一層與第二層間之接面係異質接面。在特定實施例中，第一導體層與第二半導體層具有大致相同半導體材料。在更特定實施例中，形成第二半導體層包含沈積非晶形半導體材料、多晶半導體材料或其組合之層，且第一半導體層係大致單晶。在另一特定實施例中，第二半導體層之半導體組合物及第一半導體層之半導體組合物包含僅一種或多種第14族元素。在再一特定實施例中，第一半導體層及第二半導體層之半導體材料僅包含矽。在又一特定實施例中，第一半導體層包含鍺，第二半導體層包含矽，且異質接面部分與第一半導體層相比具有更高之能量帶隙。
在第三態樣之又一特定實施例中，第二半導體層具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。在再一特定實施例中，第二半導體層具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。在又一特定實施例中，形成第二半導體層包含化學氣相沈積或物理氣相沈積第二半導體層。在更特定實施例中，化學氣相沈積包含電漿增強化學氣相沈積、遠程電漿化學氣相沈積、熱絲化學氣相沈積、低壓化學氣相沈積、常壓化學氣相沈積或其任一組合。
在第三態樣之另一特定實施例中，第二半導體層包含未摻雜半導體膜。在更特定實施例中，形成摻雜半導體層，其中該摻雜半導體層之導電型與第一半導體層之導電型相反。在甚至更特定實施例中，第一半導體層包含n型大致單晶半導體層，摻雜半導體層包含p型半導體層，在n型大致單晶半導體層與第二半導體層之未摻雜半導體部分之接面處形成異質接面，且未摻雜半導體部分係設置於n型大致單晶半導體層與p型半導體層間之唯一半導體材料。
在第三態樣之另一特定實施例中，該方法進一步包含形成毗鄰第二半導體層之電極。在更特定實施例中，形成電極包含在第二半導體層上形成主要導體，其中該主要導體對波長在約250 nm至約700 nm範圍內之輻射大致不透明。在甚至更特定實施例中，主要導體呈格柵形式。在另一甚至更特定實施例中，形成電極進一步包含形成對該輻射大致透明之導電層，其中形成主要導體係在形成導電層之後實施。在又一甚至更特定實施例中，導電層沿異質接面部分之表面包含氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合之層。
應注意，並非需要以上大體說明中所述之全部活動或實例，可不需要特定活動之一部分，且可實施除彼等所述活動以外之一個或多個其他活動。另外，其中所列活動之順序未必係對其實施之順序。
上文已針對特定實施例闡述本發明之益處、其他優點及解決問題之方案。然而，該等益處、優點及解決問題之方案及任何可達成任一益處、優點或解決方案或使之更突出之特徵皆不應視為任何或所有申請專利範圍之關鍵、必需或基本特徵。
本文所述實施例之說明及圖解說明意欲提供對各實施例之結構之大體理解。該等說明及圖解說明並非意欲用作對使用本文所述結構或方法之設備及系統之所有元件及特徵之詳盡及綜合描述。單獨實施例亦可以組合形式提供於單一實施例中，且相反，為簡便起見，在單一實施例上下文中所述之各種特徵亦可單獨地或以任一子組合提供。此外，以範圍形式提及數值時，其包含此範圍內之每一及各個值。僅在閱讀本說明書後，技術人員可瞭解許多其他實施例。可使用其他實施例及自本發明推導出該等其他實施例，使得可在不背離本揭示內容範疇之情況下作出結構替代、邏輯替代或另一改變。因此，將本揭示內容視為說明性而非限制性。
100．．．工件
102．．．基板
104．．．摻雜區域
106．．．銲墊層
108．．．硬遮罩層
302．．．含金屬層
402．．．位置
502．．．半導體層
602．．．工件固持件
702．．．同質接面部分
802．．．異質接面部分
804．．．半導體層
806．．．摻雜區域
902．．．導電層/電極
904．．．主要導體
圖1包含在基板上形成銲墊層及硬遮罩層之後工件之一部分之剖視圖的圖解說明。
圖2包含在圖案化銲墊層及硬遮罩層之後圖1之工件之剖視圖的圖解說明。
圖3包含在形成含金屬層之後圖2之工件之剖視圖的圖解說明。
圖4包含在基板內產生弱化區域之後圖3之工件之剖視圖的圖解說明。
圖5包含在基板之一部分與基板其餘部分分離之後圖4之工件之剖視圖的圖解說明。
圖6包含圖5之工件之剖視圖的圖解說明，其圖解說明與圖5相比倒置之工件。
圖7包含在將基板之該部分安裝至工件固持件上之後圖6之工件之剖視圖的圖解說明。
圖8包含在形成實施例之電子裝置之異質接面部分之後圖7之工件之剖視圖的圖解說明。
圖9包含實施例之大致完成之光伏打電池之剖視圖的圖解說明。
302．．．含金屬層
702．．．同質接面部分
802．．．異質接面部分
804．．．半導體層
806．．．摻雜區域
902．．．導電層/電極
904．．．主要導體

Claims (135)

  1. 一種電子裝置，其包括：較接近該電子裝置第一表面之異質接面部分，其中該第一表面係光接收表面；較接近該電子裝置第二表面之同質接面部分，該第二表面與該第一表面相對；及至該同質接面部分區域之點式電連接，其中該等點式電連接係彼此間隔開。
  2. 如請求項1之電子裝置，其中該等點式電連接包含點接觸。
  3. 如請求項1之電子裝置，其中該等點式電連接包含在該同質接面部分內之間隔摻雜區域。
  4. 如請求項1之電子裝置，其中該等點式電連接中之每一者包含在該同質接面部分內之點接觸及相應摻雜區域。
  5. 如請求項1之電子裝置，其中該同質接面部分包括具有至少約1×1019個原子/cm3之摻雜劑濃度之摻雜區域。
  6. 如請求項1之電子裝置，其中該同質接面部分具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。
  7. 如請求項1之電子裝置，其中該同質接面部分具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
  8. 如請求項1之電子裝置，其中該等點式電連接係電連接至該同質接面區域之含金屬層之一部分，其中該含金屬層係在該等點式電連接之間延伸並上覆於其上之大致連續層。
  9. 如請求項8之電子裝置，其中該含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。
  10. 如請求項8之電子裝置，其中該含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。
  11. 如請求項8之電子裝置，其中該含金屬層包括一主要膜，該主要膜構成該含金屬層總厚度的100%、至少99%、至少95%、或至少90%。
  12. 如請求項11之電子裝置，其中該含金屬層進一步包括黏著膜、障壁膜、晶種膜或其任一組合。
  13. 如請求項8之電子裝置，其進一步包括界定開口之圖案化絕緣層，其中該等點式電連接延伸至該等開口中。
  14. 如請求項1之電子裝置，其進一步包括電連接至該異質接面部分之電極。
  15. 如請求項14之電子裝置，其中該電極包括電連接至該電極之主要導體，其中該主要導體對波長在約250 nm至約700 nm範圍內之輻射大致不透明。
  16. 如請求項15之電子裝置，其中該主要導體係呈格柵形式。
  17. 如請求項15之電子裝置，其中該電極進一步包括對該輻射大致透明之導電層，且該導電層係設置於該主要導體與該異質接面部分之間。
  18. 如請求項17之電子裝置，其中該導電層包括氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合。
  19. 如請求項1之電子裝置，其中該異質接面部分與該同質接面部分具有相同半導體組合物。
  20. 如請求項19之電子裝置，其中該異質接面部分係非晶形、多晶或其組合，且該同質接面部分係大致單晶。
  21. 如請求項1之電子裝置，其中該異質接面部分之半導體組合物及該同質接面部分之半導體組合物包含僅一種或多種第14族元素。
  22. 如請求項1之電子裝置，其中該異質接面部分之半導體組合物及該同質接面部分之半導體組合物僅包含矽。
  23. 如請求項1之電子裝置，其中該異質接面部分包括矽，該同質接面部分包括鍺，且該異質接面部分與該同質接面部分之該半導體材料相比具有更高之能量帶隙。
  24. 如請求項1之電子裝置，其中該異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。
  25. 如請求項1之電子裝置，其中該異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。
  26. 如請求項1之電子裝置，其中該異質接面部分包括未摻雜半導體層。
  27. 如請求項26之電子裝置，其中該異質接面部分進一步包括摻雜半導體層，其中該摻雜半導體層之導電型與該同質接面部分之導電型相反。
  28. 如請求項27之電子裝置，其中該同質接面部分包括：第一摻雜區域，其具有不大於約1×1018個原子/cm3之摻雜濃度，其中在該未摻雜半導體層與該第一摻雜區域之接面處形成異質接面；及第二摻雜區域，其與該異質接面部分間隔開且具有至少約1×1019個原子/cm3之摻雜濃度，其中該第二摻雜區域係該等點式電連接之一部分或與該等點式電連接中之至少一者接觸。
  29. 如請求項27之電子裝置，其中：該同質接面部分包括n型大致單晶半導體層；該摻雜半導體層包括p型半導體層；在該n型大致單晶半導體層與該未摻雜半導體層之接面處形成異質接面；且該未摻雜半導體層係設置於該n型大致單晶半導體層與該p型半導體層間之唯一層。
  30. 如請求項1之電子裝置，其中該同質接面部分具有具變化拓撲之表面。
  31. 如請求項30之電子裝置，其中該等點式電連接係沿具有該變化拓撲之該表面設置。
  32. 如請求項1之電子裝置，其中該電子裝置包括彎曲之光伏打裝置。
  33. 如請求項32之電子裝置，其中該光伏打裝置具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。
  34. 如請求項32之電子裝置，其中該光伏打裝置具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。
  35. 如請求項32之電子裝置，其中該光伏打裝置具有凹形表面及與該凹形表面相對之凸形表面。
  36. 如請求項35之電子裝置，其中：與該異質接面部分相比，該同質接面部分係經設置為更接近該凹形表面；且與該同質接面部分相比，該異質接面部分係經設置為更接近該凸形表面。
  37. 一種形成電子裝置之方法，其包括：形成一或多個毗鄰包含半導體材料之基板之摻雜區域；形成至該基板之點式電連接；在該等點式電連接及該基板上形成含金屬層；將第一半導體層、該等點式電連接及該含金屬層與該基板之其餘部分分離，其中，在剛分離後，第一半導體層之新形成表面與該其餘部分之新形成表面具有大致相同的半導體組合物；及在分離該第一半導體層後形成異質接面部分。
  38. 如請求項37之方法，其中該第一半導體層具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。
  39. 如請求項37之方法，其中該第一半導體層具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
  40. 如請求項37之方法，其進一步包括在形成該等點式電連接之前在該基板上形成圖案化絕緣層，其中該圖案化絕緣層界定上覆於該基板上之開口。
  41. 如請求項40之方法，其進一步包括在形成該圖案化絕緣層之後且在形成該等點式電連接之前在該基板內形成間隔摻雜區域。
  42. 如請求項40之方法，其中在形成該圖案化絕緣層之前形成該摻雜區域。
  43. 如請求項42之方法，其中該摻雜區域具有至少約1×1019個原子/cm3之摻雜劑濃度。
  44. 如請求項43之方法，其中形成該摻雜區域包括摻雜該基板。
  45. 如請求項43之方法，其中形成該摻雜區域包括自該基板磊晶生長摻雜半導體層。
  46. 如請求項37之方法，其進一步包括在鍍覆該含金屬層之前改變在該基板處或毗鄰其之暴露表面之拓撲。
  47. 如請求項46之方法，其中改變該拓撲包括濕蝕刻該暴露表面。
  48. 如請求項47之方法，其中使用鹼性溶液、膠體金屬溶液或其任一組合來實施濕蝕刻。
  49. 如請求項46之方法，其中改變該拓撲包括乾蝕刻該暴露表面。
  50. 如請求項49之方法，其中使用反應性離子蝕刻、濺射蝕刻或其任一組合來實施乾蝕刻。
  51. 如請求項46之方法，其中改變該拓撲包括在該暴露表面處以機械方式移除該基板之一部分。
  52. 如請求項51之方法，其中機械移除包括在該暴露表面處在材料中切割溝槽或圖案、磨蝕該暴露表面或其任一組合。
  53. 如請求項37之方法，其中該含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。
  54. 如請求項37之方法，其中該含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。
  55. 如請求項37之方法，其中形成該含金屬層包括鍍覆主要膜，該主要膜構成該含金屬層總厚度的100%、或至少99%、或至少95%、或至少90%。
  56. 如請求項55之方法，其中形成該含金屬層進一步包括在鍍覆該主要膜之前形成黏著膜、障壁膜、晶種膜或其任一組合。
  57. 如請求項37之方法，其進一步包括在鍍覆該含金屬層之後且在分離該第一半導體層之前冷卻該含金屬層及該基板。
  58. 如請求項57之方法，其進一步包括在鍍覆該含金屬層之後且在冷卻該含金屬層及該基板之前加熱該含金屬層及該基板。
  59. 如請求項37之方法，其進一步包括在冷卻該含金屬層及該基板、加熱該含金屬層及該基板、或加熱然後冷卻該含金屬層及該基板期間在該基板內產生弱化區域。
  60. 如請求項37之方法，其中分離該第一半導體層包括以對應於該第一半導體層厚度之深度使該基板破裂。
  61. 如請求項60之方法，其中分離該第一半導體層係在不使用機械分離工具之情況下實施。
  62. 如請求項37之方法，其中分離該第一半導體層包括以對應於該第一半導體層厚度之深度使該基板裂開。
  63. 如請求項37之方法，其中分離該第一半導體層係使用楔形件、金屬絲、鋸、雷射、聲學裝置或其任一組合來實施。
  64. 如請求項37之方法，其中分離該第一半導體層包括：在該含金屬層上施加金屬膏；附接處理基板；自該基板中拉出該處理基板，以使該第一半導體層、該等點式電連接及該含金屬層保持附接至該處理基板；及在形成該異質接面部分之前自該處理基板移除該第一半導體層、該等點式電連接及該含金屬層。
  65. 如請求項37之方法，其中該異質接面部分與該第一半導體層具有相同半導體組合物。
  66. 如請求項65之方法，其中：形成該異質接面部分包括沈積非晶形半導體材料、多晶半導體材料或其組合之層；且該第一半導體層係大致單晶。
  67. 如請求項37之方法，其中該異質接面部分之半導體組合物與該第一半導體層之半導體組合物包含僅一種或多種第14族元素。
  68. 如請求項37之方法，其中該異質接面部分之半導體組合物與該第一半導體層之該半導體組合物僅包含矽。
  69. 如請求項37之方法，其中該異質接面部分之半導體組合物包括矽，該第一半導體層包括鍺，且該異質接面部分與該第一半導體層相比具有更高之能量帶隙。
  70. 如請求項37之方法，其中該異質接面部分具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。
  71. 如請求項37之方法，其中該異質接面部分具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。
  72. 如請求項37之方法，其中該異質接面部分包括複數個層。
  73. 如請求項72之方法，其中該異質接面部分包括未摻雜半導體層。
  74. 如請求項73之方法，其中形成該異質接面部分進一步包括在該未摻雜半導體層上形成摻雜半導體層，其中該摻雜半導體層之導電型與該第一半導體層之導電型相反。
  75. 如請求項74之方法，其中：該同質接面部分包括n型大致單晶半導體層；該摻雜半導體層包括p型半導體層；異質接面係位於該n型大致單晶半導體層與該未摻雜半導體層之接面處；且該未摻雜半導體層係設置於該n型大致單晶半導體層與該p型半導體層間之唯一層。
  76. 如請求項37之方法，其中形成該異質接面包括化學氣相沈積或物理氣相沈積第二半導體層。
  77. 如請求項76之方法，其中化學氣相沈積包括電漿增強化學氣相沈積、遠程電漿化學氣相沈積、熱絲化學氣相沈積、低壓化學氣相沈積、常壓化學氣相沈積或其任一組合。
  78. 如請求項37之方法，其中：該基板具有不大於約1×1018個原子/cm3之摻雜濃度；該一或多個摻雜區域具有至少約1×1019個原子/cm3之摻雜濃度；形成該含金屬層係以使該含金屬層直接接觸該摻雜區域之方式實施；且在分離該第一半導體層之後，該摻雜區域直接接觸該含金屬層。
  79. 如請求項37之方法，其進一步包括形成毗鄰該異質接面部分之電極。
  80. 如請求項79之方法，其中形成該電極包括在該異質接面部分上形成主要導體，其中該主要導體對波長在約250 nm至約700 nm範圍內之輻射大致不透明。
  81. 如請求項80之方法，其中該主要導體係呈格柵形式。
  82. 如請求項80之方法，其中形成該電極進一步包括形成對該輻射大致透明之導電層，其中形成該主要導體係在形成該導電層之後實施。
  83. 如請求項82之方法，其中該導電層沿該異質接面部分之表面包括氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合之層。
  84. 一種形成包括光伏打裝置之電子裝置之方法，其中該方法包括：提供第一半導體層與含金屬層之組合，其中該組合經彎曲；將該組合安裝至工件固持件，其中當安裝該組合時，該組合與安裝前相比彎曲較小；及當安裝該組合時，在該組合上形成另一層。
  85. 如請求項84之方法，其中該組合具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率為至少約1:1、至少約2:1或至少約4:1。
  86. 如請求項84之方法，其中該組合具有與彎曲相關之橫向尺寸及垂直位移，其中該橫向尺寸與該垂直位移之比率不大於約40:1、不大於約20:1或不大於約10:1。
  87. 如請求項84之方法，其中該組合具有凹形表面及與該凹形表面相對之凸形表面。
  88. 如請求項87之方法，其中：與該第一半導體層相比，該含金屬層係經設置為更接近該凹形表面；且與該含金屬層相比，該第一半導體層係經設置為更接近該凸形表面。
  89. 如請求項84之方法，其中該工件固持件包括包含氟聚合物、氮化矽、碳化矽、陽極化鋁之塗層。
  90. 如請求項84之方法，其中該第一半導體層具有至少約2微米、至少約11微米、至少約16微米或至少約20微米之厚度。
  91. 如請求項84之方法，其中該第一半導體層具有不大於約90微米、不大於約50微米、不大於約40微米或不大於約30微米之厚度。
  92. 如請求項84之方法，其進一步包括將該第一半導體層及該含金屬層與該基板之其餘部分分離，其中，在剛分離後，該第一半導體層之新形成表面與該其餘部分之新形成表面具有大致相同的半導體組合物。
  93. 如請求項92之方法，其進一步包括：在該基板上形成圖案化絕緣層，其中該圖案化絕緣層界定延伸至半導體層之該第一層之開口；及在毗鄰該圖案化絕緣層中該等開口之位置處形成點式電連接。
  94. 如請求項93之方法，其進一步包括在形成該圖案化絕緣層之後且在分離該第一半導體層之前在該基板內形成間隔摻雜區域。
  95. 如請求項93之方法，其進一步包括沿該基板之一側形成摻雜區域，其中在形成該圖案化絕緣層之前形成該摻雜區域。
  96. 如請求項95之方法，其中該摻雜區域具有至少約1×1019個原子/cm3之摻雜劑濃度。
  97. 如請求項96之方法，其中形成該摻雜區域包括摻雜該基板。
  98. 如請求項96之方法，其中形成該摻雜區域包括自該基板磊晶生長摻雜半導體層。
  99. 如請求項92之方法，其中分離該第一半導體層包括以對應於該第一半導體層厚度之深度使該基板破裂。
  100. 如請求項99之方法，其中分離該第一半導體層係在不使用機械分離工具之情況下實施。
  101. 如請求項92之方法，其中分離該第一半導體層包括以對應於該第一半導體層厚度之深度使該基板裂開。
  102. 如請求項92之方法，其中分離該第一半導體層係使用楔形件、金屬絲、鋸、雷射、聲學裝置或其任一組合來實施。
  103. 如請求項92之方法，其中分離該第一半導體層包括：在該含金屬層上施加金屬膏；附接處理基板；自該基板中拉出該處理基板，以使該第一半導體層及該含金屬層保持附接至該處理基板；及在將該組合安裝至工件固持件之前自該處理基板移除該第一半導體層及該含金屬層。
  104. 如請求項84之方法，其進一步包括：改變在該基板處或毗鄰其之暴露表面之拓撲；及在改變該拓撲之後在該基板上形成該含金屬層。
  105. 如請求項104之方法，其中改變該拓撲包括濕蝕刻該暴露表面。
  106. 如請求項105之方法，其中使用鹼性溶液、膠體金屬溶液或其任一組合來實施濕蝕刻。
  107. 如請求項104之方法，其中改變該拓撲包括乾蝕刻該暴露表面。
  108. 如請求項107之方法，其中使用反應性離子蝕刻、濺射蝕刻或其任一組合來實施乾蝕刻。
  109. 如請求項104之方法，其中改變該拓撲包括在該暴露表面處以機械方式移除該基板之一部分。
  110. 如請求項109之方法，其中機械移除包括在該暴露表面處在材料中切割溝槽或圖案、磨蝕該暴露表面或其任一組合。
  111. 如請求項84之方法，其中該含金屬層具有至少約11微米、至少約30微米或至少約50微米之厚度。
  112. 如請求項84之方法，其中該含金屬層具有不大於約2 mm、不大於約1 mm或不大於約200微米之厚度。
  113. 如請求項84之方法，其中形成該含金屬層包括鍍覆主要膜，該主要膜構成該含金屬層總厚度的100%、或至少99%、或至少95%、或至少90%。
  114. 如請求項113之方法，其中形成該含金屬層進一步包括在鍍覆該主要膜之前形成黏著膜、障壁膜、晶種膜或其任一組合。
  115. 如請求項113之方法，其進一步包括在鍍覆該主要膜之後且在分離該第一半導體層之前冷卻該主要膜及該基板。
  116. 如請求項113之方法，其進一步包括在鍍覆該主要膜之後且在冷卻該主要膜及該基板之前加熱該主要膜及該基板。
  117. 如請求項113之方法，其進一步包括在冷卻該主要膜及該基板、加熱該主要膜及該基板、或加熱然後冷卻該主要膜及該基板期間在該基板內產生弱化區域。
  118. 如請求項84之方法，其中形成該另一層包括在該第一半導體層上形成第二半導體層，其中該第一層與該第二層間之接面係異質接面。
  119. 如請求項118之方法，其中該第一半導體層與該第二半導體層具有大致相同之半導體材料。
  120. 如請求項119之方法，其中形成該第二半導體層包括沈積非晶形半導體材料、多晶半導體材料或其組合之層，且該第一半導體層係大致單晶。
  121. 如請求項118之方法，其中該第二半導體層之半導體組合物與該第一半導體層之半導體組合物包含僅一種或多種第14族元素。
  122. 如請求項118之方法，其中該第一半導體層及該第二半導體層之半導體材料僅包含矽。
  123. 如請求項118之方法，其中該第一半導體層包括鍺，該第二半導體層包括矽，且該異質接面部分與該第一半導體層相比具有更高之能量帶隙。
  124. 如請求項118之方法，其中該第二半導體層具有至少約3 nm、至少約5 nm或至少約7 nm之厚度。
  125. 如請求項118之方法，其中該第二半導體層具有不大於約60 nm、不大於約50 nm或不大於約40 nm之厚度。
  126. 如請求項118之方法，其中形成該第二半導體層包括化學氣相沈積或物理氣相沈積該第二半導體層。
  127. 如請求項126之方法，其中化學氣相沈積包括電漿增強化學氣相沈積、遠程電漿化學氣相沈積、熱絲化學氣相沈積、低壓化學氣相沈積、常壓化學氣相沈積或其任一組合。
  128. 如請求項118之方法，其中該第二半導體層包括未摻雜半導體膜。
  129. 如請求項128之方法，其中形成摻雜半導體層，其中該摻雜半導體層之導電型與該第一半導體層之導電型相反。
  130. 如請求項129之方法，其中：該第一半導體層包括n型大致單晶半導體層；該摻雜半導體層包括p型半導體層；在該n型大致單晶半導體層與該第二半導體層之未摻雜半導體部分之接面處形成異質接面；且該未摻雜半導體部分係設置於該n型大致單晶半導體層與該p型半導體層間之唯一半導體材料。
  131. 如請求項118之方法，其進一步包括形成毗鄰該第二半導體層之電極。
  132. 如請求項131之方法，其中形成該電極包括在該第二半導體層上形成主要導體，其中該主要導體對波長在約250 nm至約700 nm範圍內之輻射大致不透明。
  133. 如請求項132之方法，其中該主要導體係呈格柵形式。
  134. 如請求項132之方法，其中形成該電極進一步包括形成對該輻射大致透明之導電層，其中形成該主要導體係在形成該導電層之後實施。
  135. 如請求項134之方法，其中該導電層沿該異質接面部分之表面包括氧化銦錫、氧化鋁錫、氧化鋅、導電聚合物、金、銀、銅、鎳或其任一組合之層。
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