TW201306259A - 半導體元件及其製作方法 - Google Patents

Abstract

本發明較佳實施例是揭露一種半導體元件，包含一基底、一金氧半導體電晶體設於該基底中以及一淺溝隔離設於基底中並設於金氧半導體電晶體周圍。其中該淺溝隔離係由一應力材料所構成。

Description

半導體元件及其製作方法

本發明是關於一種半導體元件，尤指一種具有應力淺溝隔離或應力接觸插塞的半導體元件。

習知的金氧半導體(Metal Oxide Semiconductor,MOS)電晶體通常包含有一基底、一源極區、一汲極區、一通道位於源極區和汲極區之間、以及一閘極位於通道的上方。其中，閘極係包含一閘極介電層位於通道上、一閘極導電層位於閘極介電層上，以及一側壁子位於閘極導電層的側壁。一般而言，MOS電晶體在一固定的電場下，流經通道的驅動電流量會和通道中的載子遷移率成正比。因此，如何在現有的製程設備中，提升載子遷移率以增加MOS電晶體之開關速度已成為目前半導體技術領域中之一大課題。

磊晶成長製程，例如矽鍺源/汲極製程是利用在側壁子形成之後，於鄰接於各側壁子的半導體基底中分別磊晶生成一鍺化矽磊晶層。其係利用鍺化矽層的晶格常數與矽不同的特性，使矽磊晶在矽基底中產生結構上應變而形成應變矽。由於矽鍺層的晶格常數(lattice constant)比矽大，這使得矽的帶結構(band structure)發生改變，而造成載子移動性增加，因此可增加MOS電晶體的開關速度以提高積體電路效能與速度。

除了磊晶層的應用，且隨著半導體製程進入深次微米時代，半導體製程中利用高應力薄膜來提升MOS電晶體的驅動電流(drive current)也逐漸成為一熱門課題。目前利用高應力薄膜來提升金氧半導體電晶體的驅動電流可概分為兩方面：其一係應用在鎳化矽等金屬矽化物形成前的多晶矽應力層(poly stressor)；另一方面則係應用在鎳化矽等金屬矽化物形成後之接觸洞蝕刻停止層(contact etch stop layer,CESL)。

然而現今以磊晶層或高應力薄膜來提升金氧半導體電晶體之通道區域的載子流量已達到一瓶頸，因此如何在現今廣泛所使用的製程之上在額外提生整個半導體元件的效能即為現今一重要課題。

因此本發明是提供一種半導體元件，其主要藉由具有應力的淺溝隔離或接觸插塞來提升MOS電晶體通道區域的載子遷移率。

本發明較佳實施例是揭露一種半導體元件，包含一基底、一金氧半導體電晶體設於該基底中以及一淺溝隔離設於基底中並設於金氧半導體電晶體周圍。其中該淺溝隔離係由一應力材料所構成。

本發明另一實施例是揭露一種半導體元件，其包含一基底；一金氧半導體電晶體設於該基底中；一介電層設於基底上並覆蓋金氧半導體電晶體；以及至少一應力插塞設於該介電層中並設於該金氧半導體電晶體周圍。其中該接觸插塞係由一應力材料所構成。

本發明又一實施例是揭露一種製作半導體元件的方法。首先提供一基底，然後形成一金氧半導體電晶體於該基底中、形成一介電層於基底上並覆蓋金氧半導體電晶體以及形成至少一接觸洞設於該介電層中並設於該金氧半導體電晶體周圍。最後利用一應力材料填滿該接觸洞。

請參照第1圖，第1圖為本發明較佳實施例製作一半導體元件之示意圖。如第1圖所示，首先提供一基底10，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator,SOI)基底等。然後進行一淺溝隔離(shallow trench isolation,STI)製程，例如先利用一道或一道以上的微影暨蝕刻製程於基底中形成一凹槽12分隔或環繞各主動區域，接著形成一應力材料14於基底10表面並填滿凹槽12，然後進行一平坦化製程，例如以化學機械研磨製程去除基底10表面的部分應力材料14，使凹槽12中的應力材料14與基底10表面齊平，而形成一由應力材料14所填滿的淺溝隔離16結構。

依據本發明之較佳實施例，填滿凹槽12的應力材料14可選自由氮化矽、氮化硼、氧化矽、碳化矽以及碳氧化矽所構成的群組，而且填滿淺溝隔離16的應力材料14可為單一材料層，或者是多層相同或不相同的材料層結構，皆應屬本發明之涵蓋範圍。其中氮化矽之應力是介於-3.5 GPa至2.0GPa；而氮化硼之應力則介於-1GPa至-2GPa。由於氮化硼無論在空氣中、真空中或惰性氣體中均呈穩定狀態且是一種導熱性優良的絕緣體，因此本發明較佳採用氮化硼來作為填滿凹槽12的應力材料。

接著進行一金氧半導體電晶體製程，例如先於第1圖中之淺溝隔離16兩側的基底10上形成一閘極結構18。其中閘極結構18可包含一閘極介電層20與一閘極電極22。然後分別形成一偏位側壁子24與主側壁子26於各閘極結構18之側壁，並於偏位側壁子24及主側壁子26兩側的基底10中分別形成相對應導電型之輕摻雜汲極28與源極/汲極30。

隨後可進行一選擇性磊晶成長製程，以於主側壁子26兩側的基底10中形成一磊晶層(圖未示)。其中，磊晶層的材料可依據電晶體的型態而不同。舉例來說，若所製備的電晶體為一NMOS電晶體，則磊晶層較佳包含碳化矽；而若所製備的電晶體為一PMOS電晶體，則磊晶層較佳包含鍺化矽。

然後可進行一矽化金屬製程，例如先形成一由鈷、鈦、鎳、鉑、鈀、鉬或其組合等所構成的金屬層(圖未示)於基底10上並覆蓋源極/汲極30與磊晶層，接著利用至少一次的快速升溫退火(rapid thermal anneal,RTP)製程使金屬層與源極/汲極30及磊晶層反應，以於主側壁26兩側的基底10表面形成一矽化金屬層32。最後再去除未反應的金屬。

隨後可形成一應力層34並覆蓋基底10及閘極結構18表面。應力層34的材料可同樣依據電晶體的型態而有所不同，舉例來說，若所製備的電晶體為一NMOS電晶體，則應力層較佳為一拉伸應力層；而若所製備的電晶體為一PMOS電晶體，則應力層較佳為一壓縮應力層。應力層34亦可作為蝕刻接觸洞時的蝕刻停止層。

接著可形成一層間介電層36於基底10上並覆蓋應力層34，然後於層間介電層36及應力層34中形成複數個接觸洞並填入例如鎢等金屬材料，以形成複數個連接源極/汲極30的接觸插塞38。至此即完成本發明較佳實施例之一半導體元件的製作。

在本實施例中，淺溝隔離兩側的金氧半導體電晶體較佳為同一導電型式的金氧半導體電晶體，例如同為NMOS電晶體或PMOS電晶體，以使填滿淺溝隔離16的應力材料14能同時提供兩側之NMOS電晶體予一拉伸應力，或者是同時提供兩側之PMOS電晶體予一壓縮應力。

請接著參照第2圖及第3圖，第2圖為本發明另一實施例之一半導體元件之上視圖而第3圖則為第2圖沿著切線AA’之剖面示意圖。如圖中所示，先提供一基底60，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator,SOI)基底等。基底60上具有至少一主動區域92，且其周圍係設置有隔離用的淺溝隔離94，而淺溝隔離94亦可為本發明第1圖較佳實施例所揭露之具應力的淺溝隔離結構。

接著於基底60上形成至少一閘極結構68，其中閘極結構68可包含一閘極介電層70與一閘極電極72。然後分別形成一偏位側壁子74與主側壁子76於各閘極結構68之側壁，並於偏位側壁子74及主側壁子76兩側的基底60中形成一輕摻雜汲極78與源極/汲極80。

隨後可進行一選擇性磊晶成長製程，以於主側壁子76兩側的基底60中形成一磊晶層(圖未示)。其中，磊晶層的材料可依據電晶體的型態而不同。舉例來說，若所製備的電晶體為一NMOS電晶體，則磊晶層較佳包含碳化矽；而若所製備的電晶體為一PMOS電晶體，則磊晶層較佳包含鍺化矽。

然後可進行一矽化金屬製程，例如先形成一由鈷、鈦、鎳、鉑、鈀、鉬等所構成的金屬層(圖未示)於基底60上並覆蓋源極/汲極80與磊晶層，接著利用至少一次的快速升溫退火(rapid thermal anneal,RTP)製程使金屬層與源極/汲極80及磊晶層反應，以於主側壁76兩側的基底60表面形成一矽化金屬層82。最後再去除未反應的金屬。

隨後可選擇性形成一應力層84並覆蓋基底60及閘極結構68表面。應力層84的材料可同樣依據電晶體的型態而有所不同，舉例來說，若所製備的電晶體為一NMOS電晶體，則應力層84較佳為一拉伸應力層；而若所製備的電晶體為一PMOS電晶體，則應力層84較佳為一壓縮應力層。應力層34亦可作為蝕刻接觸洞時的蝕刻停止層。

接著形成一層間介電層86於基底60上並覆蓋應力層84，然後進行一次或一次以上的蝕刻製程以於層間介電層86及應力層84中形成複數個接觸洞88。接著將一應力材料填滿接觸洞88，以於接觸洞88中形成複數個具有應力的應力插塞90。需注意的是，有別於一般連接基底中源極/汲極80的接觸插塞，本實施例具有應力之應力插塞90主要設置在整個MOS電晶體的周圍且不電連接源極/汲極80，其主要用途是對整個MOS電晶體的通道區域施加所需的應力，而非用來電性連接，因此本發明之應力插塞90的設置位置較佳為平行閘極結構68之延伸方向，亦即平行通道寬度。而且應力插塞90兩側的金氧半導體電晶體較佳為同一導電型式的金氧半導體電晶體，例如同為NMOS電晶體或PMOS電晶體，以使應力插塞90能同時提供兩側之NMOS電晶體予一拉伸應力，或者是同時提供兩側之PMOS電晶體予一壓縮應力。

依據本發明之較佳實施例，填滿接觸洞88的應力材料可選自由氮化矽、氮化硼、氧化矽、碳化矽以及碳氧化矽所構成的群組。其中氮化矽的應力是介於-3.5 GPa至2.0GPa；而氮化硼的應力則介於-1GPa至-2GPa。由於氮化硼無論在空氣中、真空中或惰性氣體中均呈穩定狀態且是一種導熱性優良的絕緣體，因此本發明較佳採用氮化硼來作為填滿接觸洞88的應力材料。至此即完成本發明較佳實施例之一半導體元件的製作。

然後再進行一次或一次以上的蝕刻製程以於層間介電層86及應力層84中形成複數個接觸洞(未顯示)。接著將一導電材料填滿接觸洞，以於接觸洞中形成複數個具有導電能力的接觸插塞(未顯示)。值得注意的是，該等用來電性連接的接觸插塞，可位於主動區域92內的任意位置，用以電連源極/汲極80，例如設置於閘極結構68與應力插塞90之間，或者是應力插塞90位於閘極結構68與接觸插塞之間，甚或是接觸插塞設置於應力插塞90之中並穿過應力插塞90以電連源極/汲極80。請同時參照第4圖，其為應力插塞與接觸插塞同時並存之上視圖。如圖中所示，本發明可將複數個接觸插塞96設置在應力插塞90與閘極結構68之間，而得到應力插塞90與導電插塞96並存的情形。需注意的是，導電插塞96所配置的位置不侷限於圖中所示，又可選擇設置在主動區域92的任何位置，例如可設在鄰近應力插塞90尾端的位置，此實施例也屬本發明所涵蓋的範圍。

綜上所述，本發明較佳於基底中形成淺溝隔離或於層間介電層中形成接觸洞時填充應力材料，以製作出具有應力的淺溝隔離結構或接觸插塞，如此便可在磊晶層及應力層等應力結構之外更佳提升整個MOS電晶體於通道區的載子遷移率。另外，上述用來形成具有應力的淺溝隔離或接觸插塞的方法均可任意搭配各種不同製程並應用至不同元件，例如記憶體元件或高壓元件等。其次，本發明所揭露的電晶體可包含多晶矽閘極或金屬閘極所構成之電晶體，而金屬閘極又可依據製程需求選自前閘極(gate first)製程、後閘極(gate last)製程、前高介電常數介電層(high-k first)製程以及後高介電常數介電層(high-k last)等製程。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．基底

12．．．凹槽

14．．．應力材料

16．．．淺溝隔離

18．．．閘極結構

20．．．閘極介電層

22．．．閘極電極

24．．．偏位側壁子

26．．．主側壁子

28．．．輕摻雜汲極

30．．．源極/汲極

32．．．矽化金屬層

34．．．應力層

36．．．層間介電層

38．．．接觸插塞

60．．．基底

68．．．閘極結構

70．．．閘極介電層

72．．．閘極電極

74．．．偏位側壁子

76．．．主側壁子

78．．．輕摻雜汲極

80．．．源極/汲極

82．．．矽化金屬層

84．．．應力層

86．．．層間介電層

88．．．接觸洞

90．．．應力插塞

92．．．主動區域

94．．．淺溝隔離

96．．．接觸插塞

第1圖為本發明較佳實施例製作一半導體元件之示意圖。

第2圖為本發明另一實施例之一半導體元件之上示圖。

第3圖為第2圖沿著切線AA’之剖面示意圖。

第4圖為本發明另一實施例應力插塞與接觸插塞同時並存之上視圖。

10．．．基底

12．．．凹槽

14．．．應力材料

16．．．淺溝隔離

18．．．閘極結構

20．．．閘極介電層

22．．．閘極電極

24．．．偏位側壁子

26．．．主側壁子

28．．．輕摻雜汲極

30．．．源極/汲極

32．．．矽化金屬層

34．．．應力層

36．．．層間介電層

38．．．接觸插塞

Claims (23)

1. 一種半導體元件，包含：一基底；一電晶體設於該基底中；以及一淺溝隔離設於該基底中並設於該電晶體周圍，該淺溝隔離係由一應力材料所構成。
2. 如申請專利範圍第1項所述之半導體元件，其中該應力材料係選自由氮化矽、氮化硼、氧化矽、碳化矽以及碳氧化矽所構成的群組。
3. 如申請專利範圍第2項所述之半導體元件，其中該氮化矽之應力是介於-3.5 GPa至2.0GPa。
4. 如申請專利範圍第2項所述之半導體元件，其中該氮化硼之應力是介於-1GPa至-2GPa。
5. 如申請專利範圍第1項所述之半導體元件，其中該電晶體包含：一閘極結構；一側壁子設於該閘極結構之側壁；以及一源極/汲極設於該閘極結構兩側之該基底中。
6. 如申請專利範圍第1項所述之半導體元件，另包含一應力層設於該基底及該閘極結構表面。
7. 如申請專利範圍第5項所述之半導體元件，其中該閘極結構係為一金屬閘極或一多晶矽閘極。
8. 一種半導體元件，包含：一基底；一電晶體設於該基底中；一介電層設於該基底上並覆蓋該電晶體；以及至少一應力插塞設於該介電層中並設於該電晶體周圍，該應力插塞係由一應力材料所構成。
9. 如申請專利範圍第8項所述之半導體元件，其中該應力材料係選自由氮化矽、氮化硼、氧化矽、碳化矽以及碳氧化矽所構成的群組。
10. 如申請專利範圍第9項所述之半導體元件，其中該氮化矽之應力是介於-3.5 GPa至2.0GPa。
11. 如申請專利範圍第9項所述之半導體元件，其中該氮化硼之應力是介於-1GPa至-2GPa。
12. 如申請專利範圍第8項所述之半導體元件，其中該電晶體包含：一閘極結構；一側壁子設於該閘極結構之側壁；以及一源極/汲極設於該閘極結構兩側之該基底中。
13. 如申請專利範圍第12項所述之半導體元件，另包含一應力層設於該基底及該閘極結構表面。
14. 如申請專利範圍第12項所述之半導體元件，其中該閘極結構係為一金屬閘極或一多晶矽閘極。
15. 如申請專利範圍第12項所述之半導體元件，另包含至少一導電插塞設於該基底上並連接該源極/汲極，該應力插塞係環繞該閘極結構，且該導電插塞係設於該閘極結構與該應力插塞之間。
16. 一種製作半導體元件的方法，包含：提供一基底；形成一電晶體設於該基底中；形成一介電層於該基底上並覆蓋該電晶體；以及形成至少一接觸洞設於該介電層中並設於該電晶體周圍；以及利用一應力材料填滿該接觸洞。
17. 如申請專利範圍第16項所述之方法，其中該應力材料係選自由氮化矽、氮化硼、氧化矽、碳化矽以及碳氧化矽所構成的群組。
18. 如申請專利範圍第17項所述之方法，其中該氮化矽之應力是介於-3.5 GPa至2.0GPa。
19. 如申請專利範圍第17項所述之方法，其中該氮化硼之應力是介於-1GPa至-2GPa。
20. 如申請專利範圍第16項所述之方法，其中該金氧半導體電晶體包含：一閘極結構；一側壁子設於該閘極結構之側壁；以及一源極/汲極設於該閘極結構兩側之該基底中。
21. 如申請專利範圍第20項所述之方法，另包含形成一應力層於該基底及該閘極結構表面。
22. 如申請專利範圍第20項所述之方法，其中該閘極結構係為一金屬閘極或一多晶矽閘極。
23. 如申請專利範圍第20項所述之半導體元件，另包含形成至少一導電插塞設於該基底上並連接該源極/汲極，該應力插塞係環繞該閘極結構，且該導電插塞係設於該閘極結構與該應力插塞之間。