TW201248851A - New and improved edge termination configurations for high voltage semiconductor power devices - Google Patents
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Description
201248851 六、發明說明： • 【發明所屬之技術領域】 [0001] 本發明主要是關於半導體功率裝置。更確切的說，本發 明是關於改善半導體功率裝置的終接區的結構和方法， 以便減少終接區所占的面積，同時保持高擊穿電壓。 【先前技術3 [0002] 進一步提高半導體功率裝置在終接區的擊穿電壓的傳統 的製備工藝和裝置結構，仍然存在終接區所占面積較大 等困難。如今製備的半導體功率裝置尺寸越來越小，這 些困難正變得更加嚴峻。普遍調查顯示，對於較小尺寸 的積體電路晶片來說；邊緣終接約占總面積的20%。然而 ，晶片的尺寸越來越小（例如大約縮小了 10倍），為了 保持高擊穿電壓（例如600V左右），邊緣終接所占的百 分比逐漸增大，可能會約占總面積的50%左右。由於端接 區不用於電流傳導，因此它是電晶體的“非有源”區。 即使邊緣端接所占的大面積，致使有用的有源元件區有 些浪費，但是在克服這個難題方面仍然沒有很顯著的解 決方案。 第1A圖和第1B圖所示的剖面圖，表示一個帶有平行面擊 穿電壓的理想PN結，以及一個在垂直功率裝置的邊緣處 未終接的PN結，以解釋說明為何有必要改進邊緣終接。 第1A圖表示帶有平行面雪崩擊穿的理想PN結。這是對於 輕摻雜N-型漂移區特定的摻雜等級和厚度來說，擊穿電 壓可以達到的理論極限值。平行面邊緣終接具有P本體區 103以及輕摻雜的N漂移區107，作為平行面，一直延伸到 重摻雜N-型襯底105的邊緣。這種理想結構中的電勢線將 1011193#單峨紐01 第3頁/共28頁 1013308310-0 201248851 同平行線一樣朝邊緣延伸，因此不會有場擁播效應，不 會對擊穿電壓造成負面影響，從而獲得了最大的擊穿電 壓，例如高達700伏左右。 然而，如第1B圖所示，由於圓柱型結的形成造成場擁擠 ，反向偏置結真實的擊穿電壓在邊緣處急劇降低。如圖 所示，耗盡區的形狀為凸面，致使在結附近發生場擁擠 。由於在P本體區102的邊緣附近，電場的分佈是擁擠的 ，因此這種邊緣終接的柱型擊穿電壓（例如大約230伏左 右），遠低於高壓裝置的要求（例如600伏）。 為了緩解該問題，提出了許多邊緣終接，它們在本行業 < 中得到了廣泛應用。其中一些包括第1C圖所示的浮動保 護環90以及第1D圖所示的電場板92。這些技術通過擴散 表面上的耗盡區，提高了擊穿電壓，從而降低了電場。 然而，這些方法通常要求有很大的製備面積，使裝置的 晶片尺寸也隨之增大。此外，這些技術容易產生來自於 鈍化薄膜和/或封裝成型混料的表面電荷。 因此，仍然需要在功率半導體裝置設計和製備領域中， < 提出製備功率裝置的新型器件結構和製備方法，以便在 維持高擊穿電壓的同時，減小邊緣終接所占的面積，以 解決上述局限和難題。 【發明内容】 [0003] 因此，本發明的一個方面在於，提出了一種新型、改良 的邊緣端接結構，以降低在裝置邊緣終接區中的電場擁 擠效應，從而在實現高擊穿電壓的同時，減小邊緣終接 所占的面積，解決傳統工藝中遇到的問題和困難。 確切地說，本發明的一個方面在於，提出了一種新型、 10111930^单編號 A〇101 # 4 頁 / 共 28 胃 1013308310-0 201248851 改良的邊緣端接結構，這種結構可以有效地將峰值電場 點移到在水準方向上遠離p本體區的區域中，從而使石夕中 的電勢線水準，降低了電場擁擠，並且不需要很大的終 接區，就能顯著提高擊穿電壓。 本發明的另一個方面在於，提出了一種新型、改良的邊 緣端接結構’通過製備一個很寬的氧化物溝槽，帶有掩 埋的場板’沿氧化物溝槽頂部橫向延伸，延伸到p本體區 附近，使峰值電场运離P本體區，從而在減小邊緣終接所 需面積的同時’降低了場擁擠效應，提高了擊穿電廢。 本發明的一個較佳實施例主要提出了一種設置在半導體 襯底中的半導體功率裝置具有一個有源元件區以及一 個邊緣终接區，其中邊緣終接區包括一個用場擁擠衰減 填充物（Field-crowding reduction filler)填充 的很寬的溝槽’以及一個掩埋場板，這個掩埋場板掩埋 在半導體襯底頂面下方’並且在填充溝槽的頂部橫向延 伸，以便使峰值電場點在水準方向上遠離有源組件區。 在一個典型實施例中，場擁擠衰減填充物是由填充在寬 溝槽中的氧化矽構成的。 本發明提供一種設置在半導體襯底中，並且具有一個有 源元件區和一個邊緣終接區的半導體裝置，其中： 邊緣終接區包括一個用場擁擠衰減填充物填充的寬溝槽 在有源元件區和邊緣終接區之間的柱型結附近；以及 一個掩埋場板’在邊緣終接區中的半導體襯底的頂面下 方’在寬溝槽中遠離有源組件區橫向延伸，使峰值電場 横向遠離有源組件區。 1〇11193〇_單蝙逯 上述的半導體功率裝置’場擁擠衰減填充物是由填充在 A0101 第5頁/共28頁 1013308310-0 201248851 寬溝槽中的氧化矽構成的。 上述的半導體功率裝置，邊緣終接區的寬度在ίο微米至 60微米之間，所述的寬溝槽的寬度在5微米至50微米之間 〇 上述的半導體功率裝置，掩埋場板在半導體襯底的頂面 下方，深度範圍在1. 5微米至5微米之間。 上述的半導體功率裝置，掩埋場板在半導體襯底的頂面 下方*並且在柱型結的本體區底面上的耗盡區上方。 上述的半導體功率裝置，掩埋場板在半導體襯底的頂面 下方，並且在柱型結的本體區底面上的耗盡區下方。 上述的半導體功率裝置，場擁擠衰減填充物是由填充在 寬溝槽中電絕緣的電介質材料構成的。 上述的半導體功率裝置，掩埋場板在邊緣終接區中的半 導體襯底的頂面下方，並且在寬溝槽的頂部橫向延伸， 從柱型結（以沿著遠離柱型結的方向）延伸到5微米至30 微米的橫向距離處。 上述的半導體功率裝置，邊緣終接區中的寬溝槽設置在 有源組件區外邊緣附近的本體區附近，掩埋場板還具有 一個頂部，覆蓋著本體區的一部分頂面，以及一個垂直 部分，沿寬溝槽的内侧壁垂直向下延伸，以便連接到掩 埋在寬溝槽中的掩埋場板。 上述的半導體功率裝置，還包括一個薄絕緣層，設置在 本體區和掩埋場板的垂直部分之間，掩埋場板沿寬溝槽 的内側壁設置。 上述的半導體功率裝置，還包括金屬氧化物半導體場效 應電晶體（MOSFET)裝置。 1011193〇f單編號舰01 第6頁/共28頁 1013308310-0 201248851 上述的半導體功率裝置’還包括絕緣栅電晶體（IGBT) 裝置。 本發明提供一種用於在帶有有源元件區和邊緣終接區的 半導體襯底中製備半導體功率裝置的方法，包括以下步 驟： 在邊緣終接區中打開寬溝槽，並用場擁擠衰減填充物填 充寬溝槽，然後向下刻蝕場擁擠衰減填充物，到所述的 寬溝槽的頂面下方；並且 所述的寬溝槽的侧壁製備一個掩埋的場板並且覆蓋 所述的場擁擠衰減填充物的頂面，然後用場擁擠衰減填 充物填充寬溝槽，從而將掩埋場板掩埋在溝槽頂面下方 的寬溝槽中。 上述的方法，用場擁擠衰減填充物填充寬溝槽的步驟包 括用氧化矽填充寬溝槽。 上述的方法，在邊緣終接區中打開寬溝槽的步驟，包括 在寬度從10微米至60微米的邊緣終接區中，打開寬度從5 微米至50微米的寬溝槽。 上述的方法，向下刻蝕場擁擠衰減填充物到所述的寬溝 槽的頂面下方，還包括刻蝕場擁擠衰減填充物，到寬溝 槽頂面以下的1. 5微米至5微米的深度。 上述的方法，在邊緣終接區中打開寬溝槽的方法，還包 括在邊緣終接區中打開多個窄溝槽，然後氧化窄溝槽之 間的半導體襯底’作為場擁擠衰減填充物，隨後通過設 置％擁撥农減填充物，填充窄溝槽。 上述的方法’掩埋場板掩埋在半導鱧襯底的頂面下方， 以及柱型結的P-本體區的底面上的耗盡 區上方，向下刻 1013308310- 201248851 蝕場擁擠衰減填充物到所述的寬溝槽頂面下方的步驟包 括向下刻蝕場擁擠衰減填充物，到柱型結的本體區的底 面的耗盡區上方的深度。 上述的方法，掩埋場板在半導體襯底的頂面下方，以及 柱型結的p-本體區的底面上的耗盡區下方，向下刻蝕場 擁擠衰減填充物到所述的寬溝槽頂面下方的步驟，包括 向下刻蝕場擁擠衰減填充物，到柱型結的本體區的底面 的耗盡區下方的深度。 上述的方法，在邊緣終接區中打開寬溝槽，還包括在設 置在有源組件區的外邊緣附近的本體區附近，打開寬溝 槽，通過形成掩埋的場板，頂部覆蓋著本體區的一部分 頂面，垂直部分沿寬溝槽的側壁垂直向下延伸，以便連 接到寬溝槽中掩埋的掩埋場板。 上述的方法，形成掩埋場板以及掩埋場板具有的頂部、 垂直部分的步驟包括： 向下刻蝕場擁擠衰減填充物以清除寬溝槽頂部的場擁擠 衰減填充物之後，沉積一金屬層，該金屬層至少覆蓋在 本體區的一部分頂面上；以及 該金屬層的一部分同時還填充在寬溝槽的頂部之中，其 中金屬層填充在寬溝槽中的部分靠近本體區並且其寬度 優選小於寬溝槽的寬度（雖然金屬層填充在寬溝槽中的 部分也可以將寬溝槽的頂部完全填充滿）； 然後回刻金屬層，以便形成覆蓋在本體區的一部分頂面 上的頂部，以及形成覆蓋在寬溝槽頂部的鄰近本體區的 侧壁上的垂直部分，和形成位於寬溝槽中餘下的場擁擠 衰減填充物上方的掩埋場板； 1011193〇f單編號應01 第8頁/共28頁 1013308310-0 201248851 之後向寬溝槽頂部再:欠填充場擁健減填充物，從而將 掩埋场板掩埋在溝槽頂面下方的寬溝槽中。 閱讀以下詳細說明並參照附圖之後，本發明的這些和其 他的特點和優勢，對於本領域的技術人員而言將
無疑。 W :實施方式】 [0004]
G 〇 為了克服這種電場擁擠現象，嘗試了-種如第2A圖所示 的深而窄的氧化物溝槽1〇4。在這種方法中，深氧化物溝 β 104形成在p本體區1〇2附近的輕摻雜的N_型漏極漂移 層101中，溝槽104的寬度約為5微米。即便5微米寬的深 氧化物溝槽在理論上足以閉鎖而伏的電壓，但是如第: 圖所示的深氧化物溝槽丨〇4卻並不能有效地將擊穿電壓提 阿到250伏至300伏的範圍上。深氧化物溝槽104無效的 原因在於，氧化物溝槽的寬度並不足以展平電勢線，而 疋使電勢線從矽到氧化物溝槽彎曲9〇度，峰值電場點位 於矽區域，而不在氧化物區。電勢線的彎曲使柱型結附 近的矽邊緣處發生場擁擠，從而降低了擊穿電壓。 =2B圖和第2C圖表示試圖提高擊穿電壓的另外兩種邊緣 終接結構。在第2B圖中，、深氧化物溝槽1〇6的寬度約為μ 微米’可獲得5GG伏左右的擊穿電壓。除了第2B圖以外， 如第2C圖所示，大約2〇微米寬的場板1〇8位於半導體概底 2頂面上，在氧化物溝槽内，p本體區1Q2附近從而獲 侍=為586V的更高的擊穿電壓。製備寬氧化物溝槽和場 是為了將峰值電場點移至氧化物内，以降低場擁擠。 頁/共28頁 ^错寬氧化物溝槽和場板，電勢線進—步沿水準方向延 __f單峨’並且在碎中變為水準，從而降低了場擁擠效應 $ Λ 一 1013308310-0 201248851 而，儘管通過如第2B圖和第2C圖所示的改進，但是擊穿 電壓並沒有留出足夠的設計空間，以便減小終接區所占 的面積，為高壓裝置提供充足的擊穿電壓（例如6〇〇伏以 上的擊穿）。 第3A圖所示的剖面圖用於表示本發明的實施例，在減小 所需的終接面積的同時提高擊穿電壓。器件位於輕摻雜 N-型外延層11〇上，輕摻雜卜型外延層11〇位於重摻雜N— 型半導體襯底105上，p本體區η 5形成在有源組件區的外 邊緣附近的終接區12〇的内邊緣上（圖中沒有表示出）。
為了提高擊穿電壓，寬度在20至30微米之間的寬氧化物 溝槽140形成在P本體區U5附近β
Q 此外，掩埋的場板150形成在氧化物溝槽14〇的頂面附近 ’並且鄰近Ρ本體區115，其在減巾具有掩埋至接近位 於外延層110中的本體區115的底部附近的掩埋深度。帶 有掩埋的橫向延伸物152的掩埋場板15叫低了表面電荷 ，從而有效地將峰值電場移至氧化物中，使電勢線在石夕 中變為平直。因此，大幅提高了擊穿電壓，例如625伏左 右’可以滿足高Μ裝置的擊穿電壓要求，同時邊緣終接 (Edge terminati〇n)所需要的寬度也明顯減小，例 如40至60«。所以，與傳統裝置中所需的寬度相比， 如第3A圖所示的改良型邊緣終接僅需要傳統寬度的1/4至 1/10左右（約為200微米），就能提供非常大的擊穿電塵 。然而i於這種邊緣终接結構，場板咖的底部152位 於與耗盡區117相同的深度處’這會產生报大的漏電流。 通過場板15G和P本體區115之_薄氧化層ιΐ8，可以降 低這種高漏電流。 10111930^單編號A01〇l 第10頁/共28頁 1013308310-0 201248851 =就::板150的底部152置於耗盡區m的上方 漏電流。第第3A圖所示的邊緣終接結構的高 於耗盡區117上了ie種邊緣終接結構’該結構帶有位 的勞板150的底部152。笫3ΓΒΙ车 種邊緣終接結構，該結構帶有位於耗盡2區^ 板150的底部152 m下方的場 基接頭m形成在場二這種邊緣終接結構中，肖特 邊緣終接料的__ 料延層11G之間。這種 個優勢在於錢備卫藝的靈活性，如 Ο Ο 帛4G圖所示，即無需影響擊穿電 槽就可以形柄比本難115料。 ^ ’提出了一種重摻雜N型襯細 的w崎長在編m有源= 和終接S(Tei—ionregion)4〇3。功率裝置， 如金屬氧化物—半導體場效應電晶體（MOSFET)形成在 襯底的有源區401上。MGSFET包括p_本體區41()，通過在 N_外延層404的頂部植入p-型摻雜物形成；_極區412 ，，通過在P—本體區41㈣頂部植人N-型摻雜物，以及通過 薄電"質層408與N-型外延層4〇4、源極412和p-本體區 41〇電絕緣的柵極區406。 如第4C圖所示，多個窄溝槽414形成在終接區4〇3上，通 過刻一外延層404，終點停止在襯底402的上表面，然 後再氧化溝槽414之間的梦臺面結構416和氧化溝槽414 附近勝外延層404的側壁部分。電介質材料，例如氧化 物，填充在溝槽414中以及襯底上方，然後回刻，在終接 區中的N-外延層404内形成電介質層418，電介質材料以 及電介質層420覆蓋有源區中的柵極4〇6 .如第4E圖所示 10111930产軍编號A〇101 第11頁/共28頁 1013308310-0 201248851 ，電介質層418的頂面與P_本體區41〇的底面大約
水進口 你I ，在下一工藝形成場板之後，Ρ-本體區41〇會產生 漏電流，通過在ρ-本體區和場板之間製備一個薄電介質 層（圖中沒有表示出），可以避免這種現象。最好是電 介質層418的頂面在Ρ-本體區410的底面上方或下方，以 便在下一工藝形成場板之後，避免產生漏電流。 如第4F圖所示，在襯底上方使用一個金屬掩膜（圖中沒 有表示出），沉積金屬430並回刻，形成場板422,如第 4F圖-第4G圖所示。電介質材料424填充在場板422上方 ’如第4G圖所示，以完成裝置的製備。 儘管本發明已經詳細說明了現有的較佳實施例，但應理 解這些說明不應作為本發明的局限《本領域的技術人員 閱讀上述詳細說明後，各種變化和修正無疑將顯而易見 。因此，應認為所附的權利要求書涵蓋本發明的真實意 圖和範圍内的全部變化和修正。 【圖式簡單說明】 [0005] 10111930^^ 第1Α圖所示的剖面圖’表示可以獲得最大擊穿電壓的理 想的平行面結結構。 第1Β圖表示在裝置\邊緣處的未終接ρ_Ν結的剖面圖，在 器件邊緣處構成一個柱型結，造成電場擁擠，並且終接 擊穿電壓大幅降低。 第1 c圖表示利用浮動場環的邊緣終接技術的刮面圖，浮 動場環是由多個在器件表面的ρ型區的島組成的。 第1D圖表示利用電場板的邊緣終接技術的剖面圖，電場 板是由一個或多個連接到源極/保護環的電極組成的，用 於傳導電場。 Α0101 第12頁/共28頁 1013308310-0 201248851 第2A圖所示的剖面圖，表示利用窄而深的氧化物溝槽， 以提高擊穿電壓的邊緣終接技術。 第2B圖所示的剖面圖，表示利用寬而深的氧化物溝槽， 以提高擊穿電壓的邊緣終接技術。 第2C圖所示的剖面圖，表示利用寬而深的氧化物溝槽以 及場板，以提高擊穿電壓的邊緣終接技術。 第3A圖至第3C圖所示的剖面圖，表示可選的改良邊緣終 接結構，該結構帶有寬而深的氧化物溝槽以及掩埋場板 ，可以有效地將峰值電場移至氧化物溝槽中，使終接區 中的電勢線水準，從而大幅提高了擊穿電壓。 第4A圖-第4G圖所示的剖面圖，表示用於製備第3A圖-第3C圖所示類型的邊緣終接的方法。 【主要元件符號說明】 [0006] 90:浮動保護環 92 :電場板 101、 107:輕摻雜的N漂移區（N-) 102、 103、115、410:P 本體區（P+)
D 10 4 :氧化物溝槽 105、402:重摻雜N-型半導體襯底（N + ) 10 6 :氧化物溝槽 108、422:場板 110、404:輕摻雜N -型外延層（N-) 117 :耗盡區 118:薄氧化層 119:肖特基接頭 120、403:終接區（Termination region) 1013308310-0 1{)11193()#單編號A0101 第13頁/共28頁 201248851 14 0 :氧化物溝槽 1 5 0 :掩埋的場板 15 2 :橫向延伸物 401 :有源區 406 :電絕緣的栅極區 408:薄電介質層 412 :N +源極區 414 :窄溝槽 416:矽臺面結構 418、420:電介質層 424:電介質材料 430 :沉澱金屬 A、B:電極 N:源極/保護環
1011193〇f ^ A〇101 第14頁/共28頁 1013308310-0
Claims (1)
- 201248851 七、申請專利範圍： 1 . ~種設置在半導體襯底中，並且具有一個有源元件區和一 個邊緣終接區的半導體裝置，其特徵在於，其中： 邊緣終接區包括一個用場擁擠衰減填充物填充的寬溝槽， 在有源元件區和邊緣終接區之間的柱型結附近；以及 —個掩埋場板，在邊緣終接區中的半導體襯底的頂面下方 在寬溝槽中遠離有源組件區橫向延伸，使峰值電場橫向 遠離有源組件區。 2. 如申請專利範圍第1項所述的半導體功率裝置，其特徵在 0 ^ 於’場擁擠衰減填充物是由填充在寬溝槽中的氧化矽構成 的。 3. 如申請專利範圍第1項所述的半導體功率裝置，其特徵在 於’邊緣終接區的寬度在10微米至60微米之間，所述的 寬溝槽的寬度在5微米至50微米之間。 4. 如申請專利範圍第1項所述的半導體功率裝置，其特徵在 於，掩埋場板在半導體襯底的頂面下方，深度範圍在丨.5 〇 微米至5微求之間。 5 .如申請專利範圍第丨項所述的半導體功率裝置，其特徵在 於，掩埋場板在半導體襯底的頂面下方，並且在柱型結的 本體區底面上的耗盡區上方。 6.如申請專利範圍第1項所述的半導體功率裝置，其特徵在 於，掩埋場板在半導體襯底的頂面下方，並且在柱型結的 本體區底面上的耗盡區下方。 7 _如申料利範圍第1項所述的半導體功率裝置，其特徵在 於0擁擠衣減填充物是由填充在寬溝槽中電絕緣的電介 第15頁/共28頁 1013308310-0 201248851 質材料構成的。 8. 如申請專利範圍第丨項所述的半導體功率裝置，其特徵在 於，掩埋場板在邊緣終接區中的半導體襯底的頂面下方， 並且在寬溝槽的頂部橫向延伸，從柱型結延伸到5微米至 30微米的橫向距離處。 9. 如申請專利範圍第i項所述的半導體功率裝置，其特徵在 於，邊緣終接區中的寬溝槽設置在有源組件區外邊緣附近 的本體區附近，掩埋場板還具有一個頂部’覆蓋著本體區 的一部分頂面，以及一個垂直部分，沿寬溝槽的内側壁垂 直向下延伸，以便連接到掩埋在寬溝槽中的掩埋場板。 〇 10.如申請專利範圍第9項所述的半導體功率裝置，其特徵在 於，還包括一個薄絕緣層，設置在本體區和掩埋場板的垂 直部分之間，掩埋場板沿寬溝槽的内側壁設置。 11 .如申請專利範圍第i項所述的半導體功率裝置，其特徵在 於’還包括金屬氧化物半導體場效應電晶體（mosfet) 裝置。 . . 12 .如申請專利範圍第1項所述的半導體功率裝置，其特徵在 於’還包括絕緣柵電晶體（IGBT)裝置。 ◎ 13 . —種用於在帶有有源元件區和邊緣終接區的半導體襯底中 製備半導體功率裝置的方法，其特徵在於，包括以下步驟 在邊緣終接區中打開寬溝槽，並用場擁擠衰減填充物填充 寬溝槽，然後向下刻蝕場擁擠衰減填充物，到所述的寬溝 槽的頂面下方；並且 沿所述的寬溝槽的側壁製備一個掩埋的場板，並且覆蓋所 述的場擁擠衰減填充物的頂面，然後用場擁擠衰減填充物 1013308310-0 10111930产單編號A〇101 第16頁/共28頁 201248851 填充寬溝槽，從而將掩埋場板掩埋在溝槽頂面下方的寬溝 槽中。 14 .如申請專利範圍第13項所述的方法，其特徵在於，用場擁 擠衰減填充物填充寬溝槽的步驟包括用氧化矽填充寬溝槽 〇 15 .如申請專利範圍第13項所述的方法，其特徵在於，在邊緣 終接區中打開寬溝槽的步驟，包括在寬度從10微米至60 微米的邊緣終接區中，打開寬度從5微米至50微米的寬溝 槽。 16 .如申請專利範圍第13項所述的方法，其特徵在於，向下刻 蝕場擁擠衰減填充物到所述的寬溝槽的頂面下方，還包括 刻蝕場擁擠衰減填充物，到寬溝槽頂面以下的1. 5微米至 5微米的深度。 17 .如申請專利範圍第13項所述的方法，其特徵在於，在邊緣 終接區中打開寬溝槽的方法，還包括在邊緣終接區中打開 多個窄溝槽，然後氧化窄溝槽之間的半導體襯底，作為場 擁擠衰減填充物，隨後通過設置場擁擠衰減填充物，填充 窄溝槽。 18 .如申請專利範圍第13項所述的方法，其特徵在於，掩埋場 板掩埋在半導體襯底的頂面下方，以及柱型結的P-本體區 的底面上的耗盡區上方，向下刻蝕場擁擠衰減填充物到所 述的寬溝槽頂面下方的步驟包括向下刻蝕場擁擠衰減填充 物，到柱型結的本體區的底面的耗盡區上方的深度。 19 .如申請專利範圍第13項所述的方法，其特徵在於，掩埋場 板在半導體襯底的頂面下方，以及柱型結的P-本體區的底 面上的耗盡區下方，向下刻蝕場擁擠衰減填充物到所述的 1013308310-0 第17頁/共28頁 201248851 寬溝槽頂面下方的步驟，包括向下刻蝕場擁擠衰減填充物 ，到柱型結的本體區的底面的耗盡區下方的深度。 20 .如申請專利範圍第13項所述的方法，其特徵在於，在邊緣 終接區中打開寬溝槽，還包括在設置在有源組件區的外邊 緣附近的本體區附近，打開寬溝槽，通過形成掩埋的場板 ，頂部覆蓋著本體區的一部分頂面，垂直部分沿寬溝槽的 側壁垂直向下延伸，以便連接到寬溝槽中掩埋的掩埋場板 〇 21 .如申請專利範圍第20項所述的方法，其特徵在於，形成掩 埋場板以及掩埋場板具有的頂部、垂直部分的步驟包括： 向下刻蝕場擁擠衰減填充物以清除寬溝槽頂部的場擁擠衰 減填充物之後，沉積一金屬層，該金屬層至少覆蓋在本體 區的一部分頂面上；以及 該金屬層的一部分同時還填充在寬溝槽的頂部之中，其中 金屬層填充在寬溝槽中的部分靠近本體區並且其寬度小於 寬溝槽的寬度； 然後回刻金屬層，以便形成覆蓋在本體區的一部分頂面上 的頂部，以及形成覆蓋在寬溝槽頂部的鄰近本體區的側壁 上的垂直部分，和形成位於寬溝槽中餘下的場擁擠衰減填 充物上方的掩埋場板； ， 之後向寬溝槽頂部再次填充場擁擠衰減填充物，從而將掩 埋場板掩埋在溝槽頂面下方的寬溝槽中。 10111930^單編號 A〇101 $ 18 頁 / 共 28 頁 1013308310-0
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