TW201246502A - Chip packages including through-silicon via dice with vertically integrated phased-array antennas and low-frequency and power delivery substrates - Google Patents

Chip packages including through-silicon via dice with vertically integrated phased-array antennas and low-frequency and power delivery substrates Download PDF

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Valluri R Rao
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Description

201246502 六、發明說明： c發明戶斤屬 本發明揭示的具體實施例係有關於封裝射頻積體電路 及構成其之方法。 【先前技術3 發明背景 於本文中所描述的本發明係有關晶片封裴體設計之領 域，並且更特別係有關含有具有垂直集成之相位陣列天線 與低頻和功率遞送基體的通矽孔晶粒之晶片封褒體。 c發明内容3 依據本發明之一具體實施例，係特地提出一種裝置， 其包含：一晶粒，其包括一通矽孔及一射頻積體電路(TSV RFIC die);以及一相位陣列天線(PAA)基體，其與該TSV RFIC垂直集成，其中該pAA基體包括複數天線元件’每一 天線元件係經由複數之TSV耦合至該TSV RFIC。 圖式簡單說明 為了瞭解具體實施例所獲得的方法，藉由參考附加圖 式將提供以上簡單說明的不同具體實施例之一更加洋細的 說明。該等圖式描述具體實施例其#必然地按比例繪製並 且不視為對料設限。將經由使用伴隨的圖式利用附加的 具體性及細節說明及解釋一些具體實施例，其中· 第1圖係為根據-示範具體實施例之一垂直集成之相 位陣列天線射頻積體電路晶片裝置的俯視圖’ 第2圖係為根據-具體實施例安裝在一次要的低成本 3 201246502 封裝體上的一垂直集成之相位陣列天線射頻積體電路晶片 裝置的一正視透視圖； 第3圖係為根據一具體實施例於第2圖中所描述安裝在 一次要的低成本封裝體上的一垂直集成之相位陣列天線射 頻積體電路晶片裝置並沿著橫截面線2 - 2所取的一橫截面 正視圖； 第4圖係為根據一具體實施例於第3圖中所描述安裝在 一次要的低成本封裝體上的一垂直集成之相位陣列天線射 頻積體電路晶片裝置的一詳細橫截面正視圖； 第5a圖係為根據一示範具體實施例安裝在一次要的低 成本封裝體上的一垂直集成之相位陣列天線射頻積體電路 晶片裝置的一橫截面正視圖； 第5b圖係為根據一示範具體實施例安裝在一次要的低 成本封裝體上的一垂直集成之相位陣列天線射頻積體電路 晶片裝置的一橫截面正視圖； 第6圖係為根據一示範具體實施例的一頂部、低損耗相 位陣列天線封裝體基體的一詳細橫截面正視圖； 第7圖係為根據一示範具體實施例安裝在一次要的低 成本封裝體上的一垂直集成之相位陣列天線射頻積體電路 晶片裝置的一橫截面正視圖； 第8圖係為根據一示範具體實施例安裝在一次要的低 成本封裝體上的一垂直集成之相位陣列天線射頻積體電路 晶片裝置的一橫截面正視圖； 第9圖係為根據一示範具體實施例安裝在一次要的低 201246502 成本封《上m钱之相位^iU_頻積體電路 晶片裝置的一橫截面正視圖； 第10圖係為根據-示範具體實施例安裝在一次要的低 成本封裝體上的包括-通魏射頻積體電路(rfic)晶片以 及-通砂孔(T S V)處理器晶片的—垂直集成之相位陣列天 線射頻積體電路晶片裝置的一橫截面正視圖； 第11圖係為根據一示範具體實施例安裝在具有一嵌入 被動元件的一次要的低成本封裝體上的包括一通矽孔射頻 積體電路(RHC)晶片的一相位陣列天線射頻積體電路晶片 裝置的一分解、線框透視圖； 第12圖係為根據一示範具體實施例的一製程及方法流 程圖；以及 第13圖係為根據一示範具體實施例的一電腦系統的一 概略圖。 【實施方式】 詳細說明 所揭不之製程中通矽孔射頻積體電路(TSV RFIC)晶粒 係裝配至相位陣列天線基體。 現將參考該等圖式，其中相同的結構可搭配相同的字 尾參考標不。為了更清楚地顯示不同具體實施例之結構， 於此包括的s亥等圖式係為積體電路結構的概略表示。因 此’该等製造的積體電路結構之實際外觀，例如於顯微照 片中’可顯現為不同的而仍結合所主張的該等圖示的具體 實施例之結構。此外，該等圖式可僅顯示對於瞭解該等圖 5 201246502 示的具體實施例有用的結構。於業界所熟知的附加結構可 不加入以維持該等圖式之清晰性。 第1圖係為根據一示範具體實施例之一相位陣列天線 射頻積體電路晶片裝置1 〇 〇的俯視圖。一相位陣列天線(pA A) 基體110係以簡化形式4X4陣列之平面天線元件m、112、 113、114、115、116、117、118、119、120、121、123、 124、125及126加以描述。該等PAA元件係以4 4 4 4之列方 式部署。於此具體實施例中，八個PA A元件係為接收琴元 件以及8個PAA元件係為傳送器元件。於一具體實施例中， PAA元件之數目係位在自4至64的一範圍中。於一具體實施 例中，PAA元件之數目係為36的一6X6陣列方式，其中18 個PA A元件係為接收器元件以及18個PA A元件係為傳送器 元件。於一具體實施例中，PAA元件之數目係為64的一8X8 陣列方式，其中3 2個P A A元件係為接收器元件以及3 2個PA A 元件係為傳送器元件。於一具體實施例中，該64個元件係 經劃分成複數陣列。例如，組配四個4X4陣列，每個陣列中 二天線元件係經組配用於接收以及二天線元件經組配用於 傳送。於一具體實施例中，一32元件相位陣列天線係劃分 成複數陣列。例如，二4X4陣列係經組配，每一陣列中二天 線元件係經組配用於接收以及二天線元件經組配用於傳 送。 一通矽孔(TSV)晶粒128係以虛線描述位在該PAA基體 110下方，以及該TSV晶粒128係垂直地(Z方向）與該PAA基 體110集成。於一具體實施例中，該TSV晶粒128於半導體 201246502 材料中包括主動與被動電路。例如，該TSV晶粒128係為美 國加州Santa Clara的Intel公司所製造的一處理器之一部 分。於一具體實施例中，該TSV晶粒128包含一系統單晶片 (SoC)128，諸如一雙處理器微電子裝置。於一具體實施例 中，該TSV晶粒128包括一數位處理器及射頻積體電路 (DP-RFIC)混和裝置128。於一具體實施例中，該TSV晶粒 128包括一SoC 128其包括一DP及一圖形(DP-GIC)混合物。 於一具體實施例中，該TSV晶粒128係為一射頻積體電 路(RFIC)TSV晶粒128。可見到的是該TSV RFIC晶粒128具 有一覆蓋區其較該PAA基體11〇之覆蓋區為小，並且該pAA 基體110係為對稱地配置在該TSV rfic晶粒128上方。如圖 所描述，在該PAA基體11〇與該TSV RFIC晶粒128之間可見 一四邊形對稱性。“四邊形對稱性，，可理解為在該裝置丨〇 〇之 X - Y中心處開始’所遇到的—pA A元件可在沿著所取之相同 線在相反方向上移動時藉由遇到一相似的pAA元件而加以 平衡。儘管料平®场树係描料具四邊形對稱性， 但其可以其他組態’諸如以徑向對稱性加以部署^該等平 面天線元件亦可諸如以3_5_5_3之列加以料，其係=並非 為-完全幾何平方的-16元件陣列，儘fl6係為—完全數 值平方。該等平面天線元件亦可以諸如4-6-6-6-6-4之列的方 式加以部署，其係為並非為—完全平方的—取件陣列。 藉由能夠將該TSV咖晶粒m直接地配置在該PAA 基體11〇下方，係為有用地達到其間更為均句的阻抗 '作號 衰減及相位延遲。均勻的阻抗可意指該裝置議操作以^ 201246502 於—已知應用中與位在該PAA基體上的任二天線元件之操 作比較時’可觀察到線阻抗中無顯著的差異性。此外，藉 由能夠將該TSV RFIC晶粒128直接地配置在該PAA基體11〇 下方’可完成一有用的較小裝置其有助於封裝作業之微型 化。 第2圖係為根據一具體實施例安裝在一次要的低成本 封裝體230上（亦視為一板230)的一相位陣列天線射頻積體 電路晶片裝置200的一正視透視圖。於一具體實施例中，該 板230係為一直接晶片附裝(DCA)板23(μ其中使用一次要低 成本封裝體230處’去除RF/毫米波信號容許一較寬的音高 (pitch)以降低在該板230上的低頻信號。如此使其能夠將晶 粒第一層内部連接諸如可控制塌陷晶片連接(C4)凸塊直接 地附裝至該板230。 該裝置200係以部分線框描述為了有助於圖示配置在 一 PAA基體210下方（Z方向）的一 TSV RIFC晶粒228之定 位。一4X4 PAA組態的平面天線係配置位在該paa基體21〇 上，其中一平面天線係以元件符號211標示。 該TSV RFIC晶粒228係經圖示具有16通石夕孔其係為 4，4之群組或其係以元件符號232標示。該16通矽孔232中 的每一者係與諸如該平面天線元件211的一對應的平面天 線元件耦合。於圖2中未顯示的附加通矽孔(TSA)可用以對 該等16信號TSV 232提供正確的電接地參考❶該TSv RFIC 晶粒228係為藉由複數之電性凸塊234以覆晶方式安裝至一 直接晶片附裝（DCA)板23〇 ’其中一凸塊係以元件符號234 8 201246502 標示。該等電性凸塊234係為第一層内部連接凸塊諸如c4 凸塊，其係附裝至一晶粒之主動側。如圖所示，該等電性 凸塊係以一 12X12陣列方式組配，但如有需要可使用其他數 目的凸塊。附加的虛擬凸塊，其中之一係以元件符號236標 示，係部署在該PAA基體210與次要的低成本封裝體230之 間。該等虛擬凸塊236橋接介於該PAA基體21〇與次要的低 成本封裝體230之間該間隙，並對該裝置200與該次要的低 成本封裝體230增加機械及熱應力穩定性。於一具體實施例 中’針對至少該PAA基體210與該TSV RFIC晶粒228經由該 等虛擬凸塊236獲得電接地能力。 第3圖係為根據一具體實施例於第2圖中所描述安裝在 —直接晶片附裝板230上的相位陣列天線射頻積體電路晶 片裝置300並沿著橫截面線3-3所取的一橫截面正視圖。該 裝置300包括該PAA基體210及該TSV RFIC 228。此外，該 次要的低成本封裝體230係藉由背側電性凸塊238耦合至該 pAA基體210。於該TSVRFIC 228中可見複數之TSA，其中 之二者係以元件符號232標示。其他的結構可見於第3圖 中。該TSV RFIC 228係為具有經傳送通過TSV至該相位陣 列天線的RF及厘米波功能的一主動RJ元件處，較低頻率功 能係與該PA A基體210分開並包含在次要的低成本封裝體 230中。此垂直集成系統降低信號擁塞並有助於因該paa基 體210之尺寸而受限制的一小的形狀因素。於一具體實施例 中’該PAA基體210係在60 GHz範圍中作業而次要的低成本 封裝體230在較低的頻率下作業。 201246502 於一具體實施例中，包括該等平面天線元件211、212、 213及214的一60 GHz或厘米波相位陣列或是厘米波係經裝 配至一厘米波(mm-wave)TSV RFIC 228 ’需要一Gb/s資料處 理速率超越一無線連結。於一具體實施例中’該無線連結 係為針對一無線顯示，其源自於針對無壓縮高解析(HD)視 訊的一無線傳輸。 第4圖係為根據一具體實施例於第3圖中所描述安裝在 一直接晶片附裝板上的一相位陣列天線射頻積體電路晶片 裝置的一詳細橫截面正視圖。該裝置400包括該PAA基體 210及該TSV RFIC 228。該裝置400係安裝在次要的低成本 封裝體230上。 該PAA基體210係圖示為出現二平面天線元件212及 213，其係經由一陣列光罩240而露出》於一具體實施例中， 一金屬層242係配置在該PAA基體210中以增強天線頻寬。 介於該TSV RF1C 228與該等天線元件之間的電接觸係經由 至少一跡線244而達成，該跡線係通過背側凸塊238耦合至 該等TSV 232。該等天線元件212及213通過該PAA基體210 之電耦合係藉由感應的或直接耦合方式完成。於一具體實 施例中，該PAA基體210包括一第一介電層252及一第二介 電層254 »於一具體實施例中，該第一介電層252具有一較 該第二介電層254為低的介電常數。 該TSV RFIC 228包括一主動元件層25〇,顯現一主動表 面227。該金屬化係以一頂部黏合墊251顯示。該主動表面 227係與一晶粒背側表面229相對。該金屬化層251亦可視為 10 201246502 石夕後端（silicon backend)251。於一具體實施例中，視針對該 TSV RFIC 228的一特定需要而定，該金屬化層251具複數之 金屬化層諸如金屬-1(M1)至M12。無論如何，該等TSV232 係於該金屬化層251中開始產生並貫穿該TSV RVIC 228至 該背側表面229，為了容許該TSV RFIC 228與該PAA基體 210之該等天線元件連通。該等TSV 232與該等背側凸塊238 電接觸並因而與該等天線元件212及213耦合。 該次要的低成本封裝體23 0係藉由該等電性凸塊23 4耦 合至該TSV RFIC 228以及藉由該等虛擬凸塊236耦合至該 PAA基體210(見第3圖）。於一具體實施例中，該次要的低成 本封裝體230係為一第一層晶片附裝基體以及提供一焊盤 表面231作為一第二層晶片附裝表面。於一具體實施例中， 該焊盤表面231係為一平面閘陣列表面231。於一具體實施 例中，該焊盤表面231係為一引腳閘陣列表面231。 第5 a圖係為根據一示範具體實施例安裝在一直接晶片 附裝板上的一相位陣列天線射頻積體電路晶片裝置5 00的 一橫截面正視圖。該裝置500包括一PAA基體510以及一TSV RFIC 528。該TSV RFIC 528包括一主動表面527及一背側 表面529以及一主動元件層550。此外，一次要的低成本封 裝體530係藉由背側電性凸塊538耦合至該TSV RF1C 528 以及藉由該等虛擬凸塊536耦合至該PAA基體510。於該 TSV RFIC 528中可見複數之TSV，其中二者係以元件符號 532標示。 於第5圖中可見到其他的結構。該PAA基體510係圖示 11 201246502 出現四平面天線元件511、512、513及514其係經由一陣列 光罩540而露出。於一具體實施例中，具有孔口的一金屬層 5 42係配置在該P A A基體510中作為一接地面以增強天線頻 寬。該接地面542係經由位在該PAA基體510中的接地通孔 543耦合至該等虛擬凸塊536。 介於該TSV RFIC 528與該等天線元件之間的電接觸係 經由至少一跡線544而達成，該跡線係通過背側凸塊538麵 合至該等TSV 532。該等天線元件511、512、513及514通過 該PAA基體510之電耦合係藉由感應的耦合方式完成。於一 具體實施例中，該PAA基體510包括一第一介電層552及一 第二介電層554。於一具體實施例中，該第—介電層552具 有一較該第二介電層554為低的介電常數。 該TSV RFIC 528係為具有經傳送至該相位陣列天線元 件的TSV信號的一主動RF元件處，較低頻率功能係與該 PAA基體510分開並包含在次要的低成本封裝體530中。此 集成系統降低信號擁塞並有助於因該PAA基體510之尺f 而受限制的一小的形狀因素。於一具體實施例中，該PA a 基體510係在60 GHz範圍中作業而次要的低成本封裝體53ο 在較低的頻率下作業。 於一具體實施例中，包括該等平面天線元件511、512、 513及514的一60 GHz或厘米波相位陣列係經裝配至一厘米 波(mm-wave)TSV RFIC 528，需要一Gb/s資料處理速率超越 一無線連結。於一具體實施例中，該無線連結係為針對一 無線顯示，其源自於針對無壓縮高解析(HD)視訊的一無線 12 201246502 傳輸。於作業期間’所有在該TSVRFIC 228中產生的RF信 號經引導通過複數之TSV 532並進入該PAA基體510，以致 該等相位陣列天線元件可放射位在自〇至30公尺的一範圍 中，諸如根據一具體實施例自1公分至20公尺，的有用信號。 第5 b圖係為根據一示範具體實施例安裝在一直接晶片 附裝板上的一相位陣列天線射頻積體電路晶片裝置5〇 1的 一橫截面正視圖。該裝置501包括一PAA基體510及一TSV RFIC 528。該TSV RFIC 528已經組配與第5a圖中所描述者 相對，以致該晶粒528之組態係由覆晶528所組成以致該 PAA基體510與該晶片528經由該等C4凸塊534而連通，而該 低頻板530經由該等TSV 532接收其之信號。該TSV RVIC 528包括一主動表面527及一背側表面529以及一主動元件 層550。此外，一次要的低成本封裝體530係藉由背側電性 凸塊538耦合至該TSV RFIC 528以及藉由該等虛擬凸塊536 耦合至該PAA基體510。於該TSV RFIC 528中可見複數之 TSV，其中二者係以元件符號532標示。 於第5b圖中可見到其他的結構。該PAA基體510係圖示 出現四平面天線元件511、512、513及514其係經由一陣列 光罩540而露出。於一具體實施例中，具有孔口的一金屬層 542係配置在該PAA基體510中作為一接地面以增強天線頻 寬。該接地面542係經由位在該PAA基體510中的接地通孔 543耦合至該等虛擬凸塊536。 介於該TSV RHC 528與該等天線元件之間的電接觸係 經由至少一跡線544而達成，該跡線係耦合至該主動表面C4 13 201246502 凸塊534。該等天線元件511、5Π ' 513及514通過該PAA基 體51〇之電耦合係藉由感應的耦合方式完成。於一具體實施 例中，該PAA基體510包括一第一介電層552及一第二介電 層554。於一具體實施例中，該第一介電層552具有一較該 第二介電層554為低的介電常數。 該TSV RFIC 528係為具有經傳送至該相位陣列天線元 件的TSV信號的一主動RF元件處，較低頻率功能係與該 PAA基體510分開並包含在次要的低成本封裝體53〇中。此 集成系統降低信號擁塞並有助於因該PAA基體510之尺寸 而受限制的一小的形狀因素。於一具體實施例中，該PAA 基體510係在60 GHz範圍中作業而次要的低成本封裝體530 在較低的頻率下作業。 於一具體實施例中，包括該等平面天線元件5U、512、 513及514的一60 GHz或厘米波相位陣列係經裝配至一厘米 波(mm-wave)TSV RFIC 528，需要一 Gb/s資料處理速率超越 一無線連結。於一具體實施例中，該無線連結係為針對一 無線顯示’其源自於針對無壓縮高解析(HD)視訊的一無線 傳輸。於作業期間，所有在該TSV RFIC 228中產生的RF信 號經引導通過複數之TSV 532並進入該PAA基體510,以致 該等相位陣列天線元件可放射位在自0至30公尺的一範圍 中，諸如根據一具體實施例自1公分至20公尺，的有用信號。 第6圖係為根據一示範具體實施例的一頂部、低損耗相 位陣列天線600的一詳細橫截面正視圖。該天線600係為一 PAA基體610的一部分。該PAA基體610係圖示出現一平面天 14 201246502 線元件611其係經由厚度可約為2 0微米（μηι)的一陣列光罩 640露出。於一具體實施例中，一金屬層642係配置在該PAA 基體610中以增強天線頻寬。經由至少一跡線644而完成介 於一TSV RFIC與該天線元件611之間的電接觸，該跡線係 經由配置在一 TSV RFIC與該PAA基體610之間的背側凸塊 耦合至TSV。該跡線644係受具有約為20微米厚度的一阻焊 劑641保護。藉由感應性耦合而完成該天線元件611通過該 PAA基體610之電耦合，其中儘管一高介電值材料652諸如 一玻璃材料以及一較低介電值材料層654二者亦可為一玻 璃材料但一射極跡線(emitter trace)645放射電磁波到該天 線元件611上。於一具體實施例中，該第一介電層652具有 約5.5的一介電常數(Er)，耗損因素(tan_delta)約為0.001，以 及約為100微米（μιη)的一厚度，以及該較低介電值材料654 具有自約2.0至2.5的一介電常數(Er)，耗損因素(tan_delta) 約為0.001，以及自約250微米至約400微米的一厚度。 第7圖係為根據一示範具體實施例安裝在一直接晶片 附裝板730上的一相位陣列天線射頻積體電路晶片裝置7〇〇 的一橫截面正視圖。該裝置700使用孔口進料至PAA天線元 件。藉由與該等PAA天線元件感應性耦合，信號行進通過 TSV 732以及通過一PAA基體710。該裝置700包括一PAA基 體710及一TSV RFIC 728。該TSV RFIC 728包括一主動表面 727及一背側表面729以及一主動元件層750。此外，一次要 的低成本封裝體730係藉由背側電性凸塊738耦合至該TSV RFIC 728以及藉由該等虛擬凸塊736耦合至該PAA基體 15 201246502 710。於該TSVRHC 728中可見複數之TSV，其中二者係以 元件符號732標示。 該PAA基體710係圖示出現四平面天線元件711、712、 713及714其係經由一陣列光罩740而露出。平面天線元件之 數目可為於此揭示内容中的任一提出者及任一組態。於一 具體貫施例中，具有孔口的一金屬層742係配置在該pAA基 體710中作為一接地面以增強天線頻寬。該接地面742係經 由位在該PAA基體710中的接地通孔743耦合至該等虛擬凸 塊 736。 介於該TSV RFIC 728與該等天線元件之間的電接觸係 經由至少一跡線744而達成，該跡線係經由背側凸塊738耦 合至該等TSV 732。該等天線元件7U、712、713及714通過 s亥PAA基體710之電耦合係藉由孔口進料之感應的耦合方 式完成。於一具體實施例中，該PAA基體710包括一第一介 電層752及一第二介電層754 »於一具體實施例中，該第一 介電層7係為玻璃並具有一較該亦為玻璃的第二介電層754 為低的介電常數。 該TSV RFIC 728係為具有經傳送至該相位陣列天線元 件的TSV信號的一主動RF元件處，較低頻率功能係與該 PAA基體710分開並包含在次要的低成本封裝體73〇中。此 集成系統降低信號擁塞並有助於因該PAA基體71〇之尺寸 而受限制的一小的形狀因素。於一具體實施例中，該pAA 基體71〇係在60 GHz範圍中作業而次要的低成本封裝體73〇 在較低的頻率下作業。 16 201246502 於一具體實施例中’包括該等平面天線元件7H、712、 713及714的一60 GHz或厘米波相位陣列係經裝配至一厘米 波(mm-wave)TSVRFIC 728’需要一Gb/s資料處理速率超越 一無線連結。於一具體實施例中，該無線連結係為針對一 無線顯示’其源自於針對無壓縮高解析(HD)視訊的一無線 傳輸。於作業期間，所有在該TSV RFIC 728中產生的RF信 號經引導通過複數之TSV 738並進入該PAA基體710，以致 該等相位陣列天線元件可放射位在自〇至3〇公尺的一範圍 中’諸如根據一具體實施例自1公分至20公尺，的有用信號。 第8圖係為根據一示範具體實施例安裝在一直接晶片 附裝板830上的一相位陣列天線射頻積體電路晶片裝置8〇〇 的一橫截面正視圖。該裝置800使用導通孔進料至paa天線 元件。信號藉由導通孔843行進通過TSV 732以及通過一 PAA基體710至PAA天線元件811、812、813及814。該裝置 800包括一？八八基體810及一丁8\^尺卩1〇828。該丁8\^1^1匸 828包括一主動表面827及一背側表面829以及一主動元件 層850。此外’一次要的低成本封裝體830係係藉由背側電 性凸塊838耦合至該TSV RFIC 828以及藉由該等虛擬凸塊 836耦合至該PAA基體810。於該TSV RFIC 828中可見複數 之TSV，其中二者係以元件符號832標示。 該PAA基體810係圖示出現四平面天線元件811、812、 813及814其係經由一陣列光罩840而露出。平面天線元件之 數目可為於此揭示内容中的任一提出者及任一組態。一接 地面844係耦合至該等虛擬凸塊836。 17 201246502 介於該TSV RFIC 828與該等天線元件之間的電接觸係 經由背側凸塊838而達成，該等背側凸塊係與導通孔討3接 觸或與之耦合。於一具體實施例中，該PAA基體810包括一 為玻璃材質的介電層854。 該TSV RFIC 828係為具有經傳送至該相位陣列天線元 件的TSV信號的一主動RF元件處，較低頻率功能係與該 PAA基體810分開並包含在次要的低成本封裝體830中。此 集成系統降低信號擁塞並有助於因該PAA基體810之尺寸 而受限制的一小的形狀因素。於一具體實施例中，該PAA 基體810係在60 GHz範圍中作業而次要的低成本封裝體83〇 在較低的頻率下作業。 於一具體實施例中，包括該等平面天線元件8U、812、 813及814的一60 GHz或厘米波相位陣列係經裝配至一厘米 波(mm-wave)TSV RFIC 828 ’需要一Gb/s資料處理速率超越 一無線連結。於一具體實施例中，該無線連結係為針對一 無線顯示，其源自於針對無壓縮高解析(HD)視訊的一無線 傳輸。於作業期間，所有在該TSV RFIC 828中產生的RF信 號經引導通過複數之TSV 832並進入該PAA基體810,以致 該等相位陣列天線元件可放射位在自0至30公尺的一範圍 中，諸如根據一具體實施例自1公分至20公尺，的有用信號。 第9圖係為根據一示範具體實施例安裝在一直接晶片 附裝板上的一相位陣列天線射頻積體電路晶片裝置9 00的 一橫截面正視圖。該裝置900使用導通孔943進料至PAA天 線元件以及一 TSV RFIC 928係内嵌在一無凸塊式增層 18 201246502 (BBUL)結構990中。藉由該等導通孔943信號行進通過TSV 932以及通過一PAA基體910至PAA天線元件911、912、913 及914。與該等TSV 932接觸的該等導通孔943可視為背側接 點通孔943。 於一具體實施例中，信號係經孔徑輸送諸如針對該 PAA基體510及710所圖示，但該PAA基體係經裝配至一 BBUL結構990或是與一BBUL結構990 —體成型。於一示範 的具體實施例中，該BBUL結構990係分別地構成並之後裝 配至該PAA基體910。於一示範的具體實施例中，該BBUL 結構990係以與該PAA基體910相同的製程構成。 該裝置900包括一PAA基體910及一TSV RFIC 928其係 内嵌在該BBUL結構990中並與之一體成型。此外，一次要 的低成本封裝體930係藉由BBUL晶粒側通孔938耦合至該 TSV RFIC 928。於該TSV RFIC 928中可見複數之TSV，其 中四個係以元件符號932標示。 該PAA基體910係圖示出現四平面天線元件911、912、 913及914其係經由一陣列光罩940而露出。平面天線元件之 數目可為於此揭示内容中的任一提出者及任一組態。一接 地面942可耦合至該PAA基體910以及耦合至該TSV RF1C 928及至該次要的低成本封裝體93〇。介於該tsv RF1C 928 與該等天線元件之間的電接觸係經由B B U L晶粒側通孔9 3 8 之間的電接觸’該等通孔係與該等背側導通孔943接觸或與 之耦合。於一具體實施例中，該PAA基體910包括係為玻璃 的一介電層954。 19 201246502 該TSV RFIC 928係為具有經傳送至該相位陣列天線元 件的TSV信號的一主動RF元件處，較低頻率功能係與該 PAA基體910分開並包含在次要的低成本封裝體930中。此 集成系統降低信號擁塞並有助於因該pAA基體91〇之尺寸 而受限制的一小的形狀因素。於一具體實施例中，該PA A 基體910係在60 GHz範圍中作業而次要的低成本封裝體930 在較低的頻率下作業。 於一具體實施例中，包括該等平面天線元件911、912、 913及914的一60 GHz或厘米波相位陣列係經裝配至一厘米 波(mm-wave)TSV RFIC 928,需要一Gb/s資料處理速率超越 一無線連結。於一具體實施例中，該無線連結係為針對一 無線顯示，其源自於針對無壓縮高解析(HD)視訊的一無線 傳輸。於作業期間，所有在該TSV RFIC 928中產生的RF信 號經引導通過複數之TSV 932並進入該PAA基體910，以致 該等相位陣列天線元件可放射位在自0至30公尺的一範圍 中，諸如根據一具體實施例自1公分至20公尺，的有用信號。 第10圖係為根據一示範具體實施例安裝在一直接晶片 附裝板1030上的包括一通矽孔射頻積體電路(RFIC)晶片 1〇28以及一通矽孔(TSV)數位處理器晶片1092的一垂直集 成之相位陣列天線射頻積體電路晶片裝置1〇〇〇的一橫截面 正視圖。該裝置1000包括一 PAA基体1010、一 TSV RFIC 1〇28以及一TSV數位處理器（TSV DP)1092。如圖所示，該 TSV DP 1092具有與該TSV RFIC 1028不同的一形狀因素 (於X方向上所示）。此具體實施例圖示當與垂直集成的一相 20 201246502 位陣列天線基體有關的垂直集成晶粒之一特定應用係為有 用時，該二TSV晶粒1028及1092可具有不同的形狀因素。 於一具體實施例中，可瞭解的是該形狀因素差異係為如此 以致該TSVRFIC 1028係大於該TSVDP 1092之形狀因素。 於一具體實施例中，可瞭解的是該二晶粒之形狀因素大體 上係為相同的。 於一具體實施例中，針對RF信號處理該TSV RFIC 1028可承受過半數（多於50%)或是多數(低於50%，但為該最 大量）之負荷處’該TSVDP 1092可為諸如由美國加州，Santa Clara的Intel公司所製造的一處理器。於一具體實施例中’ 該TSV DP 1092具有諸如雙核心處理器的雙處理器功能。於 一具體實施例中’該TSVDP 1092具有雙處理器相異功能諸 如一數位區段（digital-sector)以及一圖形區段 (graphics-sector)處理器，諸如由Intel公司製造代號為 “Sandy Bridge”的處理器類型。 一次要的低成本封裝體1030係係藉由電性凸塊1024耦 合至該TSV DP 1092以及藉由虛擬凸塊1〇36耦合至該PAA 基體1010。於該TSVRFIC 1028中可見複數之TSV，其中一 者係以元件符號1032標示。同樣地，於該TSV DC 1092中可 見複數之TSV，其中之一者係以元件符號1〇94標示，以及 二晶粒1028及1092係藉由一電性凸塊1〇33於各別的TSV處 搞合。 於一具體實施例中，具有孔口的一金屬層1042係配置 在該PAA基體1010中作為一接地面以增強天線頻寬。該接 21 201246502 地面1042係經由位在該PAA基體1010中的接地通孔1〇43耦 合至該等虛擬凸塊1036。於一具體實施例中，該裝置1〇〇〇 可使用傳導通孔傳送諸如於第8及9圖中所圖示者。 該PAA基體1010係圖示為出現四平面天線元件1〇11、 1012、1013及1014，其係經由一陣列光罩1〇4〇而露出。平 面天線元件之數目可為於此揭示内容中所提出的任一數目 以及任一組態。介於該TSVRFIC 1028與該等天線元件之間 的電接觸係經由背側凸塊103 8而達成。於一具體實施例 中，該ΡΑΑ基體1010包括一第一介電層1〇52及一第二介電 層1054。於一具體實施例中，該第一介電層1052具有一較 該第二介電層1054為低的介電常數。 該TSV RFIC 1〇28係為具有經傳送至該相位陣列天線 的RF的一主動RF元件處’較低頻率功能係與該paa基體 1010分開並包含在次要的低成本封裝體1〇3〇中》此集成系 統降低信號擁塞並有助於在一 ΡΑΑ下方的二晶粒1 〇28及 1092之垂直集成以及一因該ΡΑΑ基體1〇3〇之尺寸而受限的 一小的形狀因素。於一具體實施例中，該ΡΑΑ基體1〇1〇係 在60 GHz/厘米波範圍中作業而次要的低成本封裝體1〇3〇 在較低的頻率下作業。 於一具體實施例中’包括該等平面天線元件l〇U、 1012、1013及1014的一60 GHz或厘米波相位陣列係經裝配 至一厘米波(mm-wave)TSVRFIC 1028，需要一Gb/s資料處 理速率超越一無線連結。於一具體實施例中，該無線連結 係為針對一無線顯示，其源自於針對無壓縮高解析(HD)視 22 201246502 訊的一無線傳輸。於作業期間，所有在該TSV RFIC 1028 中產生的RF信號經引導通過複數之丁8乂 1032並進入該PAA 基體1010，以致該等相位陣列天線元件可放射位在自0至30 公尺的一範圍中，諸如根據一具體貫施例自1公分至20公 尺，的有用信號。 現應察知的是包括一TSV RFIC及一TSV DC的垂直集 成晶粒可一體成型地加以裝配至一BBUL結構’其依次地可 裝配至或是與一PAA結構一體成型。再者，包括一BBUL集 成TSV RFIC及TSV DC的一裝置可裝配至一次要的低成本 封裝體。 第11圖係為根據一示範具體實施例安裝在具有一嵌入 被動元件1194的一直接晶片附裝板1130上的包括一通矽孔 射頻積體電路(RFIC)晶片1128的一相位陣列天線射頻積體 電路晶片裝置1100的一分解、線框透視圖。如圖所示，該 裝置1100係以一TSV RFIC 1128及一PAA基體1110加以組 配。該PAA基體1110係經圖示具有16個天線元件111至1116 為一 3-5-5-3(X方向）組態。 該TSV RFIC 1:128係配置位在該次要的低成本封裝體 1130上以及一被動元件1194，於此圖式中折疊感應器 1194，係内嵌在該次要的低成本封裝體1130中。該裝置包 括該 PAA基體 1110、該TSV RFIC 1128以及一 TSV DP 1192。於一具體實施例中，僅出現該PAA基體1110及該TSV RFIC 1128。該裝置11〇〇係以簡化的形式描述，包括TSVDP 金屬化部分1998支撐該TSV DP 1192以及RFIC金屬化部分 23 201246502 1150支撐該TSVRFIC 1128。 於一具體貫施例中，該次要的低成本封裝體113〇係為 一無芯基體1130其包括至少一内嵌於其中的被動元件。介 於該DR-RFIC 1192與s玄次要的低成本封裝體丨丨3〇之間的電 氣通信，根據任一於此揭示的具體實施例或是除此之外根 據熟知的技術經由電性凸塊而完成。如圖所示，該dr_rfic 1192，如果存在，係為一覆晶1192根據任一於此揭示的具 體貫施例或是除此之外根據熟知的技術其係藉由使用電性 凸塊與该次要的低成本封裝體113〇相配合。根據於2〇1〇年 12月20日由本揭示内容為名的其中二發明人提出申請之 PCT專利中請案第PCT/US2G1_61388號中所揭示之任- 技術，於該次要的低成本封裝體中㈣其他被動元件，該 揭示内容於此係以全以丨財式併人本㈣為參考資料。 根據-具體實施例’任何RF品質的電容器可部署在該 TSVRFIC 1128之碎中。就—前端模組被動元件而言，至少 一处品質電容器係部署在該TSV RFIC 1128中，仍是在該 TSVRFIC 1128之料，其中其可針對與部署在該次要的低 成本封裝體1130内之電感器比較的一有用的電容以及一有 用的小尺寸以一高介電質材料構成’介於該TSVRFIC 1128 與該次要的低成本封裝體113〇之間。 第12圖係為根據—示範具體實施例的一製程及方法流 程圖1200。 於步驟1210 ’ s玄製程包括裝配一通石夕孔晶粒及一相位 陣列天線基體的-裝置。於—非限定示範具體實施例中， 24 201246502 該TSV RF1C 228，於第3圖中所描述，係經裝配至一PAA基 體 210。 於步驟Π12，一製程具體實施例包括將該TSVRFIC内 嵌在一無凸塊式增層基體中。於一非限定示範具體實施例 中，該BBUL基體990，於第9圖中所描述，係裝配至該PAA 基體910。 於步驟1214 ’ 一製程具體實施例包括將一通矽孔數位 處理器裝配或是添加至該裝置。於一非限定示範具體實施 例中’如於第1000圖中所描述，該TSV DP 1092係經添加至 該TSVRFIC 1028。 於步驟1216，一製程包括將該TSV rfic裝配至一PAA 基體以致藉由介於該PAA之該TS V RFIC與該等平面天線元 件之間孔徑傳送而電耦合。於一非限定示範具體實施例 中，如於第5圖中所描述，孔徑傳送將該pAA基體5丨〇耦合 至該TSV RFIC 528。 於步驟1218，一製程包括將該TSV RFIC裝配至一PAA 基體以致藉由介於該PAA之該TSV RFIC與該等平面天線元 件之間導通孔傳送而電耦合。於一非限定示範具體實施例 中’如於第8圖中所描述，在該裝置8〇〇上使用導通孔傳送。 於步驟1220 ’一方法具體實施例包括測試該裝置。於 一非限定不範具體實施例中，基本上由與該丁8¥11171(：相配 合的該PAA基體所組成的該裝置，在將該裝置裝配至一次 要的低成本封裝體之前經測試H __測試夾具可具有 該TSV RFIC其之-相似的電接觸覆蓋區以致可在無一附 25 201246502 裝的固定性次要的低成本封裝體下完成測試作業β 於步驟1230, 一製程具體實施例包括將該裝置裝配至 一次要的低成本封裝體。於一非限定示範具體實施例中， 在將该裝置裝配至泫次要的低成本封裝體之後，完成於該 步驟1220的測試作業。 於步驟1232，一製程具體實施例包括在次要的低成本 封裝體中或疋在之上構成至少一被動元件。於一非限定示 範具體實施例中，如於第丨丨圖中所描述，該折疊的電感器 1194係構成進入一無芯次要的低成本封裝體η]。中。於一 具體實施例中，一凸塊電感器係部署在該次要的低成本封 裝體與該TSVRFIC之間。於一具體實施例中，一堆疊通孔 電感器係部署在該TSV RFIC與至少部分地位在該次要的 低成本封裝體1130之間。 於步驟1240，一方法具體實施例包括將該裝置裝配至 一電腦系統。於一非限定示範具體實施例中，於第13圖中 所描述的電腦系統具有一天線元件之功能性，與本揭示内 容相關的任何揭示的ΡΑΑ及其之視為等同之技藝。 於步驟1250，一方法具體實施例包括經由一TSV RFIC 及ΡΑΑ裝置操作一遠程裝置。於一具體實施例中，藉由一 裝置具體實施例使用ΡΑΑ元件1382操作一遠程裝置1384。 第13圖係為根據一具體實施例的一電腦系統的一概略 圖。 如圖所描述的該電腦系統13〇〇(亦視為該電子系統 1300)能夠具體化為一裝置其根據於此揭示内容中所提出 26 201246502 複數之揭示具體實施例之任-者及其之等效物包括與-PAA基體相配合的—Tsv Rnc。包括與一paa基體相配合 的-TSVRFId展置係經裝配至—電腦系統。該電腦系 、.’先1300了為行動裝置諸如一小筆電(netb〇〇k computer)。 該電腦系統130()可為—行動裝置諸如—無線智慧塑手機。 s玄電腦系統13G0可為—桌上型電腦。該電腦系統13〇〇可為 一手持式閱讀器。該電腦系統1300可整合至一交通工具 中。該電腦系統13〇0可整合至一電視中。該電腦系統13〇〇 可整合至一數位影音光碟播放器中。該電腦系統1300可整 合至一數位攝錄像機。 於一具體實施例中，該電子系統13〇〇係為一電腦系統 包括一系統匯流排1:320電耦合該電子系統1300之不同的組 件。根據不同的具體實施例，該系統匯流排1320係為一單 一匯流排或是匯流排之任一結合。該電子系統13〇〇包括一 電壓源1330提供電力至該積體電路1310。於一些具體實施 例中’該電壓源1330經由該系統匯流排1320供應電流至該 積體電路1310。 根據一具體實施例該積體電路1310係電耦合至該系統 匯流排1320以及包括任何電路或是電路之結合。於一具體 實施例中’該積體電路1310包括一處理器1312其可為任— 型式之一裝置，包括與一pAA基體具體實施例相配合的— TSVRFIC。如於此所示用者，該處理器1312可意指任何型 式之電路諸如，但不限制在，一微處理器、一微控制器、 一圖形處理器、一數位信號處理器或是另一處理器。於一 27 201246502 具體實施例中，該處理器1312係為於此揭示的内嵌BBUL 的TSV RFIC晶粒。於一具體實施例中，SRAM具體實施例 可見於該處理器之高速緩衝記憶體(memory cache)中。於該 積體電路1310中可包括的其他類型之電路係為一客製化電 路或是一特殊應用積體電路(ASIC)，諸如一通信電路1314 供於諸如行動電話、智慧型手機、攜帶型傳呼器、可攜式 電腦、雙向無線電及相似的電子系統的無線裝置中使用。 於一具體實施例中，該處理器1310包括晶粒上記憶體 (on-die memory)1316諸如靜態隨機存取記憶體（SRAM)。於 一具體實施例中，該處理器1310包括内嵌的晶粒上記憶體 1316，諸如内嵌動態隨機存取記憶體(eDRAM)。 於一具體實施例中，該積體電路1310係與一隨後的積 體電路1311相配，諸如於此揭示内容中提出的一圖形處理 器或是一射頻積體電路或是二者。於一具體實施例中，該 雙積體電路1310包括内嵌的晶粒上記憶體1317諸如 eDRAM。該雙積體電路1311包括一RFIC雙處理器1313以及 一雙通信電路1315及雙晶粒上記憶體1317諸如SRAM。於一 具體實施例中，該雙通信電路1315係特別地經組配供RF處 理所用。 於一具體實施例中，至少一被動元件1380係耦合至該 其後的積體電路1311，以致該積體電路1311及至少一被動 元件係為任何裝置具體實施例之一部分，包括與一PAA基 體配合的一TSV RFIC其包括該積體電路1310及該積體電 路 1311。 28 201246502 於一具體實施例中，該電子系統1300包括一天線元件 1382諸如於本揭示内容中提出的任何pAA具體實施例。藉 由使用諸如於本揭示内容中提出的任何pAA具體實施例的 天線元件1382，一遠程裝置1384諸如—電視，可藉由一裝 置具體實施例經由一無線連結遠距離地操作。例如，智慧 型手機上經由一TSVRFIC及PAA基體操作的一應用，經由 一無線連結播放指示至距離上達約30公尺遠的一電視，諸 如藉由藍芽（Bluetooth®)技術。 於一具體實施例中’該電子系統13〇〇亦包括一外部記 憶體1340其依次地包括一或更多適於特定應用的記憶體元 件，諸如為隨機存取記憶體(rAM)形式的主記憶體1342， 一或更多的硬碟機1344，及/或一或更多的磁碟機處理可移 除式媒體1346，諸如磁碟片、光碟片（cd)，數位多功能光 碟（DVD) ’隨身碟（flash memory drive)以及業界所熟知的其 他可移除式媒體。根據任一揭示的具體實施例，該外部記 憶體1340亦可為内嵌式記憶體1348，諸如包括與一pAA基 體相配合的一 TSVRFIC的裝置。 於一具體實施例中，該電子系統1300亦包括一顯示裝 置1350，以及一音訊輸出1360。於一具體實施例中，該電 子系統1300包括一輸入裝置諸如一控制器1370，其可為一 鍵盤、滑鼠、觸控板、小型鍵盤、軌跡球、遊戲控制器、 麥克風、聲音識別裝置，或是將資訊輸入該電子系統13〇〇 的任何其他輸入裝置。於一具體實施例中，一輸入裝置137〇 包括一相機《於一具體實施例中，一輸入裝置137〇包括一 29 201246502 數位聲音記錄器。於一具體實施例中，一輸入裝置1370包 括一相機及一數位聲音記錄器。 基座基體1390可為該計算系統1300之一部分。於一具 體實施例中，該基座基體1390係為一主機板其支撐一裝 覃，該裝置包括與一PAA基體相配合的一TSV RFIC。可瞭 解的是一次要的低成本封裝體可為該電腦系統1300以及該 次要的低成本封裝體裝配於其上的一主機板的一部分。於 一具體實施例中，該基座基體1390係為支撐一裝置的一 板，該裝置包括與一PAA基體相配合的一TSV RFIC。於一 具體實施例中，該基座基體1390併入該虛線1390内包含的 該等功能性之至少之一者，並係為一基體諸如一無線通信 器之使用者殼(user shell)。 如於此所顯示，該積體電路1310可於複數之不同具體 實施例中施用，於此於不同的具體實施例中及其之視為等 同之技藝中提出根據複數揭示具體實施例之任一者及其之 等效物包括與一 PAA基體相配合的一 TSV RHC的一裝置 中，根據複數揭示具體實施例之任一者的一電子系統，一 電腦系統，一或更多之構成一積體電路的方法以及一或更 多構成及裝配包括與一PAA基體相配合的一TSV RFIC的一 裝置的方法。該等元件、材料、幾何形狀、尺寸及作業順 序皆能夠加以變化以適合特別的輸入/輸出（I/O)耦合需 求，包括一半導體基體其係利用至少一自形成、自對準阻 障層具體實施例及其之等效物加以金屬化。 儘管一晶粒可與一處理器晶片有關，可於相同的句子 30 201246502 中提及一RF晶片、一RFIC晶片、IPD晶片或是一記憶體晶 片，但不應視為其係為等同結構。於整個本揭示内容參考 “ 一具體實施例（one embodiment)”或“ 一具體實施例（an embodiment)’’意指與該具體實施例相關聯的所說明的一特 定特性、結構或是特徵係包括在本發明之至少一具體實施 例中。在此整個揭示内容的不同位置處出現該片語“於一具 體實施例中（in one embodiment)’’或“於一具體實施例中（in an embodiment)”並非必然地皆參考相同的具體實施例。再 者’特定特性、結構或是特徵可於一或更多具體實施例中 以任何適合的方式加以結合。 諸如“上，，及“下”“上方”與“下方”的用語可藉由參考該 圖示的X-Z座標而瞭解，以及諸如“相鄰，，的用語可藉由參考 X-Y座標或是參考非Z座標而可理解。 所提供之發明摘要符合37 C.F.R.§1.72(b)，其需要一發 明摘要讓閱讀者快速地弄清該技術性揭示内容的本質與要 點。應瞭解的是不應用以轉或是限制該等巾請專利範圍 之範或意義。 於該前述詳細說明中，針對將該揭示内容簡化的目的 將不同的特性-起地群組化於―單―的具體實施例中。此 揭示内料方法衫祕為料本料之料域的呈體 實施例需要較於每-㈣翻範，㈣確料者更多的 特性的-意圖。更確祕說，如Μ料Μ專利範圍反 映’發明性主要内容在於少於_單—揭示的具體實施例之 所有特性。因此町的申料__此併人該詳細說明 31 201246502 中，將每一申請專利範圍獨自作為一個別的較佳具體實施 例。 熟知此技藝之人士應立即地瞭解的是，為了解釋本發 明之本質於已加以說明及圖示的該等部件及方法階段之細 節、材料及佈置中作不同的其他改變而不致背離於該等增 補的申請專利範圍中所陳述本發明之該等原理及範疇。 c圖式簡單說明3 第1圖係為根據一示範具體實施例之一垂直集成之相 位陣列天線射頻積體電路晶片裝置的俯視圖， 第2圖係為根據一具體實施例安裝在一次要的低成本 封裝體上的一垂直集成之相位陣列天線射頻積體電路晶片 裝置的一正視透視圖； 第3圖係為根據一具體實施例於第2圖中所描述安裝在 一次要的低成本封裝體上的一垂直集成之相位陣列天線射 頻積體電路晶片裝置並沿著橫截面線2 - 2所取的一橫截面 正視圖； 第4圖係為根據一具體實施例於第3圖中所描述安裝在 一次要的低成本封裝體上的一垂直集成之相位陣列天線射 頻積體電路晶片裝置的一詳細橫截面正視圖； 第5a圖係為根據一示範具體實施例安裝在一次要的低 成本封裝體上的一垂直集成之相位陣列天線射頻積體電路 晶片裝置的一橫截面正視圖； 第5b圖係為根據一示範具體實施例安裝在一次要的低 成本封裝體上的一垂直集成之相位陣列天線射頻積體電路 32 201246502 晶片裝置的一橫截面正視圖； 第6圖係為根據一示範具體實施例的一頂部、低損耗相 位陣列天線封裝體基體的一詳細橫截面正視圖； 第7圖係為根據一示範具體實施例安裝在一次要的低 成本封裝體上的一垂直集成之相位陣列天線射頻積體電路 晶片裝置的一橫截面正視圖； 第8圖係為根據一示範具體實施例安裝在一次要的低 成本封裝體上的一垂直集成之相位陣列天線射頻積體電路 晶片裝置的一橫截面正視圖； 第9圖係為根據一示範具體實施例安裝在一次要的低 成本封裝體上的一垂直集成之相位陣列天線射頻積體電路 晶片裝置的一橫截面正視圖； 第10圖係為根據一示範具體實施例安裝在一次要的低 成本封裝體上的包括一通矽孔射頻積體電路(RF1C)晶片以 及一通矽孔(TSV)處理器晶片的一垂直集成之相位陣列天 線射頻積體電路晶片裝置的一橫截面正視圖； 第11圖係為根據一示範具體實施例安裝在具有一嵌入 被動元件的一次要的低成本封裝體上的包括一通矽孔射頻 積體電路(RFIC)晶片的一相位陣列天線射頻積體電路晶片 裝置的一分解、線框透視圖； 第12圖係為根據一示範具體實施例的一製程及方法流 程圖；以及 第13圖係為根據一示範具體實施例的一電腦系統的一 概略圖。 33 201246502 【主要元件符號說明】 1〇〇…相位陣列天線射頻積體 電路晶片裝置 110…相位陣列天線基體 111-126…平面天線元件 128…通矽孔晶粒 200…相位陣列天線射頻積體 電路晶片裝置 210_?人八基體 211-214…平面天線 227…主動表面 228…通秒孔射頻積體電路晶粒 229…晶粒背側表面 230···次要的低成本封裝體/直 接晶片附裝板 231…焊盤表面/平面閘陣列表 面/引腳閘陣列表面 232…通$夕孔 234··.電性凸塊 236…虛擬凸塊 238…背側凸塊 244...跡線 250…主動元件層 251…頂部黏合墊/金屬化層/石夕 後端 252…第一介電層 254…第二介電層 300…相位陣列天線射頻積體 電路晶片裝置 400…装置 500,501…相位陣列天線射頻 積體電路晶片裝置 510一?八八基體 511-514…平面天線元件 527…主動表面 528.. .通矽孔射頻積體電路 529··.背側表面 530·.·次要的低成本封裝體 532.··通梦孔 534…C4凸塊 536.. .虛擬凸塊 538…背側電性凸塊 540…陣列光罩 542.. .金屬層/接地面 543.. .接地通孔 544.. .跡線 550.. .主動元件層 34 201246502 552…第一介電層 554…第二介電層 600…頂部、低損耗相位陣列天線 610.1八八基體 611…平面天線元件 640…陣列光罩 641…阻焊劑 642…金屬層 644...跡線 645…射極跡線 652."馬介電質材料/第一.介電層 654…較低介電值材料層 700…相位陣列天線射頻積體 電路晶片裝置 710…PAA基體 711-714...平面天線元件 727··.主動表面 728…通矽孔射頻積體電路 729…背側表面 730…直接晶片附裝板/次要的 低成本封襄體 732…通矽孔 736…虛擬凸塊 738…背側電性凸塊 740...陣列光罩 742···金屬層/接地面 743·.·接地通孔 744…跡線 750…主動元件層 752…第一介電層 754…第二介電層 800…相位陣列天線射頻積體 電路晶片裝置 810…PAA基體 811-814...PAA 天線元件 827…主動表面 828.·.通矽孔射頻積體電路 829…背側表面 830…直接晶片附裝板/次要的 低成本封裝體 832…通石夕孔 836…虛擬凸塊 838…背側電性凸塊 840…陣列光罩 843…導通孔 844…接地面 850…主動元件層 854…介電層 35 201246502 900…相位陣列天線射頻積體 電路晶片裝置 910···ΡΑΑ 基體 911-914...ΡΑΑ 天線元件
928.. .TSVRFIC 930…次要的低成本封裝體 932…通矽孔 938…BBUL晶粒側通孔 940…陣列光罩 942.. .接地面 943".導通孔/背側接點通孔 954.. .介電層 990…無凸塊式增層結構 1000…垂直集成之相位陣列天 線射頻積體電路晶片裝置 1010.. .ΡΑΑ 基體 1011-1014.··平面天線元件 1024…電性凸塊 1028…通ε夕孔射頻積體電路晶片 1030…直接晶片附裝板/次要 的低成本封裝體 1032.. .通矽孔 1033.. .電性凸塊 1036…虚擬凸塊 1038…背側凸塊 1040·.·陣列光罩 1〇42…金屬層/接地面 1043…接地通孔 1052…第一介電層 1054…第二介電層 1092·.·通矽孔數位處理器晶片 1094…通石夕孔 1100…相位陣列天線射頻積體 電路晶片裝置 1110...ΡΑΑ 基體 1111-1116…天線元件 1128…通矽孔射頻積體電路 晶片 1130…直接晶片附裝板/次要的 低•成本封裝體/無芯基體 115〇…RFIC金屬化部分 1192…通矽孔數位處理器/覆晶 1194.”嵌入被動元件 12〇0…製程及方法流程圖 1212-1250··.步驟 1300…電腦系統/電子系統 1310…積體電路/處理器 1311…積體電路 36 201246502 1312...處理器 1346...可移除式媒體 1313...RFIC雙處理器 1348...内嵌式記憶體 1314...通信電路 1350...顯示裝置 1315...雙通信電路 1360...音訊輸出 1316...晶粒上記憶體 1370...控制器/輸入裝置 1317...内嵌的晶粒上記憶體 1380...被動元件 1320...系統匯流排 1382...PAA 元件 1330…電壓源 1384...遠程裝置 1342...主記憶體 1390...基座基體/虛線 1344...硬碟機 1998...TSVDP金屬化部分 37

Claims (1)

  1. 201246502 七、申請專利範圍： 1. 一種裝置，其包含： 一晶粒’其包括一通矽孔及一射頻積體電路(TSV RFIC die);以及 一相位陣列天線(PAA)基體，其與該TSVRFIC垂直 集成，其中該PAA基體包括複數天線元件，每一天線元 件係經由複數之TSV耦合至該TSV RFIC。 2. 如申請專利範圍第1項之裝置，其進一步包括一第一層 内部連接基體，該TSVRFIC係安裝於其上。 3. 如申請專利範圍第1項之裝置，其進一步包括該TSv RFIC係安裝於其上的一第一層内部連接基體，並且其中 該第一層内部連接基體包括至少一内嵌於其中的被動 元件，其搭配該TSVRHC運作。 4·如申請專利範圍第1項之裝置，其進一步包括： 一第一層内部連接基體，該TSV RFIC係安裝於其 上’其中該TSV RFIC包括一主動表面以及一背側表面； 複數之電性凸塊’配置在該主動表面與該第一層内 部連接基體之間，其中該第一層内部連接基體係為一次 要的封裝體基體；以及 複數之背側凸塊，其係配置在該背側表面與該PAA 基體之間。 5.如申請專利範圍第丨項之裝置，其中位在該paa基體中 的該複數天線元件係經由位在該PAA基體中的感應-耦 合孔口耦合至該TSVRFIC » 38 201246502 6. 如申請專利範圍第1項之裝置，其中位在該paA基體中 的該複數天線元件係經由位在該PAA基體中的通孔-耦 合耦合至該TSV RHC。 7. 如申請專利範圍第1項之裝置，其中該paa基體包括一 第一介電層及一第二介電層，其中該第一介電層係較接 近該複數天線元件，以及該第二介電層係較接近該TSV RFIC’以及其中該第一介電層具有較該第二介電層為低 的一介電常數。 8. 如申請專利範圍第1項之裝置，其中該paa基體包括一 第一介電層及一第二介電層，其中該第一介電層係為玻 璃並較接近該複數天線元件，以及該第二介電層係為玻 璃並較接近該TSV RFIC，以及其中該第一介電層具有 較該第二介電層為低的一介電常數。 9. 如申請專利範圍第1項之裝置，其中該paa基體包括與 該複數天線元件耦合並同時耦合至該TSV RFIC的一内 嵌接地面。 10. 如申請專利範圍第1項之裝置，其進一步包括： 一第一層内部連接基體，該TSV RFIC係安裝於其 上，其中該PAA基體包括與該複數天線元件耦合並同時 耦合至該TSV RFIC的一内嵌接地面；以及 至少一虛擬凸塊配置在該PAA基體與該TSV RF1C 安裝於其上的該基體之間。 11. 如申請專利範圍第1項之裝置，其中該丁8¥11171(；:係内嵌 在一無凸塊式增層(BBUL)中，其係耦合至該PAA基體。 39 201246502 12·如申請專利範圍第1項之裝置，其中該TSVRFIC係内嵌 在BBUL中，其係搞合至該paa基體，以及其中位在該 PA A基體中的該複數天線元件係經由位在該p a a基體中 的感應-耦合孔口耦合至該TSVRFIC。 13·如申請專利範圍第1項之裝置，其中該TSVRFIC係内嵌 在BBUL中，其係耦合至該PAA基體，以及其中位在該 PAA基體中的該複數天線元件係經由位在該paa基體中 的通孔-耦合耦合至該TSV RFIC。 14. 如申請專利範圍第1項之裝置，其中該tsvrfIC係内嵌 在BBUL·中，其係搞合至該PAA基體，進一步包括一第 一層内部連接基體，該TSV RFIC係安裝於其上，以及 其中該第一層内部連接基體包括至少一被動元件内嵌 於其中並搭配該TSVRFIC運作。 15. 如申請專利範圍第1項之裝置，其進一步包括一通矽孔 數位處理器晶粒(TSV DP)經由位在該TSV RFIC中至少 一 TSV以及位在該TSV DP中至少一 TSV耦合至該TSV RFIC，並且其中該TSVDP及該TSVRFIC係經垂直集成 位在該PAA基體下方。 16. 如申請專利範圍第1項之裝置，其進一步包括一通矽孔 數位處理器晶粒(TSV DP)經由位在該TSV RFIC中至少 一 TSV以及位在該TSV DP中至少一 TSV耦合至該TSV RFIC，並且其中該TSVDP及該TSVRFIC係經垂直集成 位在該PAA基體下方，其中該PAA基體包括與該複數天 線元件耦合並同時耦合至該TSVRFIC的一内嵌接地面。 40 201246502 17. 如申請專利範圍第1項之裝置，其進一步包括： 一通矽孔數位處理器晶粒（TSV DP)經由位在該 TSV RFIC中至少一TSV以及位在該TSV DP中至少一 TSV耦合至該TSV RFIC，並且其中該TSV DP及該TSV RF1C係經垂直集成位在該paa基體下方； 一第一層内部連接基體，該TSV DP係安裝於其 上’其中該PAA基體包括與該複數天線元件耦合並同時 耦合至該TSVRFIC的一内嵌接地面；以及 至少一虛擬凸塊配置在該PAA基體與該TSV RFIC 安裝於其上的該基體之間。 18. 如申請專利範圍第1項之裝置，其進一步包括： 一通矽孔數位處理器晶粒（TSV DP)經由位在該 TSV RFIC中至少一 TSV以及位在該TSV DP中至少一 TSV耦合至該TSV RFIC，並且其中該TSV DP及該TSV RFIC係經垂直集成位在該paa基體下方；以及 一第一層内部連接基體，該TSV DP係安裝於其 上，以及其中該第一層内部連接基體包括至少一被動元 件内嵌於其中並搭配該TSV RFIC運作。 19. 一種裝置，其包含： 一晶粒’其包括一通矽孔及一射頻積體電路(TSV RFIC die)包括一主動表面及一背側表面；以及 一相位陣列天線(PAA)基體，其與該TSV RFIC垂直 集成，其中6亥PAA基體包括複數天線元件，每一天線元 件係經由複數之位在該主動表面上的電性凸塊耦合至 41 201246502 該 TSVRFIC。 20. 如申請專利範圍第19項之裝置，其進一步包括一第一層 内部連接基體，該TSVRHC係安裝於其上，其中該TSV RFIC係經由位在該TS V RFIC晶粒中的TS V與該第一層 内部連接基體接觸。 21. —種構成一垂直集成裝置的製程，其包含： 將一通矽孔射頻積體電路晶粒（TSV RFIC)裝配至 一相位陣列天線(PAA)基體，其中該PAA基體包括複數 天線元件，並且其中該裝配作業包括將每一天線元件耦 合至位於該TSVRF1C中的一 TSV。 22. 如申請專利範圍第21項之製程，其中該TSV RFIC包括 一主動表面及一背側表面，進一步包括： 測試該裝置，之後； 將該裝置藉由將每一主動表面耦合至介於該TSV RFIC與一第一層内部連接之間的複數電性凸塊裝配至 該第一層内部連接板。 23. 如申請專利範圍第21項之製程，其中該TSV RFIC包括 一主動表面及一背側表面，進一步包括： 將該裝置藉由將每一主動表面耦合至介於該TSV RFIC與一第一層内部連接之間的複數電性凸塊裝配至 該第一層内部連接板，之後； 測試該裝置。 24. 如申請專利範圍第21項之製程，其中該TSV RFIC包括 一主動表面及一背側表面，該製程進一步包括藉由將每 42 201246502 一主動表面耦合至介於該TSV RFIC與一第一層内部連 接之間的複數電性凸塊將該裝置裝配至該第一層内部 連接基體。 25. 如申請專利範圍第21項之製程，其中在將該TSV RFIC 裝配至該PAA基體之前，首先將該TSV内嵌在一無凸塊 式增層（BBUL)中。 26. 如申請專利範圍第21項之製程，其進一步包括將一通矽 孔數位處理器裝配至該TSVRHC晶粒。 27. 如申請專利範圍第21項之製程，其進一步包括將該裝置 裝配至一計算系統。 28. 如申請專利範圍第21項之製程，其進一步包括經由該裝 置操作一遠程設備。 29_~種電腦系統，其包含： 一晶粒，其包括一通矽孔及一射頻積體電路(TSV RFIC die)； 一相位陣列天線(PAA)基體，其與該TSV RFIC垂直 集成’其中該PAA基體包括複數天線元件，每一天線 元件係經由複數之TSV耦合至該TSVRFIC ; —第一層内部連接基體，該TSV RFIC係安裝於其 上；以及 一基座基體，其支撐該第一層内部連接基體。 3 0.如申請專利範圍第2 9項之電腦系統，其中該基座基體係 為—行動設備的一部分。 Ό 1 •如申請專利範圍第29項之電腦系統，其中該基座基體係 43 201246502 為一交通工具的一部分。 32.如申請專利範圍第29項之電腦系統，其中該基座基體係 為一電視的一部分。 44
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10615133B2 (en) 2013-09-27 2020-04-07 Intel Corporation Die package with superposer substrate for passive components
TWI728879B (zh) * 2019-12-12 2021-05-21 友達光電股份有限公司 晶片裝置

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901688B2 (en) * 2011-05-05 2014-12-02 Intel Corporation High performance glass-based 60 ghz / mm-wave phased array antennas and methods of making same
US8816906B2 (en) 2011-05-05 2014-08-26 Intel Corporation Chip packages including through-silicon via dice with vertically inegrated phased-array antennas and low-frequency and power delivery substrates
US20130050016A1 (en) * 2011-08-26 2013-02-28 Electronics And Telecommunications Research Institute Radar package for millimeter waves
US9166284B2 (en) 2012-12-20 2015-10-20 Intel Corporation Package structures including discrete antennas assembled on a device
US10026666B2 (en) * 2013-10-18 2018-07-17 Rambus Inc. Stacked die package with aligned active and passive through-silicon vias
US9543373B2 (en) 2013-10-23 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US9891266B2 (en) * 2014-02-25 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Test circuit and method
US9472859B2 (en) * 2014-05-20 2016-10-18 International Business Machines Corporation Integration of area efficient antennas for phased array or wafer scale array antenna applications
US20150380343A1 (en) * 2014-06-27 2015-12-31 Raytheon Company Flip chip mmic having mounting stiffener
KR102287754B1 (ko) 2014-08-22 2021-08-09 삼성전자주식회사 칩 적층 반도체 패키지
WO2016067969A1 (ja) * 2014-10-31 2016-05-06 株式会社村田製作所 アンテナモジュール及び回路モジュール
US10887439B2 (en) * 2015-12-22 2021-01-05 Intel Corporation Microelectronic devices designed with integrated antennas on a substrate
US10410983B2 (en) * 2015-12-22 2019-09-10 Intel Corporation Microelectronic devices designed with high frequency communication devices including compound semiconductor devices integrated on an inter die fabric on package
DE102016201978B4 (de) 2016-02-10 2018-09-06 National Chung Shan Institute Of Science And Technology Antennenvorrichtung und Antennengruppenvorrichtung für Millimeterwellen
US10116064B2 (en) 2016-02-16 2018-10-30 National Chung Shan Institute Of Science And Technology Millimeter-wave antenna device and millimeter-wave antenna array device thereof
CN106057732B (zh) * 2016-08-08 2019-03-15 中国电子科技集团公司第五十四研究所 基于tsv技术和ltcc技术的开关矩阵的制造方法
WO2018057026A1 (en) 2016-09-26 2018-03-29 Nair Vijay K Die with embedded communication cavity
US10594019B2 (en) 2016-12-03 2020-03-17 International Business Machines Corporation Wireless communications package with integrated antenna array
DE112016007571T5 (de) * 2016-12-30 2019-10-24 Intel Corporation Mikroelektronische bauelemente entworfen mit flexiblengehäusesubstraten mit verteilten gestapelten antennen fürhochfrequenz-kommunikationssysteme
KR102610547B1 (ko) * 2017-01-04 2023-12-05 인텔 코포레이션 안테나 어레이를 위한 패키지 아키텍처
TWI663701B (zh) 2017-04-28 2019-06-21 矽品精密工業股份有限公司 電子封裝件及其製法
US10847869B2 (en) * 2017-06-07 2020-11-24 Mediatek Inc. Semiconductor package having discrete antenna device
US11509038B2 (en) 2017-06-07 2022-11-22 Mediatek Inc. Semiconductor package having discrete antenna device
US11394103B2 (en) * 2017-07-18 2022-07-19 Samsung Electro-Mechanics Co., Ltd. Antenna module and manufacturing method thereof
US10971825B2 (en) * 2017-07-28 2021-04-06 Samsung Electro-Mechanics Co., Ltd. Antenna module and method of manufacturing the same
KR102411147B1 (ko) * 2017-07-28 2022-06-21 삼성전기주식회사 안테나 모듈 및 안테나 모듈 제조 방법
CN111052509B (zh) * 2017-08-30 2022-03-29 株式会社村田制作所 天线模块
CN107959109A (zh) * 2017-11-05 2018-04-24 中国电子科技集团公司第五十五研究所 硅基一体化集成高增益天线及天线阵列
KR102028714B1 (ko) * 2017-12-06 2019-10-07 삼성전자주식회사 안테나 모듈 및 안테나 모듈 제조 방법
KR102435019B1 (ko) * 2017-12-15 2022-08-22 삼성전자주식회사 전자파 차폐구조를 포함하는 전자기기
KR20190105346A (ko) 2018-03-05 2019-09-17 삼성전자주식회사 메모리 패키지 및 메모리 장치
CN108494430B (zh) * 2018-03-21 2020-10-09 北京理工雷科雷达技术研究院有限公司 一种小型化毫米波射频前端
US10741508B2 (en) * 2018-04-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having antenna and manufacturing method thereof
US11043730B2 (en) * 2018-05-14 2021-06-22 Mediatek Inc. Fan-out package structure with integrated antenna
US20190348747A1 (en) 2018-05-14 2019-11-14 Mediatek Inc. Innovative air gap for antenna fan out package
US10566686B2 (en) * 2018-06-28 2020-02-18 Micron Technology, Inc. Stacked memory package incorporating millimeter wave antenna in die stack
US11081453B2 (en) * 2018-07-03 2021-08-03 Mediatek Inc. Semiconductor package structure with antenna
CN110828962B (zh) 2018-08-09 2021-08-03 财团法人工业技术研究院 天线阵列模块及其制造方法
KR102066904B1 (ko) 2018-09-18 2020-01-16 삼성전자주식회사 안테나 모듈
US10411752B1 (en) 2018-10-29 2019-09-10 Globalfoundries Inc. Methods, apparatus, and system for high-bandwidth on-mold antennas
KR102499038B1 (ko) 2018-12-06 2023-02-13 삼성전자주식회사 안테나 모듈
US11029387B2 (en) * 2018-12-14 2021-06-08 GM Global Technology Operations LLC Radar system with frequency conversion and corresponding method
US11417959B2 (en) 2019-04-11 2022-08-16 Samsung Electro-Mechanics Co., Ltd. Chip antenna module and electronic device
US11431107B2 (en) * 2019-04-11 2022-08-30 Samsung Electro-Mechanics Co., Ltd. Chip antenna module and method of manufacturing chip antenna module
US11223124B2 (en) 2019-05-10 2022-01-11 Microsoft Technology Licensing, Llc Variable ground plane tuning compensation
CN110224214A (zh) * 2019-06-06 2019-09-10 天通凯美微电子有限公司 一种天线阵列和射频前端器件与芯片集成的电子设备
KR20200145959A (ko) 2019-06-21 2020-12-31 삼성전자주식회사 반도체 패키지
CN115693104B (zh) * 2020-02-25 2024-03-08 荣耀终端有限公司 一种天线连接装置、天线组件和电子设备
US11870130B2 (en) * 2020-07-27 2024-01-09 Infineon Technologies Ag Antenna apparatus and fabrication method
CN111900155A (zh) * 2020-08-19 2020-11-06 上海先方半导体有限公司 模块化封装结构及方法
US11258162B1 (en) * 2020-09-16 2022-02-22 Infineon Technologies Ag Antenna package and method of formation thereof
CN112993578B (zh) * 2021-01-19 2022-04-26 中国人民解放军国防科技大学 一种极化编码相控阵限幅天线
CN113629042A (zh) * 2021-06-29 2021-11-09 北京七芯中创科技有限公司 一种基于倒装工艺芯片与基板天线的集成化结构
CN117394015B (zh) * 2023-10-27 2024-07-09 惠州市特创电子科技股份有限公司 三维相控阵天线封装及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6154176A (en) * 1998-08-07 2000-11-28 Sarnoff Corporation Antennas formed using multilayer ceramic substrates
US6971162B2 (en) * 2003-05-13 2005-12-06 Motorola, Inc. Localized enhancement of multilayer substrate thickness for high Q RF components
US6927745B2 (en) 2003-08-25 2005-08-09 Harris Corporation Frequency selective surfaces and phased array antennas using fluidic dielectrics
US7518229B2 (en) 2006-08-03 2009-04-14 International Business Machines Corporation Versatile Si-based packaging with integrated passive components for mmWave applications
DE102007046566B4 (de) * 2006-10-05 2011-07-07 Infineon Technologies AG, 85579 HF-Frontend für ein Radarsystem
US7939945B2 (en) * 2008-04-30 2011-05-10 Intel Corporation Electrically conductive fluid interconnects for integrated circuit devices
US7916083B2 (en) * 2008-05-01 2011-03-29 Emag Technologies, Inc. Vertically integrated electronically steered phased array and method for packaging
US7728774B2 (en) * 2008-07-07 2010-06-01 International Business Machines Corporation Radio frequency (RF) integrated circuit (IC) packages having characteristics suitable for mass production
US20100127937A1 (en) 2008-11-25 2010-05-27 Qualcomm Incorporated Antenna Integrated in a Semiconductor Chip
US8362599B2 (en) * 2009-09-24 2013-01-29 Qualcomm Incorporated Forming radio frequency integrated circuits
US8149166B1 (en) * 2010-03-18 2012-04-03 The United States Of America As Represented By The Secretary Of The Air Force Scalable phased array beamsteering control system
US8411444B2 (en) * 2010-09-15 2013-04-02 International Business Machines Corporation Thermal interface material application for integrated circuit cooling
US8816906B2 (en) 2011-05-05 2014-08-26 Intel Corporation Chip packages including through-silicon via dice with vertically inegrated phased-array antennas and low-frequency and power delivery substrates

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10615133B2 (en) 2013-09-27 2020-04-07 Intel Corporation Die package with superposer substrate for passive components
TWI728879B (zh) * 2019-12-12 2021-05-21 友達光電股份有限公司 晶片裝置

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WO2012151003A3 (en) 2013-03-14
US9653805B2 (en) 2017-05-16
TWI619221B (zh) 2018-03-21
US20120280860A1 (en) 2012-11-08
US8816906B2 (en) 2014-08-26
KR101561759B1 (ko) 2015-10-19
KR20140014259A (ko) 2014-02-05

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