TW201218007A - Architecture guided optimal system precision definition algorithm for custom integrated circuit - Google Patents

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201218007 六、發明說明： C 明戶斤屬卿々真3 發明領域 本發明係有關於在訂製型積體電路(IC)或特定應用積 體電路(ASIC)自動化地選擇定點或浮點表示型態之方法。 【先前技術3 發明背景 隨著電子裝置的變成愈來愈用戶友善，加諸電子裝置 上的特徵結構也不斷地成長。舉例言之，於針對嵌入型應 用的典型硬體產品開發週期中，演算法開發首先係由演算 法專家進行。於具體實現期間，工程師運用八81(：解決辦法 或運用可規劃解決辦法諸如數位信號處理器（D S P)核心而 將設計轉譯成硬體。若此點係屬可能，則設計師利用DSP 販售商所提供的工具而開發組合代碼來靶定於DSP核心。 因效能/記憶體腳印極其重要，故需採用瞭解演算法的工程 師及目標DSP之微架構及工具來開發韌體。 轉移浮點演算法至定點數碼系統乃產品開發中常需面 對的問題，特別係涉及信說處理演算法具體實現的問題。 不幸，此項努力通常不由數瑪格式表示型態的技術優點決 定，反而係由處理器的利用性或所察知的具體實現成本決 定。要緊地，於信號處理階段㈣所使㈣數碼格式係經 良好選擇，因而實現系統所期望的增I已經從事大量努 力致力於不在貨架D S P上將洋點系統模型轉換成定點系統 具體實現。常見情況為系統設計師不具有在DSP中選擇 3 201218007 ALU寬度的彈性。系統設計師必須接受所給(或可利用）的情 況來將系統從浮點模型轉換成Dsp所支援的數碼表示型態。 定.點與浮點表示型態相關聯之效益與折衷乃許多論點 的主題。在一給定信號範圍，定點數碼系統與浮點數碼系 統間之差係在第1厶至汨圖所示實例表示，其次討論如下。 現在轉向參考第1A圖，若數碼格式表示型態係限於n 個位元’則系統可執行2N可能的表示型態。若在輸入端的 L 5虎功率（及因而振幅)範圍係展開於χ分貝⑽），及為求簡 明’右整個系統具有均—增益，使得輸出信號展幅(及在系 、先中任‘點的L號展幅）係在相同的X分貝。則/表示型態 可均一地分布在此χ分貝範圍。隨著Ν的減少，系統之硬體 成本減低但如此導致更少箱（㈣及更多量化錯誤。在典 里通儿系統中’對治此項問題之__個傳統方法係使用定標 (SCaHng)。賴輸人錢之靜態可能相當大，但於系統 之時間常數的信號動態範圍只是其中一個分量。因此，藉 由採用適當定標，可能將發明人之數碼系統所表示之範圍 限於X分貝的-個小分量。此項操作習知係由系統設計師以 適當考量進行，原因在於除了量化雜訊外，定標導入了捨 入(rounding)雜訊的可能。 第1B圖顯示相同N位元係用在浮點方案之情況實例。 若k位元係用於指數’而n_k位元係用於尾數，則在單—位 數表示型態變得相當複雜難以呈現(如財點所為）。但若表 示型態係經良好地選擇’則可能具有—種格式此處2A(n_k) 尾數位元涵蓋信號之任何給定的動態It®，而2_種_ 201218007 箱係存在於該信號展幅。舉财之，若《展幅為80分貝， 及此一範圍可安全地劃分成八個10分貝箱，則3位元需用於 指數，而剩餘η·3位元可隸尾數。如此表示於第1B圖。 於開發期間，設計師精製系統模型或演算法來解決特 疋問題。通常’第一系統模型係以浮點表示以避免量化及 捨入雜訊問題。已經開發系統模型後，然後， 將模型、祌m T ^ 定的特^ 或演算法轉換成其定點/浮點特性預先經規 二定當Μ設計㈣慮定點具體實現時，定標 此等，、异；^頁經手動界定。通常如此進行時並無有關 點表示5^運算成本硬體的準確概念。當與模型相異的浮 指數或尾:為選用的形式表示型態時，系統設計師對用於 型態格式。的位凡無法控制，因而必須處理低於最佳表示 【日月内容】 發明概要 具體ί:ΓΓ，揭示針對欲在一訂製型積體電路(ic) 示型態^代碼自動化地決定—最佳數媽格式表 圍對靜_ H ㈣、藉4於該模型或代碼巾之動態範 定點數=二比值，及基於該比值而選擇-浮點或一 型態格式，：=;基於—成本函數決定一最佳數碼表示 聯之硬體面Μ ^係包括與―預定㈣精度算術相關 表示型:::及功率成本;自動化地產生針對該最佳數: 器架構製的處理器架構；及將該所產生的處埋 ..、、於半導體製造之該訂製型積體電路之—電 201218007 腦可讀取描述。 刖述構面之具體實現可包括下列中之一或多者。該方 法包括在具有所產生的處理器架構之一訂製型積體電路上 執行電腦可讀取代碼。數碼表示型態格式可更進一步基於 一或多個ic效能要求而選擇，該等效能要求包含決定數碼 表不型態、硬體面積及功率成本之記憶體儲存要求、即時效 能、或在任一種數碼表示型態之效能降級。決定數碼表示型 態格式所需位元數，而位元數可具有奇位元數，而非常用的 位兀數，諸如8、16、24、32、64、128、或2、位元。處理程 序也包括檢查所選數碼表示型態格式係低於雜訊下限。 較佳實施例之優點可包括下列中之一或多者。系統將 5平估處理程序全自動化，因而將全部成本皆列入考慮，系 統設計師對最佳可能的數碼表示型態及位元寬度候選者進 行評估。該方法可以快速且自動化方式評估一給定硬體 (HW)具體實現之面積、時間及功率成本。此種方法係用作 為成本運算引擎。該處理程序採用設計_驗證_最佳化方法來 針對一給定應用用途找出最佳數碼格式表示型態。該方法 允a午基於演算法以最佳方式而自動化地進行數位信號處理 器（DSP)的合成。如此給予系統新的彈性度，亦即數碼格式 及算術邏輯單元(ALU)寬度可以是不標準。可經選擇來適合 系統的要求。但系統設計師無需知曉選用一特定表示型態 優於另一表示型態相關聯之硬體面積、延遲及功率成本。 該方法可針對一給定系統來達成最佳數碼格式表示型態， 或至少針對系統設計師縮窄選擇集合來獲得最佳系統設 201218007 計。該處理程序允許硬體面積、延遲及功率在演算法評估 階段儘可能準確地加以模型化。定點及浮點表示型態係從 整體觀點考量。數碼精度變更處理程序為自動化。系統可 評估系統效能與量測雜訊下限的增高。系統係從整體觀點 考量即時效能限制，而非單只考量執行單元，因而整個訂 製型積體電路之面積、功率及效能特性皆顯著加強。 系統之較佳實施例之其它優點可包括下列中之一或多 者。系統改進晶片設計上的問題而使其變成簡單的處理程 序。该等貫施例將產品開發程序之關注焦點從硬體具體實 現程序移回產品規格及電腦可讀取代碼或演算法設計。替 代被束縛在特定硬體選擇上，t腦可讀取代碼或演算法可 在對該應用為特別最佳化之處理器上具體實現。較佳實施 例自動化地產生最佳化處理器連同全勒關聯之軟體工^ 及勃體應用程式。此·》處理程序可以數日時敗成，而非 如習知般糾數年。所需自動化系統絲驗，且使得晶 片設計變成自純程序，0此演算法設計師切可直接: 製作硬體晶片而無需任何晶片設計知識，原因在於主要輸 入系統者為電腦可讀取代碼、模型或演算法規^ 基元(primitive)。 圖式簡單說明 第1A至1B圖顯示數碼表示型態之實例。 第2A圖顯示自動化地產生製 土】农生積體電路伴以自動數 碼表示型態格式選擇之系統操作實例。 勒 示型態決 第2B圖以更進-步細節顯示—種自動數碼表 201218007 定處理程序。 第2C圖以更進-步細節顯示—種自動精度決定處理程序。 第3圖顯示第2A圖之處理程序應用至射頻接收器之實例。 第4圖顯*自動化喊生訂製型频電路之纟、統實例。 t實施方式3 較佳實施例之詳細說明 第2A圖顯示自動化地產生訂製型積體電路伴以自動數 碼表示型態格式選擇之线_實例。料、統絲於演算 法或代碼作為輸入及使用高度自動化工具，其實質上無需 要求人為介入，自動化地設計及產生訂製型積體電路。 現在轉向參考第2八圖，該處理程序接收及分析以高階 語言諸如C或Matlab模型載明之演算法（10)。於一個實施例 中’假设產品之第一版本係使用浮點數碼表示型態開發。 如此可以是任—型浮點表示型態，但具體實施例可使用32-位元IEEE浮點表示型態。該處理程序需要藉產品的開發器 或系統架構識別下列中之一或多者： 需最佳化的以浮點格式表示之參數。 系統之工作C代碼或模型。 系統之即時效能限制。 輸入彳§號之靜態範圍。 透過该系統之時間常數相同信號之動態範圍。 由於捨入及量化而可接受之雜訊下限的最大增高。 該處理程序決定動態範圍對靜態範圍之比值（12)。若該 比值並非接近1 ,則以浮點數碼表示塑態為佳。若該比值接 201218007 近1，則以疋點表不型態為佳（14)。其次，該處理程序應用 啟發式方法來決定實際數碼表示型態格式（16)。決定於所選 數碼表示型態格式中之精度位元數目（18)。該處理程序施加 所選數碼表示型態格式（定點或浮點格式）及所選位元寬度 至變數，及迭代重複地決定具有訂製型算術邏輯單元(ALU) 之最佳處理器架構來處理所選數碼表示型態格式及位元數 目（20)。製造具有處理器架構之硬體的訂製型1(：(22)。該處 理程序也自動化地產生針對該處理器架構為最佳化之韌體 來在邊訂製型1C上跑該演算法(24)。然後，與手工打造訂製 型晶片設計程序相反，韌體在該訂製型1(:上執行而以極少 或無人為介入而完成從演算法至訂製型硬體的轉換。 結果為具有新的彈性度之一種訂製型晶片解決辦法， 亦即數碼格式及算術邏輯單元(ALU)寬度可以是不標準。數 碼格式及ALU寬度可經選擇來適合系統的要求。但系統設 計師無需知曉選用一特定表示型態優於另一表示型態相關 聯之硬體面積、延遲及功率成本。 第2A圖之系統改善晶片設計問題，使得晶片設計變成 簡單處理程序。系統去除風險且讓晶片設計變成自動化處 理程序’使得演算法設計師本身即可直接製作硬體晶片而 無需任何晶片設計知識。系統的主要輸入為以高階語言諸 如C或Matlab寫成的電腦可讀取代碼或演算法規格。系統可 最佳地選擇具有最佳數碼點表示型態的最佳硬體指令集， 其最佳化執行效能，且有極少雜訊係來自於數碼點選擇及 位7L精度。最佳數碼表示型態格式及位元精度之選擇係透 201218007 力過細節模擬Μ，來對紋職能_之-集合顯示最佳 架構’及提供顯著效能效益。相反地，傳細法迫使設計 師使用任意定鹤構。—旦針對制程式代碼/演算 數碼表示型態格式及位元精度，無需人為介人而由系統自 動化地產生訂製型频電路，如轉短產品開發時間與成 本。利用自動化地產生的軟體開發套件(SDK)及自動產生的 韌體’訂製型ic可有效地跑代碼/演算法。 實施例將產品開發處理程序之關注焦點從硬體具體實 現方法拉回產品規格及電腦可讀取代碼或演算法設計。替 代被束缚於特定硬體選擇，電腦可讀取代碼或演算法可在 特別針對該項應用為最佳化的處理器上具體實現。較佳實 施例自動化地產生最佳化處理器連同全部相關聯之軟體工 具及韋刃體應用程式。此-處理程序可以數日時間完成，而 非如習知般需時數年。 私用第2A圖之處理程序應用至軟體可規劃數位信號處 理益(DSP)之開發’可判定跨系統的全部階段具有最佳效能 之單一數碼格式。若該模型或代碼係靶定於固定硬體，則可 獨立地達成針對线料贿段具有最佳效能之數碼格式。 其次，討論產生訂製型硬體之第2A圖之應用實例。第3 圖顯不從天線（圖中未顯示）接收無線信號且提供給類比前 端（AFE) 92之通訊系統接收||。無線信號係由類比至數位 轉換器(ADC) 93所接收且提供給執行來自記，隨94之代碼 的數位信號處理器(DSP) 95。DSP 95依據第2A圖之處理程 序，使用汀製型设定的ALU 96執行數學運算。DSP 95也接 10 201218007 收來自用戶介面（UI) 98之指令。 於如上系統中’ ADC 93經常性地經選擇來即使接收自 AFE 92的最微弱信號也將有數個資訊位元於該樣本。ADC 93樣本大小係由系統預期操作的輸入信號對雜訊比（SNR) 及於樣本完成信號處理之預期增益所決定。於前述用途之 情況下，全部信號處理皆係藉DSP 95完成。要緊地於信號 處理階段期間所使用的數碼格式須經良好選擇，因而實現 預期得自系統之增益。傳統上系統設計師不具有在Dsp選 擇ALU寬度之彈性。系統設計師必須接受所給定的（或可資 利用的）情況，及將系統從浮點模型轉成由DSP95m支援之 數碼表示型態。但利用第2A圖之方法，系統可於ALU %自 動化地選擇最佳數碼表示型態及位元寬度來解決系統設計 師之特殊問題。 該方法計算動態範圍對靜態範圍之比值。若該比值 大，則適當表示型態可能是浮點。財實例中，接收自天 線的資-fl不可犯於忒彳§號之整個靜態範圍以數個樣本之跨 巾:改k。於此種情況下’定點表示型態需具體實現顯著定 標演算法來確保資訊不會遺漏。但採用經合宜地選擇的浮 點數碼格式(及位元寬度係基於ADC的樣本大小擇定），則將 =除定標或顯著減低定標的複雜度。此外，通過各個階段 ^ =位轉目可能遠更少’原因在於大部分通訊接收器 心用中’只需處理數個有效位元1點表示型態防止溢流 所需額外位元因浮點表示型“受限制。 設信號之靜與信叙動態範_同（典型地於 201218007 影像處理）’則可能定點麵·的效能較佳。定點硬體的 面積較小，及針對相等位元數目耗用較低功率。假設信號 之動態範ϋ大，則浮點麵型態科輯少所需位元數目 而未有損處理的精度。 第2 Β圖以更進一步細節顯示一種自動數碼表示型態決 定處理程序。第2Β圖中，接收輸入參數(6〇)。然後執行判 定處理(6 2)。於自動選擇浮點或定點格式後，處理程序決定 期望的位元寬度（64)。評估雜訊下限(66)，若未滿足雜訊限 制，處理程序迴圈返回64來視需要增加位元寬度。從66， 處理程序相對於系統必須滿足的限制或標準而評估最終數 碼表示型態（68)。 有關針對給定系統之較佳數碼格式，運用最佳化成本 函數來獲致決策。成本函數包含下列。 估汁得因使用浮點表示型態所導致記憶體儲存裝置之 節省。 針對兩個可能的具體實現候選者，硬體面積及功率成 本之評估。 任一種情況下，即時效能狀況之評估。 估計因任一種格式所導致之效能降級。 以此等參數作為成本函數之輸入，進行最佳化演算法 而獲致決定此U是否f要浮點表示錢。若否，則演 算法建議採用定點表示型態。 、 -旦就所選格式做出決定，則次—步驟係識別該格式 所需的精確位元數。 12 201218007 第2C圖以更進一步細節顯示一種自動精度決定處理程 序。首先，處理程序識別輸入變數、位元寬度 '及期望的 信號對雜訊比（SNR)(72)。其次，處理程序決定欲完成的算 術運算（74)。處理程序決定要求的精度(76)〇其次，處理程 序評估與所要求之精度相關聯的成本函數(78)。若該成本函 數係低於預定臨界值，則退出處理程序。另外，若成本高， 則處理程序改變一個系統變數且迴圈返回繼續精度決定之 處理程序(74)。 在一實施例中，精度估計演算法包括以下編碼： 1) 識別全部系統臨界輸入及其位元寬度。此乃該演算 法之輸入中之一者； 2) 識別輸入SNR。此必然也是系統之輸入； 3) 使用系統模型描述之靜態語法剖析，識別此等變數 上之全部算術運算集合； 4) 估計該等算術運算集合配合SNR之最小減少所需精度; 5) 估計成本函數；及 6) 若成本係高於臨界值，則沿減低成本之各條軸線前 進。成本函數之結果將指出欲沿其前進之軸線。於一個實 例中，如此可包括插人定標階段來減少有效位元數，合併 算術運算來_更寬的㈣精度，同時轉更小的輸入與 輸出財’接受SNR之減低，提高系統並行地執行較小精 度運算的鮮來達練絲度結果，減低祕巾某些階段 之精度’及提高系統中其它階段之精度但減低總成本等。 不似標準DSP將其本身限於16、24或32位元表示型 13 201218007 態，系統評估全部表示型態格式。前—步驟賴決定涉 要的位讀目之粗略估值。如此在本次運算中更進一步微 :°為了執行本運算，再度可使用成本函數諸如後述者。於 一個具體實現中，成本函數包括用以執行下列動作之方法、: 評估與一給定位元精度算術之具體實現相關聯的硬體 面積及功率成本； 4 針對該給定位元精度算術，評估即時效能限制 ==法可估計涉及具—度算 估相此種數碼袼式所導致之系統snr的降級；及 運算=決定系統魏之臨界純魏轉職行的算術 經定義的成本函數係由最佳化演算法用來評估可能的 ===選者與達成最佳表示型態。該演算法係 始於系_仏義的精度，且使时_對任何給定變數所 執行的算親算數目來達成針對該魏之數碼格式的候選 者。然後估計成本，若該成本為可接受，則保有所選格式。 否則，沿最佳可能轴線(從估計成本推算）前進來達成新格 式’及重複該處理程序。此—演算法將在下—料加說明。 最佳化位元精度近似值係用來自動化地表示代碼中的 變數，及估計线通過各個使職例景況的效能。 結果相對於要求作比較，來更進一步最佳化該表示型 態。當所選最終表示型態隨估計位元精度而有重大改變 時，基於可利用的額外資訊重新運算，再度跑最佳化處理 201218007 程序。 前述全部少驟皆為自動化而無需主動人為介入。但在 該階段之開始與結束時之輪入及限制需由針對該演算法之 函數操作訓練有素的使用者提供。 第4圖顯示自動化地產生訂製型積體電路之系统實 例。第4圖之系統支援使用針對所選目標應用的可_硬體 解決辦法的指令集壓縮及變數寬度編碼，自動地產生真有 最佳指令糾減。目縣射秘通㈣高階語言 二如C、Matlab、系統C、福傳(F〇rtran)、她或任何其它語 言而表示為電腦可讀取代碼之演算法完成。該項規格包括目 標應用之描述’及亦包括—或多個限制，諸如期望的成本、 面積、功率、速度、效能、及硬體解決辦法之其它屬性。 於第4圖中，1C客戶產生產品規格丨〇2。典型地，初少 產叩規格包含期望產品的全部主要功能。從該產品，演算 法專豕識別針對該產品所需電腦可讀取代碼或演算法。部 分此等演算法可能可以IP得自第三方或得自標準發展委員 會。其中部分必須開發作為產品開發之-部分。藉此方式， 產°σ規格102更以電腦可讀取代碼或演算法104詳加說明’ 電腦可讀取代碼或演算法可以表示為程式，諸如^程式或數 學模型’諸如Mathlab模型等。產品規格1〇2也含有要求106， 諸如成本、面積、功率、方法螌別、存庫、及記憶體型別等。 電月&可讀取代碼或演算法104及要求106提供給自動化 IC產生裔110。只基於代碼或演算法104及加諸晶片設計的 限制，ic產生器11〇以極少或無人為介入，自動地產生輸 15 201218007 出，該輸出包括GDS檔案112、跑1(：的韌體114、軟體開發 套件(SDK) 116、及/或測試套組i18t3GDS檔案112及韌體114 係用來製造訂製型晶片120。 本系統改進晶片設計議題，使其變成簡單處理程序。 本系統將產品開發程序之關注焦點從硬體具體實現程序移 回產品規格及演算法設計。替代被束缚在特定硬體選擇 上，演算法可在對該應用為特別最佳化之處理器上具體實 現。本系統自動化地產生最佳化處理器連同全部相關聯之 車人體工具及韌體應用程式。此一處理程序可以數日時間完 成，而非如今日般需時數年。總而言之，本系統使得產品 開發的數位晶片設計部分進入黑盒子。 於一個實施例中，本系統產品可以下列作為輸入： 以C/Matlab界定的電腦可讀取代碼或演算法 要求的周邊裝置 面積目標 功率目標 邊際目標（内建多少額外資料量以供未來韌體更新及 複雜度增加） 處理程序選擇 標準胞元(Cell)存庫選擇 洌試性掃描 俨系、统的輸出可以是數位硬體巨集連同全部相關聯之韋刃 針對該數位硬體巨集為最佳化的軟體開發套件κ 也自動/(卜# $ 產生，故可具體實現韌體的未來更新而無需改 16 201218007 變處理器。 系統針對任何擇定的目標應用，執行完整及最佳硬體 解決辦法之自動化產生。雖然常見目標應用程式係在嵌入 式應用程式空間，但非必然囿限於此。 舉例言之，其次將討論支援自動化晶片設計系統之電 腦。電腦較佳包括處理器、隨機存取記憶體(RAM)、程式 記憶體（較佳為可寫式唯讀記憶體諸如快閃rom)、 及藉CPU匯流排耦接的輸出入(1/〇)控制器。電腦可選擇性 地包括耦接至硬碟及CPU匯流排之硬碟機控制器。硬碟可 用來儲存應用程式諸如本發明、及資料。另外，應用程式 可儲存於RAM或R〇M。1/0控制器係藉1/〇匯流排而耦接至 I/O介面。I/O介面透過通訊鏈路，諸如串列鏈路、區域網路、 無線鏈路、及並列鏈路，以類比或數位形式接收與發射資 料。選擇性地’顯示器'鍵盤、及指標裝置(滑鼠)也可連結 至I/O匯流排。另外，分開的連結（分開的匯流排)也可用於 I/O介面、顯示n、鍵盤、及指標裝置。可規劃處理系統可 預經規劃，或可藉從其它來源(例如軟碟、CD R0M、或另 一部電腦)下載程式而予規劃（及重新規劃）。 各電腦程式係具體有形地儲存在可由通用或特用可規 劃電腦可讀取的機n可讀取儲存媒體或裝置（例如程式記 憶體或磁碟）’用以當該儲存媒體或裝置係由該電腦讀取 時，組配與控制電腦的操作來執行此處所述程序。本發明 系統也可考慮在組配有電腦程式之電腦可讀取儲存媒體具 體實現’歧該㈣此組配_存親使得《以特定的 17 201218007 預先界定之料操作來執行此處所述功能。 已經於此處以相當細節敘述本發明來符合專利法且如 所要求地提供熟諸技藝人士以應帛新穎原、理及建構與運用 此等特化組件所需資訊。但須瞭解本發明可藉特別不同的 «•又備及裝置進行，及可未#離本發明之範圍而就設備細節 及操作程序二者做出多項修改。 【圖式簡翠 明】 第1A至1B圖顯示數碼表示型態之實例。 第2A圖顯示自動化地產生訂製型積體電路伴以自動數 碼表示型態格式選擇之系統操作實例。 第2 B圖以更進一步細節顯示一種自動數碼表示型態決 定處理程序。 第2C圖以更進一步細節顯示一種自動精度決定處理程序。 第3圖顯示第2A圖之處理程序應用至射頻接收器之實例。 第4圖顯示自動化地產生訂製型積體電路之系統實例。 L主要元件符號說明 10-26、60-68、72-80…處理方塊 92…類比前端(AFE) 93…類比至數位轉換器(ADC) 94···記憶體 95…數位信號處理器(Dsp) 96…算術邏輯單元(ALU) 98…用戶介面(υι) 102…產品規格 104.. .電腦可讀取代碼或演算法 106.. .要求 110.. .自動化積體電路(1C)產生器 112.. .GDS 檔案 114.. .韌體 116.. .軟體開發套件(SDK) 118.. .測試套組 120.··訂製型晶片

Claims (1)

1. 201218007 七、申請專利範圍： 1. 一種針對欲在一訂製型積體電路(1C)具體實現之一模型 或代碼自動化地決定一最佳數碼格式表示型態之方 法，該方法包含： a. 決定於該模型或代碼中之動態範圍對靜態範圍 之一比值，及基於該比值而選擇一浮點或一定點數碼表 示型態； b. 基於一成本函數決定一最佳數碼表示型態格 式，該成本函數係包括與一預定位元精度算術相關聯之 硬體面積及功率成本； c. 自動化地產生針對該最佳數碼表示型態格式而 訂製的處理器架構；及 d. 將該所產生的處理器架構合成為用於半導體製 造之該訂製型積體電路之一電腦可讀取描述。 2. 如申請專利範圍第1項之方法，其係包含使用針對作為 一最佳化成本之該數碼表示型態之一記憶體儲存要求。 3. 如申請專利範圍第1項之方法，其係包含針對作為一最 佳化成本之該數碼表示型態決定即時效能。 4. 如申請專利範圍第1項之方法，其係包含決定在該數碼 表示型態格式中需要的位元數目。 5. 如申請專利範圍第4項之方法，其中該位元數目包含任 何任意數目。 6. 如申請專利範圍第1項之方法，其係包含決定所選數碼表 示型態格式是否將一輸入信號值推進低於一雜訊下限。 19 201218007 7. 如申請專利範圍第1項之方法，其係包含使用一成本函 數評估該最佳數碼表示型態格式及若該成本函數評估 超過一期望成本，則沿一可變軸線前進來滿足一系統成 本要求。 8. 如申請專利範圍第1項之方法，其係包含將一定標操作 插入該模型或代碼來達成一期望成本。 9. 一種針對欲在一訂製型積體電路(1C)具體實現之一模型 或代碼自動化地決定一最佳數碼格式表示型態之系 統，該系統包含電腦可讀取代碼來： a. 決定於該模型或代碼中之動態範圍對靜態範圍 之一比值，及基於該比值而選擇一浮點或一定點數碼表 示型態； b. 基於一成本函數決定一最佳數碼表示型態格 式，該成本函數係包括與一預定位元精度算術相關聯之 硬體面積及功率成本； c. 自動化地產生針對該最佳數碼表示型態格式而 訂製的處理器架構；及 d. 將該所產生的處理器架構合成為用於半導體製 造之該訂製型積體電路之一電腦可讀取描述。 10. 如申請專利範圍第9項之系統，其係包含使用針對作為 一個最佳化成本之該數碼表示型態之一記憶體儲存要 求之代碼。 11. 如申請專利範圍第9項之系統，其係包含針對作為一最 佳化成本之該數碼表示型態決定即時效能之代碼。 20 201218007 12. 如申請專利範圍第9項之系統，其係包含決定在該數碼 表示型態格式中需要的位元數目之代碼。 13. 如申請專利範圍第12項之系統，其中該位元數目包含任 何任意數目。 14. 如申請專利範圍第9項之系統，其係包含決定所選數碼 表示型態格式是否將一輸入信號值推進低於一雜訊下 限之代碼。 15. 如申請專利範圍第9項之系統，其係包含使用一成本函 數評估該最佳數碼表示型態格式及若該成本函數評估 超過一期望成本，則沿一可變軸線前進來滿足一系統成 本要求之代碼。 16. 如申請專利範圍第9項之系統，其係包含將一定標操作 插入該模型或代碼來達成一期望成本之代碼。 21