TW201214427A - Variable delay circuit, recording apparatus, and delay amount calibration method - Google Patents

Description

201214427 六、發明說明： 【發明所屬之技術領域】 本揭示發明相關於可變延遲電路、記錄裝置、以及延 遲量校正方法，且更明確地說，用於相關於關於使用在該 記錄裝置之記錄驅動脈衝的產生之邊緣脈衝的延遲線之延 遲量設定的適當技術。 【先前技術】 爲藉由維持在使用半導體雷射之光碟中的記錄特徵而 穩定地實施記錄，實施驅動記錄雷射之雷射驅動脈衝的調 整。例如，實施雷射驅動脈衝之規定脈衝邊緣時序的調整 0 因此，在雷射驅動脈衝的產生電路中，將指示構成雷 射驅動脈衝之各邊緣時序的邊緣脈衝輸入至個別延遲線。 藉由改變各延遲線的延遲量，調整各邊緣時序，並藉由使 用該等已調整之邊緣時序的操作產生雷射驅動脈衝。 【發明內容】 至於產生雷射驅動脈衝的電路，必需精確地設定延遲 線的延遲量。例如，以將具有規定延遲時間之延遲元件串 聯連接於複數級中，以控制輸入訊號通過之級數的此種方 式將延遲線組態成可變延遲電路。此處，各延遲線的延遲 量依據溫度條件而改變。至於該變化，當未調整適當的延 遲級數，且未得到相關於輸入訊號（例如，邊緣脈衝）的 -5- 201214427 規定延遲量時，雷射驅動脈衝未最佳化。 因此，如日本未審查專利申請案公告編號第2002-3 24369號及日本未審查專利申請案公告編號第2000-1 3 4072號所揭示的，可能載置藉由延遲線校正延遲量設定 的校正電路，例如，DLL (延遲鎖定回路）。同時，電路 組態的簡化及具有高精確度的延遲量設定可能係必要的。 使用在雷射驅動脈衝之產生電路中的可變延遲電路可 能以高精確度實施延遲量校正係可取的。此外’可能防止 電路組態之尺寸的顯著增加係可取的。 根據本揭示發明的實施例，提供一種可變延遲電路， 包括：延遲線，於其中可變地設定延遲量；延遲設定單元 ，使用單元延遲控制値實施該延遲線的延遲設定’該單元 延遲控制値用於執行待提供給至該延遲線之輸入訊號的該 延遲量之延遲及該延遲線中的預定單元延遲量之延遲；脈 衝產生器，在校正週期中將測試脈衝與該輸入訊號重疊， 並相關於該測試脈衝產生具有該單元延遲量的比較脈衝； 以及單元延遲判定單元，藉由在該校正週期中將該單元延 遲控制値供應至該延遲設定單元，設定該延遲線中之該單 元延遲量的該延遲、基於該比較脈衝及經由該延遲線施加 該單元延遲量的該測試脈衝之間的相位比較結果判定等效 於該單元延遲量的該單元延遲控制値、並將該已判定之單 元延遲控制値作爲校正結果的該單元延遲控制値提供至該 延遲設定單元。 另外，該單元延遲判定單元可能基於計數値依據該相 -6- 201214427 位比較結果上升或下降之升/降計數器的値判定該單元延 遲控制値。 又，將延遲元件串聯連接於複數級中的該延遲線可能 藉由設置在該延遲設定單元中之該延遲元件的該級數延遲 該輸入訊號。 又，該延遲設定單元可能基於使用用於設置成該單元 延遲控制値之該預定單元延遲量的延遲之該單元延遲級數 ，並也使用待提供給該輸入訊號的該延遲量而得到的計算 結果，在該校正週期以外的時間設定該延遲線的該延遲級 數，且該單元延遲判定單元可能基於該計數値係依據該相 位比較結果上升或下降的該升/降計數器之該値將該單元 延遲級數判定爲該單元延遲控制値，並將該等單元延遲級 的判定數量提供給該延遲設定單元。 或者，該延遲設定單元可能該延遲設定單元可能基於 該單元延遲控制値實施該延遲元件之電源電壓的設定，並 依據待提供給該輸入訊號的延遲量實施該延遲線之該延遲 級數的設定，且該單元延遲判定單元可能基於該計數値依 據該相位比較結果上升或下降之該升/降計數器的該値判 定用於該延遲元件之該電源電壓的該設定之該單元延遲控 制値，並將該已判定單元延遲控制値提供至該延遲設定單 元。 又，該升/降計數器可能包括該計數値依據該相位比 較結果上升或下降的次計數器，以及該計數値上升或下降 至該次計數器之設定最大値及設定最小値的主計數器。 201214427 根據本揭示發明的另一實施例，提供一種光學頭單元 ’藉由實施依據相關於記錄媒體之記錄驅動脈衝.的記錄操 作實施資訊記錄；以及記錄驅動脈衝產生單元，基於記錄 資料產生該記錄驅動脈衝。 此處，該記錄驅動脈衝產生單元可能包括：邊緣脈衝 產生器，當產生依據該記錄資料的該記錄驅動脈衝時，將 指示一或複數個邊緣時序爲時序調整目標的一或複數個邊 緣脈衝輸出，相關於該等邊緣脈衝各者在該校正週期中重 疊測試脈衝與該邊緣脈衝，並相關於各測試脈衝產生具有 單元延遲量的比較脈衝；複數條延遲線，安裝成對應於各 邊緣脈衝，該等延遲線各者可變地設定待提供給輸入邊緣 脈衝的延遲量：複數個延遲設定單元，安裝成對應於各延 遲線，並使用單元延遲控制値實施相關於對應延遲線之延 遲設定，該單元延遲控制値用於實施待提供給該輸入邊緣 脈衝之延遲量的延遲及對應延遲線中的預定單元延遲量之 延遲；光脈衝產生器，使用已通過各延遲線的各邊緣脈衝 產生該記錄驅動脈衝；以及複數個單元延遲判定單元，安 裝成對應於各延遲線，各單元延遲判定單元藉由在該校正 週期中將該單元延遲控制値提供至對應延遲設定單元而將 單元延遲量的該延遲設定至該對應延遲線、基於該比較脈 衝及經由對應延遲線施加該單元延遲量的該測試脈衝之間 的相位比較結果判定等效於該單元延遲量之該單元延遲控 制値、並將已判定之單元延遲控制値作爲校正結果的該單 元延遲控制値供應至該對應延遲設定單元。 -8- 201214427 又，該等單元延遲判定單元各者可能基於計數値依據 該相位比較結果上升或下降之升/降計數器的値判定該單 元延遲控制値。 又，將延遲元件串聯連接於複數級中的該等延遲線各 者可能藉由設定在該等延遲設定單元各者中之該延遲元件 的該級數延遲輸入訊號。 又，該等延遲設定單元各者可能基於使用用於設置成 該單元延遲控制値之該預定單元延遲量的該延遲之該單元 延遲級數，並也使用待提供給對應邊緣脈衝的該延遲量而 得到之計算結果，在該校正週期以外的時間設定對應延遲 線的該延遲級數，且該等單元延遲判定單元各者可能基於 該計數値係依據該相位比較結果上升或下降的該升/降計 數器之該値將該單元延遲級數判定爲該單元延遲控制値’ 並將該等單元延遲級的判定數量提供給對應延遲設定單元 0 或者，該等延遲設定單元.各者可能基於該單元延遲控 制値實施對應延遲線的該延遲元件之電源電壓的設定，並 依據待提供給對應邊緣脈衝之該延遲量實施對應延遲線之 該延遲級數的設定，且該等單元延遲判定單元各者可能基 於該計數値依據該相位比較結果上升或下降之該升/降計 數器的該値判定用於該延遲元件之該電源電壓的該設定之 該單元延遲控制値，並將該已判定單元延遲控制値提供至 對應延遲設定單元。 又，該升/降計數器可能包括該計數値依據該相位比 -9 - 201214427 較結果上升或下降的次計數器，以及該計數値上升或下降 至該次計數器之設定最大値及設定最小値的主計數器。 又’該光學頭單元可能係光學拾取單元，並藉由將相 關於光學記錄媒體之該記錄操作實施爲依據記錄驅動脈衝 的雷射輸出而實施該資訊記錄，且該記錄驅動脈衝產生單 元可能基於該記錄資料將雷射驅動脈衝產生爲該記錄驅動 脈衝。 又’該記錄資料可能係作爲有限執行長度碼的記錄資 料，並可能另外包括產生遮罩訊號的遮罩訊號產生單元， 使得該記錄資料之執行長度變成規定長度或更長的週期係 該校正週期，且該邊緣脈衝產生器可能依據該遮罩訊號將 該測試脈衝與該邊緣脈衝重疊，從而輸出重疊脈衝。 又，在依據該遮罩訊號的該校正週期中，可能將用於 從經由該延遲線輸入之該邊緣脈衝移除該測試脈衝的測試 脈衝移除電路設置在該光脈衝產生器中。 根據本揭示發明的另一實施例，提供一種延遲量校正 方法，包括：在基於該單元延遲控制値設定該延遲線中之 該單元延遲量的該延遲之後的校正週期中將測試脈衝與該 輸入訊號重疊，並產生具有相關於該測試脈衝之該單元延 遲量的比較脈衝；實施該比較脈衝及經由該延遲線施加該 單元延遲量的該測試脈衝之間的相位比較；以及基於該相 位比較結果判定等效於該單元延遲量的該單元延遲控制値 ，並致能將作爲校正結果之單元延遲控制値的該已判定單 元延遲控制値使用在該延遲線之該延遲量的後續設定中。 -10- 201214427 在本揭示發明中，該延遲線的延遲量校正可能使用延 遲該輸入訊號（例如，邊緣脈衝）之該延遲線自身實施。 亦即，在預定校正週期中，藉由重疊測試脈衝及輸入 訊號，可能通過以單元延遲量設定的延遲線。可能在此延 遲線中延遲的測試脈衝及具有相關於該測試脈衝之單元延 遲量的參考脈衝之間實施相位比較。藉由該相位比較結果 ，可能校正該單元延遲控制値。因爲在使用提供給該輸入 訊號的該延遲量及該單元延遲控制値之該延遲線上實施延 遲設定（例如，延遲級數的設定或延遲元件之電源電壓的 設定），可能藉由連續地校正該單元延遲控制値實施具有 高精確性的延遲設定。 根據本揭示發明的實施例，該延遲線的延遲量校正係 使用延遲該輸入訊號（邊緣脈衝）的該延遲線自身實施， 使得可能實施具有高精確性的延遲量校正。特別係使用用 於各邊緣脈衝的延遲線實施該延遲量校正，使得可能實施 吸收該等延遲線之間的元件之變異的延遲量校正。因此， 在該記錄裝置中，可能依據溫度條件等產生具有高精確性 的記錄驅動脈衝，關聯穩定記錄特徵。 此外，可能不設置校正延遲線，使得可能防止電路尺 寸的增加。 【實施方式】 在下文中，將描述根據本揭示發明之實施例的可變延 遲電路、記錄裝置、以及延遲量校正方法。此處，將實施 -11 - 5 201214427 相關於光碟之記錄及再生的光碟驅動裝置提供爲該記錄裝 置之範例。此外，將提供將本揭示發明的可變延遲電路載 置在該光碟驅動裝置之寫入策略單元中的範例。描述將以 下列順序產生： 1.光碟驅動裝置的組態 2 ·雷射驅動脈衝的產生 3. 比較範例及DLL的組態 4. 第一實施例 5. 第二實施例 6. 第三實施例 7·第四實施例 8 .修改範例 [1.光碟驅動裝置的組態] 將參考圖1詳細地描述根據本揭示發明的實施例之光 碟驅動裝置的組態。 根據本實施例的光碟驅動裝置可能實施相關於光碟（ CD)、數位多樣化光碟（DVD )、藍光光碟（註冊商標） 、或再生專用光碟，如次世代光碟等、或可錄光碟（單次 寫入光碟或可重寫光碟）的再生或記錄。 例如，可錄藍光光碟在具有40 5nm之波長的雷射（所 謂的藍光雷射）及具有0.85之NA的物鏡之間的組合條件下 實施相變化標記或色素變化標記的記錄或再生，且該記錄 及再生使用〇.32μπι之軌距、0.12μιη/位元的線密度、以及 -12- 201214427 作爲單一記錄及再生單元（RTjB :記錄單元區塊）之64KB (仟位元組）的資料區塊實施。 此外’在再生專用光碟上，再生專用資料係以具有約 λ / 4之深度的裝飾孔記錄。相似地，軌距爲〇 · 3 2 μ m，且線 密度爲〇· 12 μηι/位元。將64KB的資料區塊使用爲單一再生 單元（RUB)。 RUB ’亦即’記錄及再生單元變成藉由，例如，在 156個符號χ496個訊框的ECC區塊（叢集）之前及之後， 加入1訊框的連接區域而產生的共498個訊框。 此外，在可錄光碟的情形中，將彎曲溝槽（擺動）形 成在可錄光碟上，且該擺動溝槽係記錄及再生軌。溝槽的 擺動包含所謂的AD IP (預溝槽定址）資料。因此，可能藉 由偵測溝槽的擺動資訊得到光碟上的位址。 在可錄光碟的情形中，將基於相變化標記的記錄標記 記錄在藉由擺動溝槽形成的軌上，然而，該相變化標記係 藉由RLL(1，7)PP調變方案（RLL:有限執行長度、PP:同 位保留/禁止rmtr(重複最小轉移執行長度））等以〇·12μιη/ 位元及〇.〇8Mm/ch位元的線密度記錄。 當頻道時鐘週期爲「T」時，標記長度從2T至8T。 在再生專用光碟的情形中，未形成溝槽’然而，相似 地，將以RLL(1，7)ΡΡ調變方案調變的資料記錄爲裝飾孔串 〇 當載入至光碟驅動裝置時，將光碟90 ’諸如藍光光碟 或DVD，堆疊在未顯示的轉盤上，且在記錄/再生時’藉 -13- 201214427 由轉軸馬達2以固定線速度（CLV)或固定角速度（CAV ) 旋轉地驅動。 此外，當再生時，藉由光學拾取器1 (光學頭）讀取 記錄在光碟90之軌上的標記資訊。 此外’當將資料記錄在光碟90上時，藉由光學拾取器 1在光碟90之軌上將使用者資料記錄爲相變化標記或色素 變化標記。 此外’例如，藉由裝飾孔或擺動溝槽在光碟90的內圓 周區域91上將光碟實體資訊等記錄爲再生專用管理資訊， 然而此資訊的讀取係藉由拾取器1實施。 此外，嵌入爲光碟90之溝槽軌的擺動之ADIP資訊的讀 取係藉由光學拾取器1相關於光碟90實施。 光學拾取器1包括作爲雷射光源的雷射二極體、用於 偵測反射光的光偵測器、作爲輸出端使用的物鏡、以及經 由物鏡將雷射光照射至光碟表面，並將來自光碟之反射光 引導至光偵測器的光學系統。 藉由二軸機構將拾取器1內的物鏡保持成可在循軌方 向及對焦方向上移動。 此外，整體拾取器1係藉由螺紋機構3而可在光碟之徑 方向上移動。 此外，驅動電流藉由雷射驅動器1 3在拾取器1的雷射 二極體中流動，使得雷射光發射。 來自光碟90的反射光係藉由光偵測器偵測，並轉換成 與接收光量等效的電訊號，從而提供至矩陣電路4。 -14 - 201214427 矩陣電路4包括電流-電壓轉換電路，其將來自複數個 光偵測器的輸出電流轉換爲個別電壓、及矩陣計算/放大 電路等，並在矩陣計算處理的基礎上產生訊號。 例如，矩陣電路4產生與再生資料等效的再生資訊訊 號（RF訊號）、用於伺服控制的聚焦誤差訊號、及循軌誤 差訊號等。 此外，產生相關於溝槽之擺動的訊號，亦即，作爲偵 測該擺動之訊號的推挽訊號。 將從矩陣電路4輸出的再生資訊訊號提供至資料偵測 處理單元5，將聚焦誤差訊號及循軌誤差訊號供應至光學 區塊伺服電路11，並將推挽訊號提供至擺動訊號處理電路 6 〇 資料偵測處理單元5實施該再生資訊訊號的二進位化 處理。 例如，在資料偵測處理單元5中，實施RF訊號的A/D 轉換處理、藉由PLL的再生時鐘產生處理、RP (部分回應 )等化處理、及維特比解碼（最大似然解碼）等。藉由部 分回應最大似然處理（P RM L偵測方案）得到二進位資料 串。 此外’資料偵測處理單元5將作爲從光碟90讀取之資 訊的二進位資料串提供至後級的編碼/解碼單元7。 編碼/解碼單元7在再生時實施再生資料的解調變處理 ，並在記錄時實施記錄資料的調變處理。亦即，當再生時 ，實施資料解調變、解交錯、ECC解碼、及位址解碼等， 201214427 且當記錄時，實施EC C編碼、交錯、及資料調變等。 當再生時，將在資料偵測處理單元5中解碼的二進位 資料串提供至編碼/解碼單元7。在編碼/解碼單元7中，實 施相關於二進位資料串的解調變處理，並得到來自光碟90 的再生資料。亦即，例如，實施有限執行長度碼調變，諸 如RLL(1，7)PP調變，使得相關於記錄在光碟90上的資料實 施解調變處理及實施誤差校正的ECC解碼處理，從而得到 來自光碟90的再生資料。 將在編碼/解碼單元7中解碼成再生資料的資料傳輸至 主機介面8、並基於系統控制器10的指令傳輸至主機裝置 200。例如，將電腦裝置、及視聽（AV )系統裝備等提供 爲主機裝置200的範例。 當相關於光碟90記錄/再生時，實施ADIP資訊的處理 〇 亦即，作爲相關於溝槽之擺動的訊號，從矩陣電路4 輸出的推挽訊號變成在擺動訊號處理電路6中數位化的擺 動資料。此外，產生藉由PLL處理而與推挽訊號同步化的 時鐘。 在AD IP解調變電路16中將擺動資料解調變成構成 ADIP位址的資料串流，以因此提供至位址解碼器9。 位址解碼器9在所提供的資料上實施解碼，以得到位 址値，並提供至系統控制器1 0。 當記錄時’從主機裝置200轉移記錄資料，然而，經 由主機介面8將記錄資料提供至編碼/解碼單元7。 -16- 201214427 在此情形中，編碼/解碼單元7將誤差校正碼加入（ ECC編碼）、交錯、及次碼加入等實施爲記錄資料的編碼 。此外，實施相關於受此等處理之資料的有限執行長度碼 調變等，諸如RLL(1-7)PP方案。 將在編碼/解碼單元7中受處理的記錄資料提供至寫入 策略單元14。在寫入策略單元14中，實施相關於記錄層、 雷射光之斑點形狀、及記錄線速度等之特徵，作爲記錄補 償處理之雷射驅動脈衝的波形調整。其次，將雷射驅動脈 衝輸出至雷射驅動器13。 雖然於稍後詳細地描述，在此範例情形中，特別在寫 入策略單元14中將抹除偏壓時序（EB_TIM)及尖峰脈衝 時序（PP_TIM )產生爲雷射驅動脈衝，並將已產生的時 序輸出至雷射驅動器13。針對抹除偏壓時序（EB_TIM ) 及尖峰脈衝時序（PP_TIM )的產生，採用基於記錄資料 將延遲施加至延遲線中之各邊緣脈衝的組態。在此組態中 ，使用根據本實施例的可變延遲電路。 雷射驅動器13基於受記錄補償處理之雷射驅動脈衝將 電流流入拾取器1內的雷射二極體，使得實施雷射發射驅 動。因此，將等效於記錄資料的標記形成在光碟90上。 另外，雷射驅動器1 3包括所謂的APC (自動功率控制 )電路，並在藉由使用爲設置在拾取器1內的雷射功率之 監視器的偵測器之輸出監視雷射輸出功率的同時，將雷射 輸出控制成固定，與溫度等無關。從系統控制器1 〇提供雷 射輸出在記錄及再生時的目標値，使得將各雷射輸出等級 -17- 201214427 控制成變成在記錄及再生時的目標値。 光學區塊伺服電路11接收來自矩陣電路4的聚焦誤差 訊號’並從循軌誤差訊號產生各種伺服驅動訊號，諸如聚 焦、循軌、循螺紋等，從而實施伺服操作。 亦即’光學區塊伺服電路11依據聚焦誤差訊號及循軌 誤差訊號產生聚焦驅動訊號及循軌驅動訊號，並藉由二軸 驅動器18驅動拾取器1內之二軸機構的聚焦線圈及循軌線 圈。因此’產生基於拾取器1、矩陣電路4、光學區塊伺服 電路11、二軸驅動器18、以及二軸機構的循軌伺服迴路及 聚焦伺服迴路。 另外’依據來自系統控制器10的循軌跳躍指令，光學 區塊伺服電路11關閉該循軌伺服迴路，並輸出跳躍驅動訊 號，從而實施循軌跳躍作業。 此外’光學區塊伺服電路11產生得到爲循軌誤差訊號 之低頻成份的螺紋誤差訊號，或基於來自系統控制器1 〇的 存取執行控制等的螺紋驅動訊號，並藉由螺紋驅動器15驅 動螺紋機構3。螺紋機構3具有包括保持拾取器1之主軸、 螺紋發動機、以及轉移齒輪的機構（未圖示）.，並依據螺 紋驅動訊號驅動螺紋發動機，使得可能實現拾取器1的滑 動移動。 轉軸伺服電路12將轉軸馬達2控制成CLV-旋轉。 轉軸伺服電路1 2得到相關於作爲轉軸馬達2之目前轉 動速度資訊的擺動訊號在PLL處理中產生之時鐘，並比較 已得到的時鐘及預定CLV參考速度資訊，從而產生轉軸誤 -18- 201214427 差訊號。 此外，當再生資料時，使得藉由資料訊號處理電路5 內的PLL產生之再生時鐘變成轉軸馬達2的目前轉動速度資 訊，該轉軸誤差訊號係藉由比較再生時鐘及預定的CLV參 考速度資訊而產生。 另外，轉軸伺服電路12輸出依據轉軸誤差訊號產生的 轉軸驅動訊號，並藉由轉軸驅動器17實施轉軸發動機的 CLV旋轉。 此外，轉軸伺服電路12依據來自系統控制器10的轉軸 反衝/制動控制訊號產生轉軸驅動訊號，從而實施轉軸馬 達2的操作，諸如啓動、停止、加速、及減速等。 上述伺服系統及記錄與再生系統的各種操作係藉由微 電腦形成之系統控制器1 0控制。 系統控制器10依據來自主機裝置200經由主機介面8供 應的指令，實施各種處理。 例如’當從主機裝置200傳輸寫入指令時，系統控制 器10將拾取器1移動至待寫入位址。其次，藉由編碼/解碼 單元7 ’實施相關於從主機裝置2 0 0傳輸之資料（例如，視 訊資料、或音訊資料等）的上述編碼處理。其次，雷射驅 動器1 3依據已編碼資料實施雷射發射驅動，使得實施記錄 〇 此外’例如，在從主機裝置200供應記錄在光碟90上 之讀取指令或用於要求資料轉移之讀取指令的情形中，系 統控制器1 〇首先在作爲目標之指示位址上實施搜尋操作控 -19- 201214427 制。亦即，將指令傳輸至光學區塊伺服電路11，並使用藉 由搜尋指令指定爲目標之位址實施拾取器1的存取操作。 然後，系統控制器1 0將指示段中的資料傳輸至主機裝 置2 00 »亦即，實施從光碟90讀取資料，並在資料偵測處 理單元5及編碼/解碼單元7中實施再生處理，從而傳輸所 需資料。 此外’已將連接至主機裝置200的光碟驅動裝置描述 爲圖1的範例’然而，該光碟驅動裝置可能不連接至其他 裝置。在此情形中’設置操控單元或顯示單元，或資料輸 入/輸出之介面的組態與圖1之組態不同。因此，依據使用 者操控實施記錄或再生’且形成用於各種類型之資料的輸 入/輸出之端爲佳。當然，已考慮作爲該光碟驅動裝置之 組態範例的各種其他範例。 在圖2中，描繪寫入策略單元14的組態。此處，顯示 基於寫入策略單元14中的記錄資料（Data)產生雷射驅動 脈衝（抹除偏壓時序EB_TIM及尖峰脈衝時序pp_TIM)的 電路組態。 將記錄資料（Data)及頻道時鐘（c：l〇ck)輸入至資 料型樣偵測器3 1。資料型樣偵測器3】判定記錄資料（D ata )之標§Β /間距的型樣。例如，資料型樣偵測器3丨偵測2τ 標妃至8Τ標纪、同步（9Τ標記）、2了間距至8τ間距、以 及同步（9Τ間距）之型樣。 資料型樣偵測器3〗依據已偵測型樣將位址値（ ADRS — EBF、ADRS_EBR、ADRs —LpR、adrs LPF、 -20- 201214427 ADRS_TPR、ADRS_TPF、ADRS_MPF )輸出至延遲 RAM 3 5 a至 3 5 g。 此外，「EBF」、「EBR」、「LPRj 、 「LPF」、厂 TPR」、「TPFj 、以及「MPF」各者分別指示雷射驅動脈 衝的邊緣時序，如將於圖4C描述的。特別係有係寫入策略 單元14中之時序調整目標的邊緣時序。在下文描述中，將 「EBF」、「EBR」、「LPR」、「LPF」、「TPR」、「 TPF」、以及「MPF」分別附接至各訊號（脈衝），然而 ，彼等指示等效於邊緣時序處理的訊號。 此外，資料型樣偵測器3 1在預定執行長度或更長長度 之型樣時，諸如，同步標記週期，或8T標記及8T間距，輸 出遮罩訊號（MSK_MK、DMSK — MK、MSK_SP、以及 DMSK_SP )。依據預定執行長度或更長長度輸出遮罩訊號 MSK_MK、DMSK — MK、MSK_SP、以及 DMSK_SP。此等遮 罩訊號係用於設定延遲線33 a至33 g之延遲量的校正週期之 訊號。 將記錄資料（Data)及頻道時鐘（Clock)輸入至邊 緣脈衝產生器32。當產生等效於記錄資料（Data)的雷射 驅動脈衝（EB_TIM及PP_TIM )時，邊緣脈衝產生器32輸 出指示係時序調整目標之一或多個邊緣時序的一或多個邊 緣脈衝。在此範例中，藉由將「EBF」、「EBR」、「LPR j 、「LPF」、「TPR」、「TPFj 、以及「MPF」的邊緣 致能爲調整目標，輸出邊緣脈衝（WPR_EBF、WPR_EBR 、WPR LPR、WPR LPF、WPR TPR、WPR TPF、以及 -21 - 201214427 WPR_MPF) » 此外，在此情形中，邊緣脈衝產生器3 2在等效於遮罩 訊號（MSK_MK及MSK_SP)之輸入的時序，將用於延遲 量之校正操作的測試脈衝輸出。將測試脈衝與邊緣脈衝（ WPR_EBF 、 WPR_EBR 、 WPR_LPR 、 WPRLPF' WPRTPR 、WPR_TPF、以及WPR_MPF)重疊，從而輸出。 此外，邊緣脈衝產生器32產生相關於測試脈衝具有預 定單元延遲量（例如，等效於1T週期的延遲量）的各比較 脈衝(TPR_EBF 、 TPR_EBR 、 TPR_LPR 、 TPR_LPF 、 TPR_TPR、 TPR_TPF、以及TPR_MPF)。 將延遲線3 3 a至3 3 g設置爲用於延遲個別邊緣脈衝（ WPR_EBF ' WPR_EBR ' WPR_LPR、WPR LPF ' WPR_TPR 、WPR_TPF、以及WPR_MPF )的延遲線。 將在延遲線33a至33g中延遲的邊緣脈衝（DWP_EBF、 DWP EBR、DWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF 、以及DWP_MPF )供應至光脈衝產生器34。 另外，也將延遲之前的邊緣脈衝WPR_MPF提供至光 脈衝產生器3 4。 光脈衝產生器34使用通過個別延遲線33a至33g的個別 邊緣脈衝（DWP_EBF、DWP_EBR、DWP_LPR、DWP — LPF 、DWP_TPR、DWP_TPF、以及 DWP_MPF )藉由預定邏輯 操作產生雷射驅動脈衝（EB_TIM及PP_TIM )，並將已產 生之雷射驅動脈衝輸出至雷射驅動器1 3。 此外，將遮罩訊號（MSK_MK及MSK_SP)提供至光 -22- 201214427

脈衝產生器3 4，並在與此等效的時序實施與邊緣脈衝（ DWP EBF、DWP_EBR、DWP_LPR、DWP_LPF、DWP TPR 、DWP_TPF、DWP_MPF)重疊之測試脈衝的消除。 將延遲RAM 35 ( 35a至35g)、乘法器36 ( 36a至36g )、以及選擇器3 7 ( 3 7a至37g )設置爲相關於各延遲線 33a至33g的延遲設定單元。 在延遲RAM 35 ( 35a至35g)中，儲存相關於各邊緣 脈衝提供之延遲量。各延遲RAM 35 ( 35a至35g)依據來 自資料型樣偵測器31的位址値讀取延遲量資料（DLY_EBF 、DLYEBR 、 DLY_LPR 、 DLY_LPF 、 DLYTPR 、 DLY_TPF、以及DLY_MPF)。 例如’在延遲RAM 3 5 a中，藉由來自資料型樣偵測器 31的位址値ADRS_EBF指定依據目前記錄資料（Data)之 資料型樣儲存待提供至邊緣脈衝WPR_EBF之延遲量資料的 位址。從延遲RAM 3 5 a讀取儲存在指定位址中的延遲量資 料DLY_EBF。例如，在以等效於（5/32 ) T的時間延遲的 情形中，延遲量資料DLY — EBF係5/32的値。 將來自個別延遲RAM 35a至35g的延遲量資料（ DLY_EBF 、 DLY_EBR 、 DLY_LPR 、 DLY_LPF 、 DLY_TPR 、DLY — TPF、以及DLY — MPF)分別供應至乘法器36a至36g ο 將來自各單元延遲判定單元3 8 a至3 8 g的參考延遲級數 (DREF_EBF 、 DREF_EBR 、 DREF_LPR 、 DREF_LPF 、 DREF_TPR、DREF —TPF、以及 DREF_MPF)作爲單元延遲 -23- 201214427 控制値供應至乘法器3 6a至3 6g。參考延遲級數係指示用於 在延遲線33a至33 g中實現單元延遲量之延遲（例如，等效 於1T週期的延遲量）的延遲級數之値。 各乘法器36a至36g輸出相關於各延遲線33 a至33g之延 遲級數的設定値（DSTP_EBF、DSTP_EBR、DSTP_LPR、 DSTP_LPF、DSTP_TPR、DSTP_TPF、以及 DSTP_MPF )。 例如，乘法器36a將延遲量資料DLY_EBF乘以參考延 遲級數DREF_EBF，並將乘法結果輸出爲相關於延遲線33a 之延遲級數的設定値DSTP_EBF。假設將延遲量資料 DLY_EBF = 5/32，亦即，（5/3 2 ) T的延遲提供至邊緣脈衝 WPR_EBF。此外，在參考延遲級數DREF_EBF = 64的情形 中，亦即，在延遲線33a中提供1T之延遲，實施64級的延 遲。在此情形中，乘法器36a將從（5/32) χ64=Ι0產生之 延遲級數DSTP_EBF=10的設定値輸出至延遲線33a。因此 ，在延遲線33a中，設定10級延遲元件的延遲。 然而，經由各選擇器37a至37g將乘法器36a至3 6g的輸 出供應至各延遲線33a至3 3g。 選擇器37a至37g典型地選擇乘法器36a至36g的輸出， 並將來自乘法器36a至36g之延遲級數的設定値（ DSTP_EBF 、 DSTP_EBR 、 DSTPLPR 、 DSTPLPF 、 DSTP_TPR、DSTP_TPF、以及 DSTP_MPF)供應至延遲線 3 3 a 至 3 3 g 0 在選擇器37a至37g中，藉由遮罩訊號（DMSK_MK及 DMSK_SP )實施切換控制。在延遲量的校正週期中，選擇 -24- 201214427 器37a至37g藉由遮罩訊號（DMSK_MK及DMSK_SP)選擇 單元延遲判定單元38a至3 8g的輸出。 單元延遲判定單元38a至3 8g將參考延遲級數（ EBFDLLCNT ' EBR_DLL_CNT 、 LPR DLL_CNT 、 LPF_DLL_CNT 、 TPR_DLL_CNT 、 TPF_DLL_CNT 、以及 MPF — DLL — CNT )供應至選擇器3 7a至3 7g，作爲單元延遲 控制値。 參考延遲級數（EBF_DLL_CNT至MPF_DLL_CNT )係 藉由單元延遲判定單元38a至38g中的升/降計數器（見圖 12的41 a等）的計數値，其將於稍後詳細描述。同時，供 應至乘法器36a至36g的參考延遲級數（DREF_EBF至 DREF_MPF )係相關於升/降計數器之計數値經由鎖定偵測 單元（見圖12的42a等）得到之鎖定狀態中的計數値。 在校正週期中，選擇器37 a至37g選擇參考延遲級數（ EBF —DLL_CNT至MPF —DLL一CNT )，並將已選擇數供應至 延遲線33a至33g。在此情形中，延遲線33a至33g將等效於 1T之級數的延遲實施爲升/降計數器在當時的計數値。 將邊緣脈衝（DWP_EBF至DWP_MPF )，亦即，個別 延遲線33a至33g的輸出供應至單元延遲判定單元38a至38g 。此意謂著在校正週期中供應邊緣脈衝（DWP_EBF至 DWP_MPF)及重疊測試脈衝。 此外，將來自邊緣脈衝產生器32的比較脈衝（ TPR_EBF至TPR_MPF )供應至單元延遲判定單元38a至38g -25- 201214427 將單元延遲判定單元3 8 a至3 8 g提供成對應於各延遲線 33 a至33g。在校正週期中，各單元延遲判定單元38 a至38g 將單元延遲控制値（參考延遲級數EBF_DLL_CNT至 MPF_DLL_CNT )提供至對應之延遲量可變設定單元35、 36'以及37 (在此範例中，係選擇器37a至37g)，並設定 在對應延遲線33 a至33g中之單元延遲量（1T延遲）的延遲 〇 另外，單元延遲判定單元38a至38g在比較脈衝（ TPR — EBF至TPR_MPF )及經由對應延遲線3 3 a至3 3 g提供單 兀延遲量（1T延遲）的測試脈衝，亦即，與邊緣脈衝（ DWP_EBF至DWP_MPF )重疊的測試脈衝，之間實施相位 比較。其次，實施等效於相位比較結果的升/降計數，使 得得到等效於單元延遲量的單元延遲控制値（參考延遲級 數 EBF_DLL_CNT 至 MPF_DLL_CNT 、以及 DREF_EBF 至 DREF_MPF)。 其次，如上文所述，將參考延遲級數DREF_EBF至 DREF — MPF供應至乘法器36a至36g ,作爲校正結果。 在此範例中，將寫入策略單元1 4組態成如圖2所示。 雷射驅動脈衝（抹除偏壓時序EB_TIM及尖峰脈衝時序 PP_TIM)係藉由圖2所示之組態基於記錄資料（Data)產 生。此外，藉由單元延遲判定單元38a至38g的操作依序校 正各延遲線33a至33g中的延遲量設定，使得雷射驅動脈衝 (EB_TIM及PP_TIM )的精確度穩定。 在下文中，將詳細描述雷射驅動脈衝（EB_TIM及 -26- 201214427 ΡΡ_ΤΙΜ )的產生操作。 [2.雷射驅動脈衝的產生] 如在根據本實施例的光碟驅動裝置中，記錄補償係藉 由在等效於光碟90之記錄裝置中的寫入策略單元14以高精 確度實施。 首先，將記錄補償的觀念描繪於圖3Α及3Β中。 圖3Α顯示在單次寫入型光碟記錄時的雷射發射波形， 且圖3Β顯示在可重寫型光碟記錄時的雷射發射波形（各者 均係範例）。 將頻道時鐘（Clock)及記錄資料（Data)共同顯示 在圖3A及3B各者中。此外’顯示藉由已顯示之雷射發射波 形記錄在光碟90上的標記串。 二種類型皆係熱記錄’且當雷射發射波形之高度（發 射功率）及其寬度（發射時序）未受適當的控制時，記錄 在光碟90上的標記長度從原始記錄資料移位，從而導致再 生特徵及資料可靠性退化。 在圖4A' 4B、以及4C中描繪用於得到圖3A及3B所示 之雷射發射波形的操作。 圖4A顯示雷射驅動器13內的雷射二極體驅動系統。在 圖4A中，顯示光學拾取器1內的雷射二極體1&，然而，將 電流開關46、47、以及48設置在雷射二極體la中。 電流開關46、47、以及48包括顯示於圖4B中的不同對 電晶體Q1及Q2，以及可變電流源IG。 -27- 201214427 作爲使用在光學記錄裝置中之光源的雷射二極體la ( 半導體雷射）係電流驅動元件。 因此，用於以外部訊號控制可變電流源IG的電流開關 46、47、以及48與雷射二極體la開集極連接或開汲極佈線 OR連接’使得產生顯示於圖4C中的雷射發射波形。 如圖4C所示，雷射發射波形包括DC部分、抹除偏壓 部分、以及尖峰脈衝部分。例如，將作爲DC部分的固定電 流400mA、抹除偏壓部分的電流20mA、以及尖峰脈衝之電 流4〇mA組合，以產生雷射發射波形。 其次，在作爲來自上述寫入策略單元14之雷射驅動脈 衝的抹除偏壓時序EB_TIM中控制作爲抹除偏壓之電流， 並在尖峰脈衝時序PP_TIM中控制作爲尖峰脈衝的電流。 將抹除偏壓時序EB_TIM及尖峰脈衝時序PP_TIM的波型顯 示在圖4C的下半部中。 亦即，將抹除偏壓時序EB_TIM不同地輸入至電流開 關46。因此，控制不同對的電晶體Q1及Q2，且抹除偏壓 部的20mA電流藉由可變電流源IG流動。 此外，將尖峰脈衝時序PP_TIM不同地輸入至電流開 關47。因此，控制不同對的電晶體Q 1及Q2，且尖峰脈衝 部的40mA電流藉由可變電流源IG流動。 此外，當記錄時，藉由連接將DC時序DC_TIM不同地 輸入至電流開關48。因此，控制不同對的電晶體Q 1及q2 ，且40mA的固定電流藉由可變電流源IG流動。 結果，藉由此等的組合，等效於雷射發射波形的電流 -28- 201214427 流入雷射二極體1 a，從而發射雷射。 尖峰脈衝及抹除偏壓的等級取決於各電流開關47及46 之可變電流源的電流値設定。 至於記錄補償，僅調整雷射發射波形的尖峰脈衝及抹 除偏壓之時序以及脈衝等級。典型地，將調整精確度實現 爲比同步電路之1時鐘（1T)更精細，且難以僅使用同步 電路組態記錄補償電路。此處，寫入策略單元14產生藉由 使用延遲線3 3 a至3 3 g調整邊緣時序而得到的尖峰脈衝時序 PP —TIM及抹除偏壓時序EB_TIM。 例如，顯示於圖4C中之各雷射驅動脈衝（pp_TIM及 EB_TIM )的邊緣時序係調整目標。 尖峰脈衝時序PP_TIM係組態自標記單元前導脈衝LP (前導脈衝）、標記單元尾隨脈衝TP (尾隨脈衝）、以及 中間脈衝MP (多重脈衝）。然而，尖峰脈衝時序PP_TIM 的脈衝組態係藉由記錄之標記長度改變。 例如，在記錄2T標記時，尖峰脈衝時序PP_TIM係組 態自標記單元前導脈衝LP。 在記錄3T標記時，尖峰脈衝時序PP_TIM係組態自標 記單元前導脈衝LP及標記單元尾隨脈衝TP。 在記錄4T標記時，尖峰脈衝時序PP_TIM係組態自標 記單元前導脈衝LP、中間脈衝MP、以及標記單元尾隨脈 衝TP。 在記錄5T標記或以上時，中間脈衝MP的數量至少爲 -29 - 201214427 例如，關於上述脈衝組態，下列邊緣部分係調整目標 0 LPR :標記單元前導脈衝LP的上升邊緣（上升） LPF :標記單元前導脈衝LP的下降邊緣（下降） TPR :標記單元尾隨脈衝TP的上升邊緣 TPF:標記單元尾隨脈衝TP的下降邊緣 MPF :中間脈衝MP的下降邊緣 在記錄標記前導部中將抹除偏壓時序EB_TIM改變成L 位準。將此稱爲抹除偏壓下降（EBF )，並將抹除偏壓時 序EB_TIM在記錄標記尾隨部中.改變至Η位準的部分稱爲抹 除偏壓上升（EBR)。 其次，在抹除偏壓時序ΕΒ_ΤΙΜ中，下列邊緣部係調 整目標。 EBF:抹除偏壓時序ΕΒ_ΤΙΜ的下降邊緣 EBR:抹除偏壓時序ΕΒ_ΤΙΜ的上升邊緣 在顯示於圖2之根據本實施例的寫入策略單元14中， 記錄補償係使用作爲調整目標之七個部分的邊緣，相關於 尖峰脈衝時序ΡΡ_ΤΙΜ及抹除偏壓時序ΕΒ_ΤΙΜ實施，然後 產生雷射驅動脈衝（ΡΡ_ΤΙΜ及ΕΒ_ΤΙΜ)。 另外，記錄補償中的調整部分並未限制爲該等七個部 分。例如，在部分情形中，將中間脈衝ΜΡ的上升邊緣加 入調整部分中，或減少調整部分的數量。 圖5顯示依據記錄資料（Data )產生雷射驅動脈衝（ PP_TIM及EB_TIM )的處理。此外，將藉由雷射驅動脈衝 -30- 201214427 (ΡΡ_ΤΙΜ及ΕΒ_ΤΙΜ )得到的雷射發射波形及記錄資料顯 示於圖5中。 在圖6Α中，僅將抹除偏壓時序ΕΒ_ΤΙΜ之產生部分從 圖2之上述組態中擷取出。 邊緣脈衝產生器32依據記錄資料（Data )及時鐘（ Clock )輸出邊緣脈衝WPR_EBF及WPR_EBR。如圖5所示 ，邊緣脈衝WPR_EBF及WPR_EBR係指示來自NRZI記錄資 料（Data )之標記部分「1」的開啓及結束端之時序的脈 衝，亦即，EBF及EBR的時序。邊緣脈衝產生器32實施記 錄資料（Data )移位登錄，並實施邊緣偵測，從而產生邊 緣脈衝 WPR_EBF及 WPR_EBR。 將少於1T的延遲提供至延遲線33a及33b中的邊緣脈衝 WPR_EBF及 WPR_EBR。 完成此以從時鐘同步的邊緣脈衝WPR_EBF及 WPR_EBR得到如圖5所示之作爲規定EBF時序及EBR時序 的邊緣脈衝DWP_EBF及DWP_EBR。另外，將邊緣脈衝 WPR —EBF及WPR_EBR的延遲量設定在延遲級數DSTP一EBF 及DSTP_EBR的上述設定値中。 將已延遲之邊緣脈衝DWP_EBF及DWP_EBR輸入至光 脈衝產生器3 4。 在光脈衝產生器34中，如虛線內所示，設置EX-OR電 路7〇，作爲抹除偏壓時序EB_TIM的產生電路。因此，爲 在標記單元中得到「L」極性及在間距單元中得到「Η」極 性，在EX-OR電路70中相關於邊緣脈衝DWP EBF及 -31 - 201214427 DWP — EBR操作互斥OR ,使得抹除偏壓時序eB_TIM如圖5 所示地產生。亦即，得到調整EBF及EBR之時序的抹除偏 壓時序EB_TIM。 另外，如圖5所示，針對由EX-OR電路70產生脈衝的 目的，將僅有極性關係使用極性在一時間的EBF及EBR之 邊緣反相的邊緣脈衝WPR_EBF及WPR_EBR管理之方案提 供爲範例，然而，抹除偏壓時序EB_TIM的產生方案並未 受限於此。 其次，將詳細描述尖峰脈衝時序PP_TIM之產生方案 的範例。 如上文所述，至於尖峰脈衝時序PP_TIM，LPR、LPF 、TPR、TPF、以及MPF係調整目標的邊緣時序。 如圖2所示，邊緣脈衝產生器32輸出指示對應於LPR、 LPF、TPR、TPF、以及MPF之時序的邊緣脈衝WPR_LPR、 WPR_LPF、WPR_TPR、WPR_TPF、以及 WPR_MPF。 與抹除偏壓時序EB_TIM的情形相似，將規定延遲施 加至延遲線3 3 c至3 3 g中的彼等，並如圖5所示，將彼等作 爲邊緣脈衝 DWP_LPR、DWP_LPF、DWP_TPR、DWP_TPF 、以及DWP_MPF施加至光脈衝產生器34。 在光脈衝產生器34中，將如圖6B所示之邏輯操作電路 設置爲尖峰脈衝時序PP_TIM的產生電路。 EX-OR電路71藉由操作邊緣脈衝DWP_LPR及DWP_TPF 的互斥OR產生具有寬度範圍從LPR至TPF的脈衝PP_1，如 圖5所示。 -32- 201214427 相似地，ΕΧ-OR電路72藉由操作邊緣脈衝DWP_LPF及 DWP — TPR的互斥OR產生具有寬度範圍從LPF至TPR的脈衝 PP_2，如圖5所示。 經由AND電路75中之反相器74操作相關於脈衝PP_12 反相訊號及脈衝PP_2的邏輯AND，使得產生標記單元前導 脈衝LP (前導脈衝）及標記單元尾隨脈衝TP (尾隨脈衝） 的時序。 另外，在ΕΧ-OR電路73中相關於延遲之前的邊緣脈衝 WPR_MPF及相關於延遲之後的邊緣脈衝DWP_MPF操作互 斥OR，使得中間脈衝（多重脈衝）之時序的脈衝PP_3如 圖5所示地產生。 最終，在OR電路76中，操作脈衝PP_3及AND電路75 之輸出（PP_1及PP_2 )的邏輯OR，使得可得到圖5所示之 期望PP_TIM。亦即，得到調整LPR、LPF、TPR、TPF、以 及MPF的尖峰脈衝時序PP_TIM。 此處，至於尖峰脈衝時序PP_TIM及抹除偏壓時序 EB_TIM，能針對調整各時序的目的在延遲線33a至33g中 實施少於1T的延遲。 在圖7A、7B、7C、以及7D中，顯示延遲線（33a至 3 3 g )的組態範例。 圖7A描繪具有複數個延遲元件80之入口選擇類型延遲 線。在此情形中，將1 024個元件級聯於延遲線中。將單一 延遲元件80實現爲使得反相器的2級如圖7B所示地級聯， 或將NAND電路之2級如圖7C所示地級聯。 -33- 201214427 至於延遲元件80的級聯，分接選擇器81依據延遲級數 DSTP的設定値選擇輸入級。可變延遲時間係藉由改變從 輸入訊號dl_in至輸出訊號dl_out的通過級數而得到。 圖7D描繪具有複數個延遲元件80之出口選擇類型延遲 線。在此情形中，將1 024級級聯於延遲線中。 至於延遲元件80的級聯，分接選擇器81依據延遲級數 DSTP的設定値選擇輸出端》藉由改變從輸入訊號dl_in至 輸出訊號<H_〇ut的通過級數，可能得到可變延遲時間。 藉由上述組態的延遲線33a至33g，將任意延遲施加至 各邊緣脈衝（WPR_EBF至WPR_MPF )，使得圖4C所示之 「EBF」、「EBR」、「LPR」、「LPF」、「TPR」、「 TPF」、及^ MPF」的記錄補償調整時序實現。 然而，在將延遲元件80組態於CMOS邏輯電路中的情 形中，單一延遲元件的延遲量受溫度、電壓、及處理變異 所影響，且不能從外側控制。 因此，總延遲量係在目前延遲的基礎上藉由調整延遲 元件的數量而控制》 [3.比較範例的組態及DLL] 在下文中，將參考圖8描述於本揭示發明的處理中提 出之寫入策略單元1 4的組態。此係用於協助本揭示發明之 理解的比較範例。 另外，將相同的數字參考施加至與圖2之組件相同的 組件，且將僅描述與圖2之組件不同的組件。 -34- 201214427 資料型樣偵測器31輸出位址値ADRS_EBF至 ADRS_MPF。未實行圖2之遮罩訊號MSK_MK、DMSK_MK 、MSK_SP、以及 DMSK_SP 的輸出。 邊緣脈衝產生器32輸出邊緣脈衝WPR_EBF至 WPR_MPF。未實行測試脈衝及比較脈衝TPR_EBF至 TPR — MPF的輸出。 相關於邊緣脈衝WPR_EBF至WPR_MPF設置的延遲線 33a至33g係相同的。 光脈衝產生器34使用通過各延遲線33a至33g的各邊緣 脈衝DWP_EBF至DWP_MPF藉由預定邏輯操作產生雷射驅 動脈衝EB_TIM及PP_TIM，並將已產生之雷射驅動脈衝輸 出至雷射驅動器1 3。 將延遲RAM 35 ( 35a至35g)及乘法器36 ( 36a至36g )設置爲相關於各延遲線33a至33 g的延遲設定單元。未設 置圖2所示的選擇器37 (37a至37g)。 在圖8的比較範例中，設置延遲鎖定回路（DLL )電 路100，並藉由DLL電路100的操作組態各延遲線33a至33g 的延遲量。 將DLL電路100顯示於圖11A中，並將DLL電路100中之 相位偵測器103的組態顯示於圖1 1B中。此外，將DLL電路 100的操作波形顯示於圖9及10中。 DLL電路100包括，如圖11A所示，DLL脈衝產生器101 、延遲線1 02、相位偵測器1 03、升/降計數器1 04、以及鎖 定偵測單元105。 -35- 201214427 將時鐘（Clock)輸入至DLL脈衝產生器101。 時鐘同步的DLL脈衝產生器101產生測試脈衝TP及邊 緣在測試脈衝TP之雙週期中延遲1T的比較脈衝TPREF。將 測試脈衝TP輸入至延遲線102。 將延遲線1 02設置爲組態專用的延遲線，與延遲線33a 至33g分開。此組態係，例如，與圖7A及7D各者的組態相 同。 延遲線1 02以藉由得到爲升/降計數器1 04的計數値之 參考延遲級數DLL_CNT指定的級數延遲測試脈衝TP，並得 到延遲測試脈衝DTP。參考延遲級數DLL_CNT係指示等效 於1T延遲之級數的値。 將比較脈衝TPREF及延遲測試脈衝DTP輸入至參位偵 測器103。 相位偵測器1 03藉由電路元件實施第一到達判定，亦 即，實施比較脈衝TPREF及延遲測試脈衝DTPF之第一到達 判定的RS-正反器及D-正反器。在圖11B中，描繪使用D-正 反器的範例》 如圖1 1B所示，藉由係D-正反器1 10之時鐘輸入的延遲 測試脈衝DTP及係D輸入之比較脈衝TPREF的到達次序將係 Q輸出之QA訊號的極性反相。 其次，如下文所述地藉由在EX_0R電路1 12中操作QA 訊號及比較脈衝TPREF的互斥OR得到UP訊號》 如圖9Α所示，當延遲測試脈衝DTP係第一到達時，僅 有從延遲測試脈衝DTP的邊緣至比較脈衝TPREF之邊緣的 -36- 201214427 週期變成「L」’且其他週期變成「Η」。 此外，如圖9Β所示，當比較脈衝TPREF係第一到達時 ，僅有從比較脈衝TPREF的邊緣至延遲測試脈衝DTP之邊 緣的週期變成「L」，且其他週期變成「H」。 在相位偵測器1 03中，D-正反器1 1 1係藉由在延遲測試 脈衝DTP之上升邊緣的時鐘（Clock)，及顯示在與比較脈 衝TPREF之二邊緣充份地分離之對應圖式中的更新訊號 UD_UPD之時序鎖存，使得D-正反器111最終在時鐘同步的 電路中受管理。此Q輸出係升/降指示訊號UD。 如圖1 1 A所示，將升/降指示訊號UD提供至升/降計數 器104。升/降計數器104實施計數以控制延遲線102的延遲 級數。 升/降計數器104基於來自相位偵測器103的升/降指示 訊號UD實施延遲級數之升計數及降計數，並將計數値輸 出爲參考延遲級數DLL_CNT。因此，藉由延遲線102控制 延遲量之每1T的延遲級數。 鎖定偵測單元1 05相關於藉由升/降計數器1 04指示在 參考延遲級數DLL_CNT中的延遲級數，實施目前延遲級數 及1時鐘及2時鐘之前的延遲級數之間的比較，並輸出參考 延遲級數DREF，以藉由指示延遲級數是否鎖定之鎖定訊 號LOCK並藉由延遲線102得到1T之延遲量。 另外，當1時鐘及2時鐘之前的延遲級數係分別相關於 目前延遲級數，亦即，作爲基於升/降計數器1〇4的目前計 數値之參考延遲級數DLL_CNT的DLL —CNT1及DLL_CNT2 -37- 201214427 時，鎖定訊號LOCK在DLL_CNT = DLL_CNT2時變成「H」 ，且鎖定訊號在其他時間變成「L」。 其次，例如，在 DLL_CNT = DLL_CNT2 或 DLL_CNT> DLL_CNT1時，將DLL_CNT1輸出爲參考延遲級數DREF， 並在其他時間輸出目前計數値DLL_CNT。 在圖10中，顯示將DLL鎖定的狀態。 藉由升/降指示訊號UD及以數個時鐘自更新訊號 UD_UPD延遲的計數升/降更新訊號UDC_UPD，參考延遲級 數DLL_CNT交替地重複升/降計數。 鎖定偵測單元1 05偵測上述之交替重複狀態，並將當 鎖定狀態LOCK爲「H」時之較高數或較低數之任一者的級 數輸出爲實現1T延遲的級數DREF。 具體地說，已揭示藉由鎖定在DREF = DLL_CNT ( LOCK=「L」）之上升邊緣的參考延遲級數DLL_CNT而得 到値的方案，且LOCK=「Η」係參考延遲級數DREF在 LOCK>「Η」時的値。 另外，在圖10中，升/降計數的單位爲1，然而，可能 使用多於1的任意整數。 再度參考至圖8，將描述比較範例的組態。 DLL電路100如上文所述地輸出參考延遲級數DREF。 此係針對在用於校正之延遲線1 02中得到1 T延遲的目的之 延遲級數的値。 將參考延遲級數DREF提供至乘法器36a至36g。其次 ，各乘法器36a至36g將來自各延遲RAM 35a至35g之參考延 -38- 201214427 遲級數DREF乘以延遲量資料（DLY_EBF至DLY_MPF )， 並輸出相關於各延遲線33a至33g之延遲級數DSTP_EBF、 DSTPEBR 、 DSTP_LPR 、 DSTP_LPF 、 DSTPTPR 、 DSTP_TPF、以及DSTP_MPF的設定値。 亦即，在比較範例的組態中，藉由DLL電路100使用 用於校正之延遲線1 02得到單元延遲量（例如，等效於1 T 週期的延遲量）所需之延遲級數。亦即，循序地校正作爲 單元延遲量的延遲級數。 其次，將參考延遲級數DREF使用爲單元延遲量，控 制相關於延遲邊緣脈衝（WPR_EBF及WPR_MPF )之延遲 線3 3a至33 g的延遲級數。 在比較範例的情形中，一個問題係其他延遲線3 3 a至 33 g的延遲級數係使用在用於校正之延遲線102中得到的參 考延遲級數DREF計算。當將各延遲線33a至33g及102設置 成在CMOS積體電路上彼此接近時，各延遲線33a至33g及 102的單元延遲量變成幾乎相等，然而，仍有非常小的變 異。 各延遲線33a至33 g的單元延遲量相關於延遲線102之 單元延遲量改變，使得EBF、EBR、LPR、LPF、TPR、 TPF、以及MPF的時序輕微地從期望時序偏離，且記錄特 徵退化。 此外，該延遲線依據電路尺寸具有大尺寸。爲設置額 外的延遲線1 02，即使延遲線的數量爲一，該校正變成增 加電路組態尺寸的因子。 -39- 201214427 [4.第一實施例] 在圖2所示之本揭示發明的實施例中，防止由於延遲 線間之延遲量中的變異所導致的調整精確度減少，並得到 具有高精確度的雷射驅動脈衝（PP_TIM及EB_TIM )。另 外，未設置用於校正的延遲線1 02以抑制電路尺寸的增加 〇 其次，因此，使用必定存在於記錄資料（Data)中的 長執行長度部個別地校正各延遲線33a至33g，使得殘留在 積體電路內的變異成份受補償，並產生穩定的脈衝時序。 圖12係藉由將描述於圖2中的部分組態擷取爲第一實 施例而得到的圖。特別係爲避免顯示複雜度，僅顯示用於 EBF及EBR的電路系統，並顯示對應單元延遲判定單元38a 及3 8b各者的內部組態。在下文中，將描述EBF及EBR在該 電路系統中的操作，然而，相同的操作甚至可能實施在圖 2所示之用於LPR、TPR、TPF、以及MPF的電路系統中。

當再生時，爲建立資料訊框同步，光學記錄裝置通常 以規律間距記錄長執行長度的訊號（訊框同步）。例如， 將4T414T的訊框同步記錄在DVD上，並將2T42T49T->9T 的訊框同步記錄在藍光光碟上。 至於圖2及11所示之用於時序產生的延遲線33a至33g ，時序邊緣僅在，例如，EBF、LPR、以及LPF中之資料的. 上升邊緣通過延遲線33 a至33g’且時序邊緣僅在TPR、 TPF、以及EBR中之資料的下降邊緣通過延遲線33a至33g -40- 201214427 因此’至於長執行長度編碼，時序邊緣不存在於長時 間延遲線33a至33g中。 因此’例如’在藍光光碟記錄時，當藉由偵測9T標記 及9 T間距訊號量測延遲量’且經由僅用於該週期之延遲線 33 a至33 g各者通過用於自校正的時序脈衝（測試脈衝）時 ，各延遲線33a至33g之延遲級數的個別校正係可能的。 因此，根據本實施例，爲界定實施校正操作的校正週 期，偵測具有預定長度或更長長度之執行長度的標記/間 距部分。將偵測係訊框同步之9 T標記及9 T間距的範例描述 爲範例。 在資料型樣偵測器31內，設置圖13所示之長執行長度 偵測電路。亦即’在資料型樣偵測器3 1中，設置輸入記錄 資料（Data )及時鐘（Clock )的長標記偵測器61，以及 輸入相同的記錄資料（Data )及時鐘（Clock )的長間距 偵測器62。 長標記偵測器61輸出取代對應於9T間距之脈衝的遮罩 訊號MSK_MK，以及取代延遲級數的遮罩訊號DMSK_MK 〇 長標記偵測器62輸出依據9T間距取代脈衝的遮罩訊號 MSK_SP ’以及取代延遲級數的遮罩訊號DMSK_SP。 如圖12所示，選擇器37a及37b受遮罩訊號DMSK — MK 及DMSK_SP的切換控制。選擇器37a及37b通常選擇乘法器 36a及3 6b的輸出，並將已選擇之輸出輸出至延遲線33a至 -41 - 201214427 33g。然而，提供遮罩訊號DMSK_MK及DMSK_SP之週期選 擇參考延遲級數EBF_DLL_CNT及EBR_DLL_CNT，從而將 已選擇之數量輸出至延遲線33a至33g。 在下文中，將描述單元延遲判定單元38 (38 a至38g) 〇 單元延遲判定單元3 8 ( 3 8 a至38g)如圖所示地包括相 位偵測器40 (40a、40b、…）、升/降計數器41 (41a、41b 、…）、以及鎖定偵測器42 ( 42a、42b、.··）。 相位偵測器40的組態與圖1 1Α的組態相同。然而，在 此範例的情形中，將比較脈衝（TPR_EBF至TPR_MPF )、 以及經由對應延遲線33a至33g提供單元延遲量（IT延遲） 的測試脈衝，亦即，與邊緣脈衝DWP_EBF至DWP_MPF重 疊之測試脈衝，供應至相位偵測器40。其次，例如，在D-正反器110中，將比較脈衝TPR_EBF至TPR_MPF及測試脈 衝的第一到達判定實施爲相位比較操作》 例如，相關於圖11B之正反器110的D輸入變成比較脈 衝TPR_EBF至TPR_MPF，並將正反器110的時鐘輸入變成 測試脈衝。 其次，基於第一到達判定結果，經由EX-OR電路1 12 及D -正反器ill輸出升/降指示訊號UD ( UD_EBF、 UD_EBR ' ...)。 升/降計數器41基於來自相位偵測器40之升/降指示訊 號UD ( UD_EBF、UD_EBR、…）實施等效於參考延遲級 數之計數値的升/降計數，從而將計數値輸出爲參考延遲 -42- 201214427 級數。 例如，在單元延遲判定單元38a的情形中’升/降計數 器41a輸出參考延遲級數EBF_DLL_CNT» 此外，在單元延遲判定單元38b的情形中，升/降計數 器41輸出參考延遲級數EBR_DLL_CNT。 鎖定偵測單元42 ( 42a、42b、…）相關於藉由升/降 計數器41指示在參考延遲級數（EBF_DLL_CNT、 EBR_DLL_CNT、…）中的延遲級數，實施目前延遲級數 及1時鐘及2時鐘之前的延遲級數之間的比較’並輸出用於 藉由指示延遲級數是否受鎖定之鎖定訊號LOCK並藉由對 應延遲線33a至33g得到1T之延遲量的參考延遲級數（ DREF_EBF、DREF EBR ' ...)。 藉由升/降計數器41的參考延遲級數（EBF_DLL_CNT 、EBR_DLL_CNT、...）及來自鎖定偵測單元42之參考延 遲級數（DREF_EBF、DREF_EBR、...）間的關係與描繪於 圖1 1 A中的關係相同。 針對將遮罩訊號DMSK_MK及DMSK_SP提供給選擇器 37a及37b的週期’將係升/降計數器41a及41b之計數値的參 考延遲級數EBF_DLL_CNT及EBR_DLL_CNT供應至延遲線 3 3a及 3 3b ° 因此’針對對應於9 T標記之偵測的校正週期，在延遲 線3 3 a中藉由升/降計數器4 1 a之計數値將在該時間點等效於 1T的延遲量設定爲參考延遲級數ebf_dll_cnt。 此外’針對等效於9T間距之偵測的校正週期，在延遲 -43- 201214427 線3 3b中藉由升/降計數器41b之計數値將在該時間點等效 於1T的延遲量設定爲參考延遲級數EBR_DLL_CNT。 針對等效於9 T標記之偵測的校正週期’邊緣脈衝產生 器32依據遮罩訊號MS K_MK將測試脈衝與邊緣脈衝 WPR_EBF重疊。 因此，將如13B所示之測試脈衝插入電路設置在邊緣 脈衝產生器32中。測試脈衝插入電路包括選擇器91、D-正 反器92、以及反相器93。 選擇器91受基於遮罩訊號MSK_MK的切換控制。 在選擇器91的輸入A中，在反相器93中將D-正反器92 的Q輸出反相，從而成爲輸入。 在選擇器91的輸入B中，輸入D-正反器92的Q輸出。 在選擇器91的輸入C中，輸入1時鐘之前的邊緣脈衝 WPR_EBF。 依據遮罩訊號MSK_MK的上升邊緣選擇輸入A (例如 ，將遮罩訊號MSK_MK之上升邊緣的2時鐘之後作爲範例 )。 此外，選擇輸入A之1時鐘之後的輸入B。 另外，在預定時鐘之後，選擇輸入C。否則，典型地 選擇輸入C。 在圖14的虛線部分A中，顯示與邊緣脈衝WPR_EBF重 疊之測試脈衝的範例。例如，輸入A係於圖1 4所示之遮罩 訊號MSK_MK爲「H」的2時鐘之後選擇，使得選擇在1時 鐘之前的邊緣脈衝WPR_EBF之反相訊號，且該選擇訊號變 -44- 201214427 成測試脈衝。在從次一時鐘時序選擇輸入B之後，將此情 況切換至輸入C，並維持時間的規律週期，使得將其反相 回其原始値，並終結該測試脈衝。 在測試脈衝插入時間以外的時間，輸入C典型地在此 選擇器中有效，且遮罩訊號MSK_MK = L的週期不影響邊緣 脈衝 WPR_EBF。 此處，顯示用於邊緣脈衝WPR_EBF的測試脈衝插入電 路，然而，針對邊緣脈衝WPR_EBR設置相同的測試脈衝插 入電路。在等效於邊緣脈衝WPR_EBR的測試脈衝插入電路 中，選擇器91藉由遮罩訊號MSK_SP受切換控制。 甚至針對操作成對應於相同遮罩訊號MSK_MK或 MSK一SP的其他邊緣脈衝（WPR_LPR至WPR —MPF )設置測 試脈衝插入電路。 在邊緣脈衝產生器32中，在校正週期中將測試脈衝插 入至邊緣脈衝WPR_EBF，並將相關於測試脈衝之具有丨丁延 遲的比較脈衝TPR_EBF (見圖14)輸出。 測試脈衝在延遲線33a中以1T延遲，並供應至單元延 遲判定單元38a的相位偵測器40a。同樣地，將比較脈衝 TPR_EBF提供至相位偵測器4〇a。其次，彼等受第一到達 判定（相位比較），使得實施升/降計數器4 1 a的計數控制 〇

I 係升/降計數器41 a之計數値的參考延遲級數 EBF_DLL_CNT在鎖定單元42中受鎖定判定，並將參考延 遲級數DREF_EBF輸出。將此供應至乘法器36a。 -45- 201214427 因此，在校正週期以外的時間，將基於升/降計數器 413之計數値組態的參考延遲級數01^?_£8?乘以來自延遲 11八1^3 53的延遲量資料01^_£8?，並得到相關於延遲線 3 3&之延遲級數03丁？_£8?的設定値。因此，循序地校正延 遲線33a的延遲量。 該等組態操作甚至以相同方式相關於其他延遲線3 3b 至33g實施。 另外，依據訊框同步的偵測實施校正操作。因此’在 訊框同步的時序，藉由一步驟控制升/降計數器41a的計數 値。因此，在時間週期上逐漸地實施延遲級數的校正。然 而，因爲延遲線33 a至33 g之單元延遲量的變化由於溫度條 件等而逐漸地發生，因此沒有問題。 然而，如上文所述，在校正週期中將測試脈衝插入邊 緣脈衝WPR_EBF至WPR_MPF。此處，此等邊緣脈衝 WPR一EBF至WPR_MPF必需不影響抹除偏壓時序EB — TIM及 尖峰脈衝時序PP_TIM的產生。因此，在光脈衝產生器34 中，設置如圖1 3 C所示的測試脈衝移除電路。 該測試脈衝移除電路包括D-正反器51及選擇器52。 另外，再度參考圖6，邊緣脈衝DWP_EBF及DWP_EBR 的互斥OR係藉由光脈衝產生器34在EX-OR電路7〇中操作， 從而產生抹除偏壓時序EB_TIM，然而，圖13C的EX-OR電 路53等效於EX-OR電路70。 輸入至圖13C之EX-OR電路53的邊緣脈衝MDWP_EBF 及MDWP_EBR對應於在將測試脈衝移除之狀態中的邊緣脈 -46- 201214427 衝 DWP EBF及 DWP EBR ° 在測試脈衝移除電路中，邊緣脈衝dwp_ebf在上升邊 緣瞬間的位準係藉由在遮罩訊號msk_mk之上升邊緣中的 D-正反器52之Q輸出所保持。因此，在遮罩訊號 MSK_MK = H的週期中，經由大於時鐘輸入之延遲量的延遲 緩衝器—D-正反器52之Q輸出將遮罩訊號MSK_MK連接至 選擇器52的1輸入，使得選擇器52之輸出（MDWP_EBF ) 維持緊接在遮罩訊號MSK_MK的上升邊緣之前的位準。其 次，當返回側遮罩訊號MSK_MK = L時，其跟隨輸入邊緣脈 衝 DWP_EBF ° 如上文所述，在遮罩訊號MSK_MK = H的週期中，即使 邊緣脈衝WPR_EBF及邊緣脈衝DWP_EBF各者在延遲後的

位準改變，不影響測試脈衝移除後的邊緣脈衝MDWP_EBF 〇 即使於圖13C中省略，使用遮罩脈衝MSK_SP從邊緣脈 衝DWP_EBR移除測試脈衝的電路仍相同。 因此，在EX-OR電路53中，操作測試脈衝移除後的邊 緣脈衝MDWP_EBF及MDWP — EBR的互斥OR，從而得到期 望的抹除偏壓時序EB_TIM。 將省略尖峰脈衝時序PP_TIM側的描述，然而，圖6B 所示之輸入邊緣脈衝DWP_LPR、DWP LPF > DWP — TPR、 DWP_TPF、以及DWP_MPF可能係藉由在各相同電路中移 除測試脈衝而得到的邊緣脈衝。 另外，可能在圖13B之D-正反器的時鐘輸入使用同步 -47- 201214427 電路的時鐘。在此情形中，可能將遮罩訊號MSK_MK或以 1時鐘領先遮罩訊號MSK_MK的時序使用在致能訊號中。 如上文所述，已描述本實施例的電路操作。 基於藉由合成彼等而得到的結果，將相關於抹除偏壓 時序EB_TIM的脈衝時序產生之時序圖顯示在圖14中。首 先，針對該比較，將校正週期之所有上文提及的功能停止 ，並將與相關技術相同的操作顯示在圖15中。所有遮罩訊 號皆變成「L」，且在圖5所示的操作中，產生抹除偏壓時 序 EB TIM ° 在圖Μ中，顯示藉由驗證校正週期之功能而得到的時 序圖。在遮罩訊號MSKL_MK = H的週期中，將測試脈衝插入 邊緣脈衝WPR_EBF (見虛線部A)。此外，爲實施與圖9 及10所示之DLL的操作相同之操作，已知觸發以1T延遲的 比較脈衝TPR_EBF，使得在遮罩訊號DMSK_MK = H的週期 中，以係目前參考延遲級數DREF_EBF的「B2h」置換延遲 級數DSTP_EBF的設定値。 具有以1T從測試脈衝延遲之邊緣的比較脈衝TPR_EBF ，以及在延遲線33a中延遲之測試脈衝（見邊緣脈衝 DWP_EBF中的虛線部B )在相位偵測器40a中受第一到達 判定。 EBR相同。 在遮罩訊號MSK_SP = H的週期中，將測試脈衝插入邊 緣脈衝WPR_EBR (見虛線部C )。此外，觸發該1T延遲的 比較脈衝，使得在遮罩訊號DMSK_MK = H的週期中，以係 -48 - 201214427 目前.參考延遲級數DREF_EBR的「B2h」置換延遲級數 DSTP_EBR的設定値。 其次，具有以1T從測試脈衝延遲的邊緣之比較脈衝 TPR — EBR，以及在延遲線33b中延遲之測試脈衝（邊緣脈 衝DWP_EBR中的虛線部D )在相位偵測器40b中受第一到 達判定。 此外，已知在光脈衝產生器3 4中，與圖15之時序相同 的抹除偏壓時序EB_TIM係使用自彼等移除測試脈衝的邊 緣脈衝MDWP_EBF及MDWP_EBR產生。 因此，當能偵測長執行長度訊號，並能精確地插入及 移除測試脈衝時，可能間歇地實施用於延遲量校正的操作 而不影響記錄補償電路的操作。 在圖16中，將描述與圖11A所示之DLL電路100的延遲 量校正相同之延遲量校正能在單元延遲判定單元38 a及3 8b 內側實施。 在邊緣脈衝WPR_EBF之25590 0ns附近的上升邊緣及比 較脈衝TPR_EBF的邊緣之間的時間差係1T，並與描繪於圖 9及1〇中之DLL電路100的情形相同。因此，相位偵測器40a 實施與描繪於圖11中之操作相同的操作，且在圖16中，邊 緣脈衝DWP_EBF的延遲稍微大於1T，使得UP訊號（ UP_EBF)幾乎爲「L」，並滿足升/降指示訊號UD_EBF = L 〇 升/降指示訊號UD_EBF在次一更新時序降計數參考延 遲級數 EBR_DLL_CNT = B2h。 -49- 201214427 圖16中之B5h->B2h的降計數係由在最後訊框同步時序 的判定結果所導致，該最後訊框同步時序對應於爲「L」 的升/降指示訊號UD_EBF。 參考延遲級數EBR_DLL_CNT的更新時序可能對應於 訊框同步間隔中的任一處，然而，將緊接於次一訊框同步 之前的更新提供爲此範例。 在圖17中，描述在校正週期中滿足邊緣脈衝 WPR_EBF = H的範例。 在從測試脈衝改變至遮罩訊號MSK_MK = H的2T之後， 測試脈衝在從邊緣脈衝WPR_EBF之邊緣算起的4T之後反相 ，並在隨後的2T中返回至原始極性。 在圖17的情形中，爲將返回至原始極性時的上升邊緣 用於校正，當與圖16比較時，從此處的1T之後，將比較脈 衝TPR_EBF延遲2T，然後觸發。當將所有後續更新操作延 遲2T時，得到與圖16之EBF的操作相同之操作。因爲EBF 僅在長執行長度時操作’此位準的處理延遲沒有問題。 參考圖18，顯示藉由相關於EBF及EBR的各單元延遲 判定單元3 8 a及3 8 b個別實施的校正。 此處，假設參考延遲級數EBF_DLL_CNT及 EBR_DLL_CNT的初始値爲BBh。 在此情形中，作爲參考延遲級數EBF-DLL-CNT及 EBR一DLL.CNT的計數値首先針對各訊框同步降計數3。係 計數單位的3爲範例’且可能在載置時將該計數單位&定 爲最佳値。 -50- 201214427 在300000ns的附近，參考延遲級數EBR_DLL_CNT交 替地重複B2h及B5h以鎖定。 此外，在450000ns的附近’參考延遲級數 EBF_DLL_CNT交替地重複AFh及B2h以鎖定。 另外，例如，當設置用於校正的延遲線3 3 a時，可能 使用參考延遲級數EBF_DLL_CNT及EBR_DLL一CNT的初始 値，然而，此係不必要的。 此係因爲當未實施記錄操作時，能校正所有延遲線 33a至33g，且可能在記錄時頻繁地校正作爲初始値的收斂 値。 在光碟驅動器裝置在未實施記錄操作的週期期間實施 校正的情形中，例如，將規律間隔的連續訊框同步訊號輸 入至資料型樣偵測器31中。因此，升/降計數器41可能比 在典型記錄時間中更早轉移至鎖定狀態。當光脈衝產生器 3 4的輸出終端停止時，外側未受影響。 或者，藉由在非記錄時致能邊緣脈衝產生器32等，以 具有專用於校正的測試脈衝產生功能，測試脈衝可能在非 記錄時連續地產生。因此，在未實施記錄操作的週期中， 單元延遲判定單元38a至38 g能夠迅速地受鎖定。 如上文所述，已描述第一實施例，然而，在第一實施 例中，可變延遲電路在記錄資料時的長執行長度期間提供 切換功能爲自身延遲量校正功能，而不在部分或所有延遲 線3 3 a至3 3 g上實施脈衝時序控制。 將延遲元件串聯連接於複數級中的各延遲線33a至33g -51 - 201214427 藉由已指示之延遲元件80的級數延遲輸入訊號。 各延遲設定單元35、36、以及37在校正週期以外的時 間基於延遲級數DSTP_EBF至DSTP_MPF的設定値，設定對 應延遲線33a至33g的延遲級數，亦即，使用用於供應爲單 元延遲控制値之預定單元延遲量的延遲（例如，1T)之單 元延遲級數（參考延遲級數DREF_EBR至DREF_MPF )， 並使用提供至對應邊緣脈衝（WPR_EBF至WPR_MPF )的 延遲時間（延遲量資料DLY — EBF至DLY_MPF )得到的計 算結果。 光脈衝產生器3 4使用通過各延遲線33a至33g的各邊緣 脈衝（DWP_EBF至DWP_MPF )產生記錄驅動脈衝（ PP_TIM及 EB_TIM )。 在校正週期中，邊緣脈衝產生器32將測試脈衝與邊緣 脈衝（WPR_EBF及WPR_MPF )重疊，並產生具有相關於 各測試脈衝之單元延遲量（1T)的各比較脈衝（TPR_EBF 及TPR_MPF)。 各單元延遲判定單元38 a至38 g在校正週期中將單元延 遲控制値（參考延遲級數EBF_DLL_CNT至MPF_DLL_CNT )供應至對應延遲設定單元35、36、以及37，並將IT延遲 設定至對應延遲線33 a至33g。其次，各單元延遲判定單元 38a至38g在對應邊緣脈衝（WPR_EBF至WPR — MPF)的校 正週期中基於計數値依據測試脈衝及比較脈衝（TPR_EBF 至TPR_MPF )之間的相位比較結果上升或下降之升/降計 數器的値將單元延遲級數（參考延遲級數DREF_EBR至 -52- 201214427 DREF_MPF )判定爲單元延遲控制値，並將判定結果供應 至對應延遲設定單元35、36、以及37。 在本實施例中，能實施將所有複數條延遲線3 3 a至3 3 g 精確地校正之曾係困難操作的操作，增強記錄補償電路的 精確性，並得到裝置的穩定記錄特徵及可靠性。 此外，相較於藉由類比PLL的多相位時鐘方案，成本 顯著地降低，並增強低功耗CMOS邏輯之延遲線33a至33g 的精確性，使得能實現具有低成本及低功耗的光碟驅動裝 置。 此外，可能不設置校正專用的延遲線，使得電路尺寸 的增加受抑制。另外，在與圖8的組態比較之圖2的組態中 (見圖12 )，必需設置與各延遲線33a至33 g等效的單元延 遲判定單元38a至3 8g。然而，依據載置，各單元延遲判定 單元38a至3 8 g的組態具有顯著地比延遲線小的尺寸。相較 於圖8的組態，結果，將校正專用延遲線1 02減免在電路尺 寸的降低上係非常有利的。 [5.第二實施例] 在圖1 9中，顯示根據本揭示發明之第二實施例的組態 。寫入策略單元14的部分（等效於EBF及EBR的部分）以 與圖12之方式相同的方式顯示。然而，也設置與圖2的電 路系統相同之相關於LPR、LPF、TPR、TPF、以及MPF的 電路系統，且彼等與圖19之EBF及EBR的電路系統之該等 相同。 -53- 201214427 在圖19中，將相同的參考數字施加至與圖12之部分相 同的部分，且將省略重複的描述。 在圖19的第二實施例中，使用作爲固定級數’諸如32 ，之延遲線3 3 ( 3 3 a至3 3 g )的延遲元件級數控制延遲元件 80的電源電壓，使得適應其中之延遲元件80的延遲量受控 制，且得到期望延遲量的可變延遲電路。 在圖20中，顯示延遲線33的範例。在此情形中，將’ 例如，32級的延遲元件80串聯連接。例如’在32級中實現 1T延遲。 分接選擇器81基於延遲級數DSTP ( DSTP_EBF至 DSTP_MPF )的供應設定値選擇延遲元件80的輸出級。亦 即，指定從輸入dl_in至輸出dl_out的級數，使得設定少於 1T的延遲量。 各延遲元件80的延遲量至藉由電源電壓Vdd調整。 另外，此處顯示出口選擇型，然而，顯示於圖7 A之入 口選擇型的組態也係可能的。 在圖19所示的延遲線33a及33b中，各延遲元件80的延 遲量係藉由控制電源電壓而調整。 相反地，提供以下組態。 未設置根據第一實施例的乘法器36，而將延遲RAM 35、選擇器37、以及D/A轉換器39設置爲相關於延遲線33 的延遲設定單元。 在校正週期以外的時間，將從延遲RAM 35a及35b輸 出之延遲量資料DLY_EBF及DLY_EBR以原始狀態經由選 -54- 201214427 擇器37a及3 7b的輸入0提供至延遲線33a及33b，作爲延遲 級數DSTP_EBF及DSTP_EBR的設定値。 同時，在界定於遮罩訊號MSK_MK、DMSK — MK、 MSK_SP、以及DMSK_SP中的校正週期中，選擇器37a及 3 7b選擇終端1。將固定値「32」供應至選擇器37a及3 7b的 輸入1 ， 作爲參考延遲級數EBF_DLL_CNT及 EBR_DLL_CNT。 亦即，顯示於圖20的延遲線33a及33b受如同32級延遲 的1T延遲。 其次，在校正週期中，在單元延遲判定單元38a及38b 中實施以IT延遲的測試脈衝及比較脈衝TPR_EBF及 TPR_EBR之間的相位比較，使得升/降計數器41a及41b的 計數依據相位比較結果受控制。 在鎖定單元42a及42b中實施升/降計數器41之計數値 的鎖定判定，使得將單元延遲控制値（DREF_EBR及 DREF_EBF).輸出爲鎖定判定結果。 此情形中的「DREF_EBR」及「DREF_EBF」表示用 於在32級中實施1T延遲之各延遲元件80的電源電壓値，而 非指示1 T延遲級數的「參考延遲級數」。 將各單元延遲控制値（DREF_EBR及DREF_EBF )供 應至D/A轉換器39a及39b，並另外作爲類比電壓訊號供應 至延遲線33a及33b»類比電壓訊號對應於圖20之電源電壓 Vdd，使得各延遲元件80的延遲量受校正。

在此校正中，當通過，例如，3 2級，的延遲量大於1 T -55- 201214427 時，增加電源電壓Vdd以降低延遲量。亦即’增加升/降計 數器41 a及41b的計數値。 因此，將升/降計數器41a及41b的升/降指示訊號UD及 計數升/降之間的關係設定成與第一實施例的情形相反’ 並將輸入數位値及輸出電壓之間的關聯爲負之D/A轉換器 使用爲D/A轉換器39a及39b。 在第二實施例中，如上文所述，於其中串聯連接複數 級之延遲元件80的各延遲線33a至33g以延遲元件80之級數 延遲輸入訊號。 延遲設定單元35、37、以及39基於單元延遲控制値 DREF_EBR及DREF_EBF設定對應延遲線33a至33g之各延遲 元件80的電源電壓Vdd。 此外，延遲設定單元3 5、3 7、以及3 9使用提供至對應 邊緣脈衝WPR_EBF至WPR_MPF之延遲時間（延遲量資料 DLY_EBF至DLY_MPF )設定對應延遲線3 3 a至3 3 g的延遲 級數，作爲延遲級數DSTP_EBF至DSTP_MPF的設定値。 各單元延遲判定單元38a至38 g在對應邊緣脈衝的校正 週期中基於計數値依據相位比較結果上升及下降之升/降 計數器的値，判定用於設定延遲元件80之電源電壓Vdd的 單元延遲控制値（DREF — EBR及DREF_EBF ) ’從而供應 至對應延遲設定單元39» 甚至在上述第二實施例中，能得到與第一實施例之效 果相同的效果。 -56- 201214427 [6·第三實施例] 在本揭示發明的第三實施例中’提供與根據第一及第 二實施例之單元延遲判定單元38a至38g的升/降計數器41 (4 1 a至4 1 g )之組態不同的範例。 亦即，升/降計數器4 1包括計數値依據相位偵測器4 0 的相位比較結果上升或下降的次計數器，以及該計數値上 升或下降至該次計數器之設定最大値及設定最小値的主計 數器。 在圖21中，提供升/降計數器41的組態範例》 圖21所示的升/降計數器41包括維持目前計數値BIC的 D-正反器141、將1加至計數値BIC的加法電路142、以及從 計數値BIC減去1的減法電路143。 此外，升/降計數器4 1另外包括用於比較計數値B 1C及 設定最大値BIC-MAX的比較電路144，並依據比較結果輸 出重設訊號RMAX。 此外，升/降計數器41另外包括用於比較計數値BIC及 設定最小値BIC-MIN的比較電路145，並依據比較結果輸 出重設訊號RMIN。 此外，升/降計數器41另外包括依據輸入升/降指示訊 號UD將輸入1或輸入2輸出爲選擇輸出S的選擇器146。 此外，升/降計數器41另外包括依據輸入重設訊號 RMAX及RMIN選擇選擇輸出S及設定初始値BIC-INT，並將 選擇値輸出至D-正反器141的選擇器147，以及依據重設訊 號RMAX及RMIN將計數値DLL — CNT升/降計數的計數器148 -57- 201214427 此處’ D -正反器141、加法器142、減法器143、比較 器144、比較器145、以及選擇器147對應於如上述次計數 器的組件’且計數器1 4 8對應於主計數器。 亦即’在升/降計數器4 1中’使用次計數器以實施藉 由等效於主計數器的計數器148輸出之計數値DLL_CNT的 升/降計數。 至於次計數器的計數値BIC，在升/降計數時分別任意 地設定升計數之最大値的設定最大値BIC-MAX、降計數之 最小値的設定最小値BIC-MIN、以及初始値BIC-INT。 將更新訊號UDC_UPD供應至計數器141及148，作爲致 能訊號。 D-正反器141藉由時鐘（Clock)鎖存來自選擇器14 7 的選擇輸出，並輸出相關於加法器142、減法器143、以及 比較器144及145的計數値BIC。 以相關於計數値BIC在加法器142及減法器143中藉由 加1及藉由減1而得到的計數値B IC -1及B IC - D供應選擇器 1 46。將當來自相位偵測器40之升/降指示訊號UD係高位準 時的計數値BIC-I ’以及當升/降指示訊號UD係低位準時的 計數値BIC-D輸出至選擇器147，作爲選擇輸出S。 此外，當輸入計數値BIC完全等同於設定最大値BIC-MAX及設定最小値BIC-MIN時，比較器144及145將各重設 訊號RMAX及RMIN輸出爲高位準。 在輸入重設訊號RMAX及RM IN之一者係高位準的情形 -58- 201214427 中，選擇器147選擇設定初始値BIC-INT，並在其他情形中 選擇來自選擇器146的選擇輸出S’使得將已選擇値作爲選 擇輸出BIC-0輸出至D-正反器141。 因此，當升/降指示訊號UD在時鐘（Clock)之上升邊 緣的時序爲高位準時，計數値BIC藉由從設定初始値BIC-INT至設定最大値BIC-MAX的重複計數而受升計數。此外 ，當升/降指示訊號UD係低位準時，計數値BIC藉由從設定 初始値BIC-INT至設定最小値BIC-MIN的重複計數而受降 計數。 此外，在升/降指示訊號UD改變的時序，必需將計數 値BIC設定成設定初始値BIC-INT的値。 此外，當來自比較器144的重設訊號RMAX在時鐘（ Clock)之上升邊緣的時序爲高位準時，計數器148升計數 計數値DLL_CNT，且當來自比較器145的重設訊號RMIN爲 高位準時，降計數計數値DLL_CNT。因此，當計數値BIC 藉由設定初始値BIC-INT升計數，從而成爲設定最大値 BIC-MAX時，實施計數値DLL_CNT的升計數，且當計數値 BIC藉由設定初始値BIC-INT降計數，從而成爲設定最小値 BIC-MIN時，實施計數値DLL_CNT的降計數。 藉由上述升/降計數器4 1，得到下列效果。 在單元延遲判定單元3 8 ( 3 8 a至3 8 g )之相位偵測器40 (40a至40g)的時序比較中，實施藉由圖118之0_正反器 11〇的比較脈衝（丁？尺_£8?至1'1>11_1\4??)及測試脈衝之間 的第一到達判定。 -59- 201214427 此外，當在短於D-正反器1 10之最小設定時間及保持 時間的時間週期輸入係時鐘輸入之測試脈衝的上升邊緣及 係D輸入之比較脈衝（TPR_EBF至TPR_MPF)的反相時， 未判定係輸出相位比較中間訊號的訊號QA，且短期擾動 發生在從相位偵測器40輸出的升/降指示訊號UD中。 因此，基於升/降指示訊號UD計數之升/降計數器41的 計數値不規律地改變，使得當參考延遲級數DREF的値未 受鎖定時，升/降計數器41的計數値以±級數的尺寸不穩定 地改變。 另一方面，升/降計數器41經由用於實施與低通濾波 器之操作相同的操作之非線性計數器（上述次計數器）通 過從相位偵測器40輸出的升/降指示訊號UD，然後受升計 數及降計數操作，使得防止上述不穩定改變發生。 因此，可能實現更穩定的係單元延遲控制値之升/降 計數器4 1的計數値。 [7.第四實施例] 在本揭示發明的第四實施例中，將另一組態操作提供 爲具有上述次計數器的升/降計數器41。 圖22顯示升/降計數器41的組態範例。 圖22的升/降計數器41包括重複地升計數計數値直到 計數値到達預定値的計數器1 5 1、以及基於從相位偵測器 40輸出之升/降指示訊號UD的高位準或低位準之級實施升 計數的各計數器152及153。 -60- 201214427 此外，當來自計數器152及153之各計數値CA及CB到 達預定値時’升/降計數器41另外包括將輸出旗標訊號U-FLG及D-FLG致能爲高位準的比較器154及155。 此外，升/降計數器41另外包括用於將基於旗標訊號 ϋ-FLG及D-FLG升計數及降計數之計數値DLL_CNT輸出的 計數器1 5 6。 預先將作爲計數器値之最大値的設定値C Μ任意地提 供至計數器151，且計數器151在時鐘（Clock)之上升邊 緣的時序實施升計數。當計數値到達設定値CM時，計數 器151在時鐘（Clock)之次一上升邊緣的時序輸出重設訊 號RST，並藉由重設計數値實施從〇開始的計數。因此，計 數器1 5 1以規律間隔輸出重設訊號RST。 將升/降指示訊號UD供應至計數器152及153。當升/降 指示訊號UD爲高位準時，計數器152在時鐘（Clock)之上 升邊緣的時序實施計數値CA的升計數，且當升/降指示訊 號UD爲低位準時，計數器I52維持計數値CA。當藉由計數 器151輸入重設訊號RST時，計數値CA在時鐘（Clock)之 上升邊緣的時序重設。 同時，當升/降指示訊號UD爲低位準時，計數器153在 時鐘（Clock)之上升邊緣的時序實施計數値CB的升計數 ，且當升/降指示訊號UD爲高位準時，計數器153維持計數 値CB。此外，當從計數器151輸入重設訊號RST時，計數 値CB在時鐘（Clock)之上升邊緣的時序重設。 預先將任意設定値CN提供至比較器154及155。 -61 - 201214427 當藉由計數器152的計數値CA多於設定値CN時，比較 器154致能輸出旗標訊號υ-FLG爲高位準。 當藉由計數器153的計數値CB多於設定値CN時，比較 器155致能輸出旗標訊號D-FlG爲高位準。 計數器156偵測各旗標訊號U-FLG及D-FLG在重設訊號 RST從計數器151輸入時的狀態。其次，當旗標訊號U-FLG 爲高位準時，在時鐘（Clock )之次一上升邊緣的時序實 施計數値DLL_CNT的升計數，而當旗標訊號D-FLG爲高位 準時，在時鐘（Clock )之次一上升邊緣的時序實施計數 値DLL_CNT的降計數。 在升/降計數器41中，當升/降指示訊號UD在輸出重設 訊號RST之正常時間週期內的時鐘（Clock)之上升邊緣的 時序係高位準或低位準之任一者的次數到達設定値CN時， 僅實施計數器156之計數値DLL_CNT的升計數及降計數。 當升/降指示訊號UD之高位準或低位準各者的次數相對小 時，不改變計數値DLL_CNT。因此，包括在升/降指示訊 號UD中的高頻雜訊成份係可忽略時，使得精確地及穩定 地輸出計數値DLL_CNT。 [8.修改範例] 如上文所述，已描述本揭示發明的實施例，然而，以 不同角度考慮本揭示發明的修改範例。 在上述實施例中’已描述限制存在於記錄資料（Data )的格式中之訊框同步訊號的校正週期’然而’藉由將已 -62- 201214427 偵測長執行長度降低至存在於調變規則內的長度而增加測 試脈衝之插入頻率也係有效的。 長執行長度中的降低限制係藉由延遲線3 3 a至3 3 g之級 數的切換及脈衝邊緣之間的時序限制決定，且長執行長度 的適當値可能在載置時決定。 此外，在圖2(圖12)及圖19的組態中，可能設置校 正專用的DLL電路100。在此情形中，可能將作爲從藉由 DLL電路100的組態操作得到之單元延遲控制値的計數値 (參考延遲級數，或作爲延遲元件之電源電壓的DLL_CNT )使用爲各單元延遲判定單元38a至38g中的升/降計數器 4 1 a至4 1 g之計數的初始値或參考値。 在上述實施例中，將相關於光碟的光碟驅動裝置提供 爲範例，然而，本揭示發明甚至可能施用至光學記錄媒體 ，或相關於硬碟型或硬碟型以外之其他類型的磁性記錄媒 體之記錄裝置。特別係將本揭示發明的可變延遲電路作爲 具有校正延遲線之功能的可變延遲電路廣泛地施用至各種 領域。 本揭示發明包含與於2010年7月1日向日本特許廳申請 之日本優先權專利申請案案號第2010-150798號所揭示的 主題內容相關之主題內容，該專利之教示全文以提及之方 式倂入本文中。 熟悉本發明之人士應能理解不同的修改、組合、次組 合、及變更可能取決於設計需求及其他因素而在隨附之申 請專利範圍或其等同範圍內發生。 -63- 201214427 【圖式簡單說明】 01係根據本揭示發明的實施例之光碟驅動裝置的方 塊圖； 圖2係包括根據本揭示發明之第一實施例的可變延遲 電路之寫入策略單元的方塊圖； 圖3 A及3 B係根據本揭示發明的實施例之雷射發光波形 的解釋圖： 圖4A、4B、以及4C係根據本揭示發明的實施例之雷 射驅動器及雷射驅動脈衝的解釋圖； 圖5係用於根據本揭示發明的實施例之雷射驅動脈衝 的產生之脈衝的解釋圖； 圖6A及6B係根據本揭示發明的實施例之雷射驅動脈衝 產生系統的解釋圖； 圖7A、7B、7C、以及7D係根據本揭示發明的第一實 施例之延遲線的解釋圖； 圖8係作爲比較範例之寫入策略單元的方塊圖； 圖9A及9B係DLL操作的解釋圖； 圖10係DLL操作的解釋圖； 圖11A及11 B係DLL及相位偵測器的方塊圖； 圖12係根據本揭示發明之第一實施例的寫入策略單元 之主部分的方塊圖； 圖1 3 A、1 3 B、以及1 3 C係根據本揭示發明之實施例的 寫入策略單元之各部分的方塊圖； -64- 201214427 圖1 4係在根據本揭示發明之實施例操作遮罩訊號的情 形中之波形的解釋圖； 圖1 5係在遮罩訊號停止的情形中之波形的解釋圖； ®16@®據本揭示發明之實施例的單元延遲判定單元 之操作波形的解釋圖； ® 1 7係根據本揭示發明之實施例的單元延遲判定單元 之操作波形的解釋圖； Η 1 Μ系根據本揭示發明的實施例之個別校正的解釋圖 圖19係根據本揭示發明之第二實施例的寫入策略單元 之主部分的方塊圖； 圖2 0係根據本揭示發明的第二實施例之延遲線的解釋 圖； 圖2 1係根據本揭示發明的第三實施例之升/降計數器 的方塊圖；以及 圖22係根據本揭示發明的第四實施例之升/降計數器 的方塊圖。 【主要元件符號說明】 1 :光學拾取器 1 a :雷射二極體 2 :轉軸馬達 3 :螺紋機構 4 :矩陣電路 5 :資料偵測處理單元 -65- 201214427 6:擺動訊號處理電路 7 _·編碼/解碼單元 8 :主機介面 9 :位址解碼器 I 〇 :系統控制器 II :光學區塊伺服電路 1 2 :轉軸伺服電路 1 3 :雷射驅動器 14 :寫入策略單元 1 5 :螺紋驅動器 1 6 : ADIP解調變電路 1 7 :轉軸驅動器 1 8 :二軸驅動器 3 1 :資料型樣偵測器 32:邊緣脈衝產生器 33、 33a ' 33b、 33c、 33d、 33e、 33f、 33g、 102 ：延 遲線 3 4 :光脈衝產生器 35a、35b、35c、35d、35e、35f、35g ：延遲 RAM 36a、 36b、 36c、 36d、 36e、 36f、 36g:乘法器 37a ' 37b、 37c、 37d、 37e、 37f、 37g、 52、 91、 146 、147 :選擇器 38a、 38b、 38c、 38d、 38e、 38f、 38g ：單元延遲判定 單元 -66 - 201214427 39a ' 39b ： D/A轉換器 40a、40b、103 :相位偵測器 41、41a、41b、104 :升 /降計數器 42a、42b :鎖定偵測器 4 6、4 7、4 8 :電流開關 51、 92 、 110、 111、 141 ： D-正反器 53、70、71、72、73、112： EX-OR電路 6 1 :長標記偵測器 62 :長間距偵測器 74、93 :反相器 75 : AND電路 76 ： OR電路 8 0 :延遲元件 8 1 :分接選擇器 90 :光碟 100:延遲鎖定回路電路 101 : DLL脈衝產生器 105 :鎖定偵測單元 1 4 2 :加法電路 1 4 3 :減法電路 144、145、154、155 ：比較電路 148、152、153、156:計數器 200 :主機裝置

LPR

ADRS EBF、 ADRS EBR、 ADRS LPF、 ADRS -67- 201214427 ADRS_MPF、ADRS_TPF、ADRS_TPR:位址値 BIC :目前計數値 BIC-D、BIC-I、CA、CB:計數値 BIC-INT :設定初始値 BIC-MAX :設定最大値 BIC-MIN :設定最小値 CLOCK :頻道時鐘 CM、CN :設定値 D :輸入 D-FLG' U-FLG:輸出旗標訊號 DATA :記錄資料 DC_TIM : DC時序 dl_in :輸入訊號 dl_out :輸出訊號 DLL CNT 、 DREF 、 DREF_EBF 、 DREF EBR 、 DREF LPF、DREF LPR、DREF_MPF、DREF_TPF、DREF_ TPR :參考級數 EBF_DLL_CNT 、 EBR_DLL_CNT 、 LPF_DLL_CNT 、 LPRDLLCNT 、 MPF_DLL_CNT 、 TPF_DLL_CNT 、 TPR_ DLL — CNT :參考延遲級數 DLY_EBF 、 DLY_EBR 、 DLY_LPF 、 DLY_LPR 、 DLY_MPF、DLY_TPF、DLY_TPR:延遲量資料 DMSK_MK、DMSK_SP、MSK_MK、MSK_SP :遮罩訊

Pr& m -68- 201214427 DSTP 、 DSTPEBF 、 DSTP_EBR 、 DSTP_LPF 、 DSTP LPR、DSTP_MPF、DSTP_TPF、DSTP_TPR :設定値 DTP :延遲測試脈衝

DWP EBF 、 DWP_EBR 、 DWP_LPF 、 DWP LPR 、 DWP MPF、DWP TPF、DWP TPR、MDWP EBF、MDWP - — μ. M· EBR、WPR —EBF、WPR_EBR、WPR_LPF、WPR LPR、 WPR_MPF、WPR_TPF、WPR_TPR :邊緣脈衝 EB_TIM :抹除偏壓時序 IG :可變電流源 LOCK :鎖定訊號 PP_1、PP_2、PP_3 :脈衝 PP_TIM :尖峰脈衝時序 Q :輸出

Ql、Q2 :電晶體 QA、UP、UP_EBF :訊號 RMAX、RMIN :重設訊號 RST :重設訊號 S :選擇輸出 TPR EBF 、 TPR EBR 、 TPR LPF 、 TPR LPR 、 — _ — — TPR_MPF、TPR TPF、TPR_TPR、TPREF :比較脈衝 TP :測試脈衝 UD ' UD — EBF、UD — EBR :升/降指示訊號 UD_UPD、UDC_UPD:更新訊號 Vdd :電源電壓 • 69 -

Claims (1)

1. 201214427 七、申請專利範圍： 1. 一種可變延遲電路，包含： 延遲線，於其中可變地設定延遲量； 延遲設定單元，使用單元延遲控制値實施該延遲線的 延遲設定，該單元延遲控制値用於執行待提供給至該延遲 線之輸入訊號的該延遲量之延遲及該延遲線中的預定單元 延遲量之延遲； 脈衝產生器，在校正週期中將測試脈衝與該輸入訊號 重疊，並相關於該測試脈衝產生具有該單元延遲量的比較 脈衝；以及 單元延遲判定單元，藉由在該校正週期中將該單元延 遲控制値供應至該延遲設定單元，設定該延遲線中之該單 元延遲量的該延遲、基於該比較脈衝及經由該延遲線施加 該單元延遲量的該測試脈衝之間的相位比較結果判定等效 於該單元延遲量的該.單元延遲控制値、並將該已判定之單 元延遲控制値作爲校正結果的該單元延遲控制値提供至該 延遲設定單元。 2. 如申請專利範圍第1項之可變延遲電路，其中該單 元延遲判定單元基於計數値依據該相位比較結果上升或下 降之升/降計數器的値判定該單元延遲控制値。 3 ·如申請專利範圍第2項之可變延遲電路，其中： 將延遲元件串聯連接於複數級中的該延遲線藉由設置 在該延遲設定單元中之該延遲元件的該級數延遲該輸入訊 號， 70- 201214427 該延遲設定單元基於使用用於設置成該單元延遲控制 値之該預定單元延遲量的延遲之該單元延遲級數’並也使 用待提供給該輸入訊號的該延遲量而得到的計算結果’在 該校正週期以外的時間設定該延遲線的該延遲級數’且 該單元延遲判定單元基於該計數値係依據該相位比較 結果上升或下降的該升/降計數器之該値將該單元延遲級 數判定爲該單元延遲控制値，並將該等單元延遲級數的判 定數量提供給該延遲設定單兀。 4. 如申請專利範圍第2項之可變延遲電路，其中： 將延遲元件串聯連接於複數級中的該延遲線藉由設置 在該延遲設定單元中之該延遲元件的該級數延遲該輸入訊 號， 該延遲設定單元基於該單元延遲控制値實施該延遲元 件之電源電壓的設定’並依據待提供給該輸入訊號的延遲 量實施該延遲線之該延遲級數的設定’且 該單元延遲判定單元基於該計數値依據該相位比較結 果上升或下降之該升/降計數器的該値判定用於該延遲元 件之該電源電壓的該設定之該單元延遲控制値’並將該已 判定單元延遲控制値提供至該延遲設定單元。 5. 如申請專利範圍第2項之可變延遲電路，其中該升 /降計數器包括該計數値依據該相位比較結果上升或下降 的次計數器，以及該計數値上升或下降至該次計數器之設 定最大値及設定最小値的主計數器。 6. 一種記錄裝置’包含： 5 -71 - 201214427 光學頭單元，藉由實施依據相關於記錄媒體之記錄驅 動脈衝的記錄操作實施資訊記錄；以及 記錄驅動脈衝產生單元，基於記錄資料產生該記錄驅 動脈衝， 其中該記錄驅動脈衝產生單元包括： 邊緣脈衝產生器，當產生依據該記錄資料的該記錄驅 動脈衝時，將指示一或複數個邊緣時序爲時序調整目標的 一或複數個邊緣脈衝輸出，相關於該等邊緣脈衝各者在該 校正週期中重疊測試脈衝與該邊緣脈衝，並相關於各測試 脈衝產生具有單元延遲量的比較脈衝， 複數條延遲線，安裝成對應於各邊緣脈衝，該等延遲 線各者可變地設定待提供給輸入邊緣脈衝的延遲量； 複數個延遲設定單元，安裝成對應於各延遲線，並使 用單元延遲控制値實施相關於對應延遲線之延遲設定，該 單元延遲控制値用於實施待提供給該輸入邊緣脈衝之延遲 量的延遲及對應延遲線中的預定單元延遲量之延遲， 光脈衝產生器，使用已通過各延遲線的各邊緣脈衝產 生該記錄驅動脈衝，以及 複數個單元延遲判定單元，安裝成對應於各延遲線， 各單元延遲判定單元藉由在該校正週期中將該單元延遲控 制値提供至對應延遲設定單元而將單元延遲量的該延遲設 定至該對應延遲線、基於該比較脈衝及經由對應延遲線施 加該單元延遲量的該測試脈衝之間的相位比較結果判定等 效於該單元延遲量之該單元延遲控制値、並將已判定之單 -72- 201214427 元延遲控制値作爲校正結果的該單元延遲控制値供應至該 對應延遲設定單元。 7. 如申請專利範圍第6項之記錄裝置，其中單元延遲 判定單元各者基於計數値依據該相位比較結果上升或下降 之升/降計數器的値判定該單元延遲控制値。 8. 如申請專利範圍第7項之記錄裝置，其中： 將延遲元件串聯連接於複數級中的該等延遲線各者藉 由設定在該等延遲設定單元各者中之該延遲元件的該級數 延遲輸入訊號， 該等延遲設定單元各者基於使用用於設置成該單元延 遲控制値之該預定單元延遲量的該延遲之該單元延遲級數 ，並也使用待提供給對應邊緣脈衝的該延遲量而得到之計 算結果，在該校正週期以外的時間設定對應延遲線的該延 遲級數，且 該等單元延遲判定單元各者基於該計數値係依據該相 位比較結果上升或下降的該升/降計數器之該値將該單元 延遲級數判定爲該單元延遲控制値，並將該等單元延遲級 的判定數量提供給對應延遲設定單元。 9. 如申請專利範圍第7項之記錄裝置，其中： 將延遲元件串聯連接於複數級中的該等延遲線各者藉 由設定在該等延遲設定單元各者中之該延遲元件的該級數 延遲輸入訊號， 該等延遲設定單元各者基於該單元延遲控制値實施對 應延遲線的該延遲元件之電源電壓的設定，並依據待提供 -73- 201214427 給對應邊緣脈衝之該延遲量實施對應延遲線之該延遲級數 的設定，且 · 該等單元延遲判定單元各者基於該計數値依據該相位 比較結果上升或下降之該升/降計數器的該値判定用於該 延遲元件之該電源電壓的該設定之該單元延遲控制値，並 將該已判定單元延遲控制値提供至對應延遲設定單元。 10.如申請專利範圍第7項之記錄裝置，其中該升/降 計數器包括該計數値依據該相位比較結果上升或下降的次 計數器，以及該計數値上升或下降至該次計數器之設定最 大値及設定最小値的主計數器》 1 1 .如申請專利範圍第6項之記錄裝置，其中： 該光學頭單元係光學拾取單元，並藉由將相關於光學 記錄媒體之該記錄操作實施爲依據記錄驅動脈衝的雷射輸 出而實施該資訊記錄，且 該記錄驅動脈衝產生單元基於該記錄資料將雷射驅動 脈衝產生爲該記錄驅動脈衝。 12.如申請專利範圍第6項之記錄裝置，其中： 該記錄資料係作爲有限執行長度碼的該記錄資料， 該記錄裝置另外包括產生遮罩訊號的遮罩訊號產生單 元，使得該記錄資料之執行長度變成規定長度或更長的週 期係該校正週期，且 該邊緣脈衝產生器依據該遮罩訊號將該測試脈衝與該 邊緣脈衝重疊，從而輸出重疊邊緣脈衝。 1 3 .如申請專利範圍第1 2項的記錄裝置，其中，在依 -74- 201214427 據該遮罩訊號的該校正週期中，將用於從經由該延遲線輸 入之該邊緣脈衝移除該測試脈衝的測試脈衝移除電路設置 在該光脈衝產生器中》 14. 一種在可變延遲電路中的延遲量校正方法，該可 變延遲電路使用單元延遲控制値設定延遲線的延遲量，該 單元延遲控制値用於執行待提供給至該延遲量係可變地設 定之該延遲線的輸入訊號之該延遲量的延遲及該延遲線中 的預定單元延遲量之延遲，該方法包含： 在基於該單元延遲控制値設定該延遲線中之該單元延 遲量的該延遲之後的校正週期中將測試脈衝與該輸入訊號 重疊，並產生具有相關於該測試脈衝之該單元延遲量的比 較脈衝； 實施該比較脈衝及經由該延遲線施加該單元延遲量的 該測試脈衝之間的相位比較；以及 基於該相位比較結果判定等效於該單元延遲量的該單 元延遲控制値，並致能作爲校正結果之單元延遲控制値的 該已判定單元延遲控制値使用在該延遲線之該延遲量的後 續設定中。 -75-