TW201208034A - ESD protection device and method for fabricating the same and integrated circuit - Google Patents

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Ming-Tzong Yang
Ming-Cheng Lee
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201208034 六、發明說明： 【發明所屬之技術領域】 本發明系關於一種靜電放電防護裝置，特別是關於一種具有較低崩 潰電壓之靜電放電防護裝置及其製作方法、以及積體電路。 【先前技術】 隨著積體電路(integrated circuit，1C)裝置的持續微型化，次微米互補 金屬氧化物半導體(Complementary Metal-Oxide- Semiconductor，以下 簡稱為「CMOS」）技術之發展已朝向製造出具有更淺的接面深度、更 薄的閘極氧化層、沒極輕摻雜（lightly-doped drain，以下簡稱為「LDD」) 結構、淺溝槽隔離（shallow trench isolation，STI)結構以及矽化製程 (silicide processes)之積體電路。然而，在上述之發展趨勢下，積體電 路卻更易受到靜電放電（electrostatic discharge，以下簡稱為「ESD」） 損害之影響。當過多的電荷快速地從輸入/輸出接腳傳遞至積體電路 時，便會產生靜電放電現象，而此現象會對内部電路造成損害。而為 了避免靜電放電造成之損害，便於晶片上設置一靜電放電防護電路， 俾以保護積體電路之内部電路以及元件。 第1圖為習知ESD防護裝置之剖面示意圖。如第^圖所示， 防護裝置1系製作於輸入/輸出(input/outpu^j/o)區，且ESD防護裝置 1系以輸入/輸出N型金屬氧化物半導體（N—Mentak Oxide-Semiconductor，NMOS)電晶體裝置的形式呈現，並且承受相對較 201208034 高之電壓區域，例如，3V至5V之電壓區域。核心裝置2系製造於核 心區内’且核心裝置2承受相對較低之電壓區域，例如〇 至1 5V。 核心裝置2包含有位於井22内的源極區23a以及汲極區23b;—閘極 28，設於基材10上，且位於源極區23a以及汲極區23b之間；一 LDD 區24a ’系介於閘極28以及源極區23a之間；一 LDD區24b，系介於 閘極28以及汲極區23b之間；以及一閘極介電層26，系介於閘極28 以及基材10之間。 ESD防護裝置1包含有位於P型井12中的一 N+源極區13a以及一 N+汲極區13b ; —閘極18 ’設於基材10之上，且位於N+源極區13a 以及N4汲極區13b之間;一閘極介電層16，系介於閘極18以及基材 10之間。一般而言，一 N型LDD區14a，系介於閘極18以及N+源極 區13a之間，而N型LDD區14b系介於閘極18以及N+汲極區13b 之間。 一般而言，為了降低ESD防護裝置1的汲極崩潰電壓(vbd)，會進 行一 P型ESD佈植製程30。在P型ESD佈植製程30過程，P型摻質， 例如硼’以5xl013 atoms/cm2之一摻質濃度，經由光阻佈植遮罩2〇的 開口 20a而被植入至β汲極區13b，由此形成P型ESD摻雜區15， 且P型ESD摻雜區15之深度約為5，000埃(angstroms)。P型ESD摻 雜區15實質上位於N+汲極區13b之下方，且N+汲極區13b之接面深 度約為3,000埃。 然而，習知的ESD佈植製程需要額外的光罩(ESD佈植光罩)以限 201208034 【發明内容】 有雲於此，本發明之目的在於提供一種改良式的卿防護裝置， 其可以省略習知ESD佈植製程以及省略額外的咖佈植光罩。 本發明之另一目的在於提供一種積體電路，包含有一核心裝置和一 咖防護裝置，該咖防護裝置可料略習知咖錄製程以及省 略額外的ESD佈植光罩。 本發明之另一目的在於提供一種製作ESD防護裝置之方法，其可 以省略習知ESD佈植抛。本侧兼容於標準CM〇s製程且不會影 響其他裝置之效能，例如輸人/輸蚊置或核心I置之效能。 為了達到上述目的’本發明提供一種ESD防護裝置，包含有一基 材 /、有第導電型之源極區域，設於基材中；一具有第一導電型 之/及極區域’ &於基材中；一閘極，設於源極區域與汲極區域之間的 基材上；以及-具有第二導電型之核心環型摻雜區(_卩〇如d叩峋 —on) ’設於汲極區域，其中核心環型摻雜區不與汲極區域之一側邊 緣重疊，且側邊緣鄰近於閘極。 根據本發明之另—實齡丨，提供—種積體電路，包含有—核心裝 置’位於-非輸人/輸出區，核心、裝置包含至少—L、環型掺雜 201208034 區’其鄰近核心装置之源極或没極之至少—者；一咖 於一輸入/輸出區，ESD防護裝置包含有— 5導’設 源極區域，設於基材中；一具有第一導電型之^絲一導電型之 一間極，設於源極帽卿域之間的基基材中； 電型之第二核心環型摻雜區，設於沒極區域，其中第〜第一導 區不與沒極區域之一側邊緣重疊，且側邊緣鄰近於間二八％型摻雜 包之材另;提供一種製作ESD防護裝置之方法， 別於非輸入/輸_輸入·輪：:區：-非輸人/輪出區，·分 護裝置之_; 輸:輪出區，顯露出非輸入/輸出區，且第二主 防繼刪 摻質_門= "環型離子佈植製程，將第二導電型 入胸 到輸入/輸出區内，並植入到非輸入/輸出區，俾於輪 型摻月雜Γ内形成—核心環型摻雜區，於非輸入/輸出區形成另一核心環 發明之又一實施例，提供一種励防護裝置包含有一基 秘d城帛導電型之第—井，設於基材中；—具有第二導電型之 域’設於第—井中；—具有第二導電型之祕區域，設於第一 導電二Z并設域魏極區域之間的基材上；—具有第二 井，第-井介於閘極與汲極區域之間；以及一屬於第一 201208034 井之次井部位，位於第二井與一隔離區域之邊緣之間。 根據本發明所提出之ESD防護裝置和積體電路’其核心環型摻雜 區可降低崩潰電壓，因此有提升ESD防護裝置之效能。本發明所提出 之製作ESD防護裝置之方法，可省略習知ESD佈植製程以及用以限 定ESD佈植開口之光罩，取而代之的是於核心裝置上形成核心環型區 域之一核心環型區域佈植製程，可以有效降低製程成本。 【實施方式】 於下文中，系加以陳述本發明之具體實施方式，該些具體實施方式 可參考相對應的圖式，俾使該些圖式構成實施方式之一部分。同時也 藉由說明，聽本發明可據以施行之方<。於下文中，將清楚地描述 該些實施例之細節，俾使該技術領域中具有通常技術者可據以實施本 發明。在不違背於本發明宗旨之前提下，相關之具體實施例亦可被加 以施灯，且對於其結構上、邏輯上以及電性上所做之改變仍屬本發明 所涵蓋之範疇。 j艮據本發明，於此處所提及之術語「晶圓」、「基材」包含任何含有 外露表面之結構，且可沈積—沈積層於該表面上，舉例而言，形成一 频電路(integrateddrcuit’故_。「紐」—婀簡讀為包含 +導體晶圓;其也可被視為—處於製財之轉體結構，姐可包含其 =製造於其上之層。「晶圓」以及「基材」包含有摻雜及未摻雜之半導 由基底半㈣或㈣層所切之^料㈣ 娜刪duet吻⑹、讀其之轉體結構。於歧所使用之 201208034 術5吾「水準」’乃定義為平行於半導體晶片（麵）或晶粒（die)基材 表面或主要平面之—平面，且不論該平面之獅。「垂直」—詞乃定義 為-垂直於上述「水準」之方向。其餘之術語，例如，於上、上、 下底。p、頂^、側面、較高、較低、以及於下，皆以「水準」之 平面作為基準加以定義。 第2A圖至帛2F圖系根據發明之-實施例之ESD防護裝置製作方 法之剖面不忍圖。首先，如第2A圖所示，提供一基材謂。紐觸 可以是-半導體基材，例如魏材、蟲晶基材 、絕緣矽（SOI)基材、 夕錯(SiGe)紐等類似魏之紐。基材i⑻包含至少—輸入/輸出 區’例如，一高壓（high_v〇ltage，HV)區域（第2A圖中標示為，」）， 乂及非輸入/輸出區，例如，一低壓（1〇醫〇1喻，LV)區（第2八 圖中標示為「LV」）。於電路或半導體晶片之輸入/輸出區可以於電路或 半導體S日片以及f路或半導體⑸外之區域間傳遞職，但不限於 此舉例而5，來自另一電路或是半導體晶片之訊 電路或半，耐此轉縣導雜㈣產生 1= —嫩_侧。錄 =或+導體晶片上的輸人/輸出區之外之—區域，但不限於 實施例中，非輸入/輸出區包含一核心區域。 在某二 222 =° P型井系形成於基材1〇°的輸入/輸出區内。-井 22，例如P财，_成祕請_輸瑪 裝置可設置於輸入/輪出。諸壯班 鬥ESD防濩 出£内而核心裝置可設置於非輪入/輪出區内。 201208034 然而，值得注意的是，ESD防護裝置不一定要在高壓下運作。在某些 實施例中，ESD防護裝置可在低壓下運作。HV與Lv區域僅作為示意 之用途。而為了簡潔起見’隔離區域’例如淺溝渠隔離區（shall〇w如㈣ isolation，STI)，並未繪示於圖式中。 根據本發明之-實酬，ESD防護裝置以輸人/輸出N型金屬氧化 物半導體(N-Metal-Oxide-Semiconductor，以下簡稱為「nm〇s」）裝置 的形式呈現，並且可接收相對較高之電壓，其電壓數值約介於3乂至 5V。而核心裝置則接收相對較低之電壓，其電壓數值約介於〇 8v至 1.5V。值得注意的是，在其他實施例中，ESD防護裝置可以是p型金 屬氧化物半導體(P-Metal-Oxide-Semiconductor，以下簡稱為「pm〇s」） 裝置。雖然本發明之實施例系以特定導電性之元件作為範例，但是本 發明也可應用於相對應導電形式之元件，俾以形成pM〇s或高壓 PMOS (High-VoltagePMOS ’ 以下簡稱為「HVPMOS」）。 如第2B圖所示，形成閘極118以及閘極228，其分別位於基材1〇〇 上之輸入/輸出區内以及非輸入/輸出區内。閘極介電層116系位於閘極 118以及基材1〇〇之間。而閘極介電層226系介於閘極228以及基材 100之間。根據本實施例，閘極118以及閘極228可包含多晶矽、摻 雜多晶矽、金屬或上述之組合。根據本實施例，閘極介電層116以及 閘極"電層226可藉由氧化或沈積(dep0siti〇n)方法而形成。舉例而言， 閘極’丨電層116以及閘極介電層226可包含熱氧化石夕（thermal silicon oxide ) ° 201208034 如第2C圖所*，可形成一光阻膜則於基材1〇〇之上。光阻膜· 可覆蓋住輸人/輸出區’並紐出_人/輸出區。光轉中設有一 P扣300a，位於輸入/輸出區。開口施可設置鄰近於間極⑽又並 位於後續將形成於閘極118旁之—錄區域内。在本實施例中，雖然 開口施並非直接緊鄰於_ 118，但是根據其他實施例，開口遍 可直接緊鄰於閘極4著，進行非輸人/輸出區或核心區之汲極輕推雜 (lightly-dopeddmin，町簡稱為「LDD」）佈植製程透過位於光 阻膜300内之開口 3〇〇a，俾以植入掺f，例如N型坤播質至井⑴ 以及井222内，其摻質濃度約介於lxl〇15至3xl〇15at〇ms/cm2之間。透 過上述之佈植製程，可於井222中形成核心咖區域224&以及核心 LDD區域224b，並且於井112中形成輕摻雜區域35如。在本實施例 中，核心LDD區域224a、224b以及輕摻騎域35Qa之深度系位於基 材H)0 -主表面下約5，_至7，_埃。值得注意的是，根據其他設計 需求或對應於不同裝置之生產，上述之雜深度以及摻雜濃度可能會 補加變動。 接著，利用相同之光阻膜300作為佈植遮罩，進行一核心、環型佈植 製程330，俾以將摻質，例如，P型摻質BF2，植入至井222内以及透 過開口 3G0a植入至井112内，因此於井222 _形成核心環型摻雜區 250a以及核心環型摻雜區25〇b ’並於井112中形成核心環型推雜區 350，上述P型摻質BF2之摻質濃度約為4χ1〇13至8增丨3站麵w。 在本實施射，核心環型摻髓驗紐於核心LDD區域屢之下 201208034 方’而核心％型摻雜區25〇b系位於核心、LDD區域224b之下方。在本 實施例中’核心環型摻雜區35G系位於輕摻雜區域35加下方。根據 本實施例’核吨雜雜25Ga、核轉娜祕25Qb以及核心環 型摻雜區3S0之深度實質上位於基材主表面下方1〇，_至％， 000埃之間。根據本實施例，核^環型摻雜區2池、核心、環型換雜區 25〇b以及核心環型雜區mo皆透過核心環型佈植製程所形成， 因此其實質上皆具有烟深度以及具有_之摻雜濃度。 如第2D圖所不’當施行核心環型佈植製程33〇後，可接著剝除光 阻膜300。於基材1〇〇 i形成一光阻膜4⑻，光阻膜·可覆蓋住非輸 入/輸出區’同時顯露出輸入/輸出區。因此，可施行一輸入/輸出ldd 佈植製程430，俾以植入摻質，例如N型石申摻質，至井112内，而於 井112内形成LDD區域114a、mb。值得注意的是，繪示於第2C圖 以及第2D圖之佈植步驟是可以相互對調的。舉例而言，可先形成咖 區域114a、114b，之後再形成核心LDD區域22如、224b。 如第2E圖所示，在施行輸入/輸出LDD佈植製程43〇之後，可接 著剝除光阻膜400。於閘極118之侧壁形成一對側壁子（硫讀 spacers) 132，並於閘極228之側壁形成一對侧壁子232。形成側壁子 之後’再於基材100上形成-光阻臈5〇〇，光阻膜5〇〇可覆蓋住輸入/ 輸出區’並同時顯露出非輸入/輸出區。之後，施行一非輸入/輸出源極 /;及極佈植製程530 ’俾以植入摻質，例如，n型碟摻質，至井222内， 而形成一源極區域223a以及一汲極區域223b。根據本實施例，源極 11 201208034 區域223a以及汲極區域223b皆為重摻雜區’其摻雜濃度高於核心 LDD 區域 224a、224b。 如第2F圖所示’在施行非輸入/輸出源極/汲極佈植製程530之後， 可接著剝除以竭5GG。再於基材1GG上形成-光阻膜6GG，光阻膜 60〇可覆蓋住非輸人/輸出區’朗時祕出輸人/輸出區。之後施行 輸入/輸出源極/汲極佈植製程630 ’俾以植入換質’例如，N型磷摻 質至井112内’而形成源極區域113a以及汲極區域ii3b，之後再剝 除光阻膜_。根據本實施例，源極區域113a以及没極區域113b皆 為重摻雜區’且其摻雜濃度高於LDD 1域114a以及LDD區域114b。 由此’如第2F圖所示，形成ESD防護裝置1〇1及核心裝置102。 本發明系針對特定之實施例及其技術特徵加以敘述。需注意的是， 於第2A圖至第2F圖所敘述之實施例系僅作為示意之用途，非用以對 本發明加諸限制。對於本領域之習知技術人士，在不違背本發明之精 神以及範疇之條件下，可對實施例描述之實施方式或細節做適度地改 變及調整’舉例而言，描繪於第2A目至第2F ®之製程順序可被加以 改變，或省略部分製程步驟。 上述本發明之特徵之一系為ESD防護裝置1〇1可兼容於現行製 程，例如CM〇S製程，且可以省略用來ESD佈植用途之額外光罩。 亦即’依據本發明，可省略習知ESD佈植製程以及用以限定ESD佈 植開口之光罩。取而代之的是於核心裝置上形成核心環型區域之一核 心環型區域佈植製程。因此，可以在不影響高壓MOS ((High-Voltage 12 201208034 MOS，HVMOS)之效能下，有效降低製程成本。 請參照第2F圖’以結構上而言，位於輸入/輸出區之esd防護裝 置101包含一源極區域113a，例如，吻、極區域，其位於井112，例 如P型井中;-汲極區域113b ’例如，—N+沒極區域，其位於井112 中;- LDD區域U4a ’例如源極LDD區域，其與源極區域n3a搞合; - LDD區域114b ’例如祕LDD區域，其與沒極區域服搞合;一 問極118，设置於基材1〇〇之上，且其介於LDD區域114a#&LDD 區域114b間;-閘極介電層116，介於閘極m以及基材間;一對 侧壁子132 ’位於閘;^ 118之側壁;以及一核心環型摻雜區35〇，重疊 於沒極區域113b。根據本實施例’核心環型摻雜區35()不與汲極區域 113b之一側邊緣重4，舉例而言，沒極區域⑽之側邊緣1131系靠 近閘極118。核心環型摻雜區350可以和位於非輸入/輸丨區内之核心 裝置102中的核心環型摻雜區25〇a、250b共同形成。因此，核心環型 摻雜區250a、250b以及核心環型摻雜區35〇實質上可以形成於相同深 度以及具有相同濃度。在本實施例中，核心裝置1〇2之核心環型摻雜 區250a、250b可分別位於源極區域223a以及汲極區域223b之邊緣， 該邊緣接近閘極228，然而位於ESD防護裝置1〇1中之核心環型摻雜 區350可位於汲極區域U3b内部，且不與汲極區域113b之一側邊緣 1131重疊，由圖中可知，侧邊緣1131系鄰近於閘極118。核心環型摻 雜區350可幫助降低崩潰電壓，因此可增進ESD防護裝置之效能。 請參閱第3A圖及第3B圖。第3A圖系根據發明之另一實施例之 13 201208034 ESD防護裝置為HVMOS裝置之配置圖。而第3B圖系沿著第3A圖 中切線Ι-Γ之剖面示意圖。如第3A圖及第3B圖所示，ESD防護裝置 301可製造於基材1〇〇内，例如p型矽基板。更精確地而言，ESI)防 護裝置301系製作於氧化物限定（oxiciedefine，OD)區（第3A圖中 標示為「OD」），氧化物限定區周圍是隔離區380，例如STI。 在本實施例中，ESD防護裝置301為HVMOS裝置，包含一源極 區域313a，例如’ N+源極區域，其位於井312(例如P型井）中；一 LDD 區域314a，其與源極區域313a耦合;一汲極區域313b，例如一 n+沒 極區域，其與源極區域313a分隔一段距離；一閘極318，介於源極區 域313a以及沒極區域313b間;一閘極介電層316，介於閘極318以及 基材100間；一對侧壁子332，位於閘極318之側壁;一井352，例如 N型井，其設置於閘極318與汲極區域313b之間，且井352可部分與 汲極區域313b重疊，並延伸至閘極318之正下方區域；一井312之次 井部位312a ’介於井352以及隔離區380邊緣之間；以及一通道區域 370 ’其介於LDD區域314a以及井352之間。 根據本實施例，井352可作為一延伸的汲極區域，且其不完全包覆 汲極區域313b，因此可顯露出位於313b之下之井312之次井部位 312a ’井352之作用在於提升咖防護裝置3〇1之承受電壓。使用 防護裝置301作為積體電路中嵌入式的ESD防護衰置的優點在 於’顯露出的井祀之次井部位仙系藉由三個區域(a、b、C)而降 低ESD防護裝置301之接面崩潰電壓。區域A、B、c系緣示於第犯 14 201208034 圖中，並且以虛線標示出。由第3B圖可知，區域A系包覆住介於汲 極區域313b、井352以及井312之次井部位312a之間之NP接面（例 如’N++NW/PW接面）。區域B包覆住介於汲極區域313b以及井312 之次井部位312a之間之NP接面（例如N+ + PW接面）。區域C系包 覆住介於汲極區域313b以及位於隔離區380邊緣之井312之次井部位 312a之間之NP接面。本發明所提出之ESD防護裝置可降低崩潰電 壓’因此提升ESD防護裝置之效能。 第4圖系根據發明之另一實施例之ESD防護裝置為hvmos裝置 之剖面不意圖，其中相似之區域以相似之元件符號表示之。如第4圖 所示，ESD防護裝置301a可製造於基材1〇〇内，例如，p型矽基材。 同樣地’ESD防護裝置301a包含一源極區域313a，例如N+源極區域， 其位井312(例如P型井)中；一 LDD區域31如，其與源極區域3以 搞合；-沒極區域313b，例如，-N+沒極區域，其與源極區域313a 分隔一段距離;一閘極318，其介於源極區域313a以及汲極區域313b 之間;一閘極介電層316 ’介於閘極318以及基材1〇〇之間；一對側壁 子332，位於閘極318之側壁；一井352，例如，N型井，其設置於閘 極318與汲極區域313b之間，且可部分地與汲極區域313b重疊，並 可延伸至閘極318之正下方區域；一井312之次井部位迎，介於井 352以及隔離區380邊緣之間；以及一通道區域37〇，其介於LDD區 域314a以及井352之間。井352可作為一延伸的没極區域，且其不完 全包覆汲極區域313b，因此顯露出位於汲極區域3131)之下之井312 之次井部位312a，井352之作用在於可提升ESD防護裝置3〇la之承 15 201208034 受電壓。 繪示於第3B圖之ESD防護裝置3〇1與繪示於第4圖之ESD防護 裝置301a之差異在於ESD防護裝置3〇ia包含一核心環型摻雜區 350，核心環型摻雜區350系位於如第3B圖所示之a區域内。根據本 發明之實施例，核心環型摻雜區350系為一 P型摻雜區，且能利用相 似於第2C圖至第2F圖之製程步驟，將摻質植入汲極區域313b而形 成。也就是說，核心環型摻雜區350可以與核心裝置之核心環型摻雜 區一同形成。因此，核心環型摻雜區350實質上會與位於非輸入/輪出 區之核心裝置之核心環型摻雜區形成於相同深度以及具有相同濃度。 核心環型摻雜區350可進一步地降低崩潰電壓，並提升ESD防護裝置 之效能。 第5圖系根據發明之另一實施例之ESD防護裝置為hvmos裝置 之剖面示意圖。由於在汲極的一側具有隔離結構，例如Sti，因此， 繪示於第5圖之ESD防護裝置301b可以承受更高之電壓，例如，8V 至10V。如第5圖所示，ESD防護裝置301b可製造於基材100内，例 如，P型矽基板。同樣地，ESD防護裝置301b包含一源極區域313a， 例如，N+源極區域’其位井312(例如P型井)中；一 LDD區域314a， 其與源極區域313a耦合;一汲極區域313b，例如，一 N+汲極區域， 其與源極區域313a分隔一段距離;一閘極318，其介於源極區域313a 以及沒極區域313b之間;一閘極介電層316介於閘極318以及基材100 間;一對侧壁子332位於閘極318之側壁;一井352，例如，N型井，系 16 201208034 «又置於閘極318與没極區域313b之間，且可部分地與沒極區域313b 重疊’並可延伸至閘極318之正下方區域；一隔離結構58〇，例如一 sti結構，系位於井352内且介於閘極318以及汲極區域31北之間; 一井312之次井部位312a ,系介於井352以及隔離區38〇邊緣之間; 以及一通道區域370，其介於LDD區域314a以及井352之間。井352 可作為一延伸的汲極區域，且其不完全包覆汲極區域313b，因此可顯 露出位於313b下之井312之次井部位312a，井352之作用在於提升 ESD防5蔓裝置3〇lb之承受電壓。而隔離結構58〇幫助ESD防護裝置 301b承受更高之電壓。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所 做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 下列圖式之目的在於使本發明能更容易地被理解，於本文中會詳加 描述該些圖式’並構成具體實施例的一部份。透過本文中之具體實施 例並參考相對應的圖式’俾以詳細解說本發明之具體實施例，並用以 闡述發明之作用原理。 第1圖系習知ESD防護裝置之剖面示意圖。 第2A圖至第2F圖系根據發明之一實施例之ESD防護裝置製作方 法之剖面示意圖。 第3A圖系根據發明之另一實施例之ESD防護裝置為裝 置之配置圖。 17 201208034 第3B圖系沿著第3A圖中切線ι_ι’之剖面示意圖。 第4圖系根據發明之另一實施例之esd防護裝置為HVMOS装釁 之剖面示意圖。 第5圖系根據發明之另一實施例之esd防護裝置為HVMOS装釁 之剖面示意圖。 值得〉主意的是，所有的圖式僅作為示意之用途。為了達到解說之目 的，繪製於圖式中之元件尺寸及比例可能被加以放大或縮小。在不同 的具體實施财，洲的元件符號會削以代表減應或她的特徵。 【主要元件符號說明】 1 ESD防護裝置 2 10 基材 12 13a N+源極區 13b 14a N型LDD區 14b 15 P型ESD摻雜區 16 18 閘極 20 20a 開口 22 23a 源極區 23b 24a LDD區 24b 26 閘極介電層 28 30 P型ESD佈植製程 100 101 ESD防護裝置 102 核心裝置 P型井 N+汲極區 N型LDD區 閘極介電層 光阻佈植遮罩 井 汲極區 LDD區 閘極 基材 核心裝置 201208034 112 井 113a 源極區域 113b 及極區域 114a LDD區域 114b LDD區域 116 閘極介電層 118 閘極 132 側壁子 222 井 223a 源極區域 223b 〉及極區域 224a 核心LDD區域 224b 核心LDD區域 226 閘極介電層 228 閘極 232 側壁子 250a 核心環型摻雜區 250b 核心J辰型推雜區 300 光阻膜 300a 開口 301 ESD防護裝置 301a ESD防護裝置 301b ESD防護裝置 312 井 312a 次井部位 313a 源極區域 313b >及極區域 314a LDD區域 316 閘極介電層 318 閘極 330 核心環型佈植製程 332 側壁子 350 核心壤型換雜區 350a 輕摻雜區域 352 井 370 通道區域 380 隔離區 400 光阻膜 430 輸入/輸出LDD佈 植製程 500 光阻膜 530 非輸入/輸出源極/ 汲極佈植製程 580 隔離結構 19 201208034 600 光阻膜 630 輸入/輸出源極/ 汲極佈植製程 1131 側邊緣 OD 氧化物限定 HV r〇3壓區域 LV 低壓區域 PW Ρ型井 NW N型井

Claims (1)

  1. 201208034 七、申請專利範圍： 1. 一種靜電放電防護裝置，包含有： 一基材； -具有第-導電型之源極區域，設於絲材中； -具有第-導電型之錄區域，設於該基材中； 一閘極，設於該源極區域與觀極區域之_該紐上；以及 -具有第二導電型之核心環型雜區，設於魏極區域内，装中节 核心環型摻雜區不與該汲極區域之一侧邊緣重疊，該側邊緣鄰餅ς 蘭搞。 護裝置，其中該靜電放電 2.如申請專利範圍第1項所述之靜電放電防 防濩裝置設於一輸入/輸出區。 3導電如2糊卿2機讀賴_£，_具有第· 環靜雜摻祕與一設於非輸人/輸出區之核㈣置之核心 i枱雜區具有相同的摻雜深度與摻雜濃度。 5.如申 21 201208034 於該第井’其中該第一導電型為_，而該第二導電型為p型。 6·如申喷專利縫第i項所述之靜電放電防護裝置另包含有一具有 第二導電型之第-井，設於該基材中，且驗極區域位於該第一井， 其中系在摻雜濃度4χ妒至8xl〇13at〇ms/cm、推質植入到該第一井 中形成該具有第二導之核心_換雜區。 7. 如申請專利範圍第i項所述之靜電放電防護裝置，其中該且有第二 導電型之核心環型摻雜區之深度大致系位在該基材一主表面下ι〇_ 至 50,000 埃。 8. 如申請專利範圍第丨項所述之靜電放電防護裝置，其中另包含有一 及極之汲姉摻祕域，其與槪極區域祕，以及—_之沒極輕 摻雜區域，其與該源極區域耦接。 9. 一種積體電路，包含有： 核心裝置，位於一非輸入/輸出區，該核心裝置包含至少一第一 核心環型摻舰，其鄰近雜处置之源極姐極之至少一者； 一靜電放電随裝置，設於-輸人/輸出區，該靜電放電防護裝置 包含有： ° 一基材； —具有第一導電型之源極區域，設於該基材中； 具有第一導電型之汲極區域，設於該基材中； 一閘極，設於該源極區域與該汲極區域之間的該基材上丨以及 22 201208034 具有第二導電型之第二核心環 苴中哕筮—妗、、镠雜區，设於該汲極區域， /、職不與紐極區域之 緣鄰近於該閘極。 〗瓊緣重疊，該側邊 1〇·如申請專利範圍第9項所述之積體電路， 雜區與該第-核心環型換雜區具有相同的摻雜深度與軸^ 叙频㈣，射__方護裝 至8xH)13at〇m/核心環型推雜區系在摻雜濃度為4Χ1013 至8 1〇 —將摻質植入到第-井中而形成。 12.如申請專利範圍第9項所述之積體電路， 雜區之深度系位在該基材― '、中該第二核心環型摻 主表面下約10，_至50,000埃。 13· 一作料放電防魏置之方法，包含有· ==:有—輪，出區以及-非輪入_; -靜電放電防^核心裝置之間極與 輸出區，顯露‘^/^^^^蓋住該輸入/ :=r:::r 二:Γ -第二導電型摻質經由抑，罩，進行一核心環型佈植製程，將 輸入/輸出區，俾於時植入到該輸入/輸出區内，並植入到該非 -輪入/輸__成—核辦型摻顧，於非輸入 23 201208034 /輸出區内形成另一核心環型摻雜區。 人如申料她财〗3項所述之製作靜電放電防難置之方法，另 包含有： 側壁 ζ 該核心裝置之間極與該靜電放電防護裝置之閘極之側壁上形成 中.如申μ專利㈣第13項所述之製作靜電放電防護裝置之方法，其 中另包專利細第13項所述之製作靜電放電防護裝置之方法，其 該㈣™該· 出區，俾形辆靜物輪入，輪 包含有： 17· 一種靜電放電防護震置， 一基材； 設於該基材中； 具有第一導電型之第一井， 24 201208034 一具有第二導電裂之源極區域，設於該第一井中； 一具有第二導電♦之汲·極區域，設於該第一井中； 一閘極，設於該源極區域與該汲極區域之間的該基材上； 一具有第二導電型之第二井，該第二井介於該閘極與該汲極區域之 間；以及 一屬於該第一井之次井部位，位於該第二井與一隔離區域之邊緣之 間。 18.如申請專利範園第17項所述之靜電放電防護裝置，其中該第二井 系做為一延伸汲極區域。 19·如申凊專利範圍第17項所述之靜電放電防護裝置’其中該第二井 不完全包覆該汲極區域。 =·如申凊專利範圍第17項所述之靜電放電防護裝置，其中另包含一 、有第^電型之核心環型摻雜區其與該沒極區域重曼。 并申％專利細第17項所述之靜電放電防護裝置，其中在該第 井的锦極與觀極區域間，設有1離結構。 八、圖式： 25
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981426B2 (en) 2012-05-21 2015-03-17 Nanya Technology Corporation Electrostatic discharge protection device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8513738B2 (en) * 2011-07-21 2013-08-20 International Business Machines Corporation ESD field-effect transistor and integrated diffusion resistor
US9000526B2 (en) * 2011-11-03 2015-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. MOSFET structure with T-shaped epitaxial silicon channel
WO2014074353A1 (en) * 2012-11-08 2014-05-15 Gamblit Gaming, Llc Systems and methods to use an intermediate value holder in a gambling hybrid game
US20150054070A1 (en) * 2013-08-23 2015-02-26 Richtek Technology Corporation Electrostatic Discharge Protection Device and Manufacturing Method Thereof
TWI646653B (zh) * 2017-12-28 2019-01-01 新唐科技股份有限公司 橫向擴散金屬氧化物半導體場效電晶體

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1153290C (zh) 2001-03-23 2004-06-09 矽统科技股份有限公司 具有电流均匀分布特性的静电放电防护布置方法
TW498532B (en) * 2001-08-08 2002-08-11 Taiwan Semiconductor Mfg Manufacturing method for electrostatic discharge protection structure
US7092227B2 (en) * 2002-08-29 2006-08-15 Industrial Technology Research Institute Electrostatic discharge protection circuit with active device
CN1278417C (zh) 2002-09-06 2006-10-04 中芯国际集成电路制造(上海)有限公司 静电放电保护装置及其制造方法
US7326998B1 (en) 2002-11-14 2008-02-05 Altera Corporation Effective I/O ESD protection device for high performance circuits
WO2004112139A1 (ja) * 2003-06-10 2004-12-23 Fujitsu Limited 半導体装置とその製造方法
KR100981658B1 (ko) * 2005-05-23 2010-09-13 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치의 제조 방법
US7977743B2 (en) * 2009-02-25 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Alternating-doping profile for source/drain of a FET

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981426B2 (en) 2012-05-21 2015-03-17 Nanya Technology Corporation Electrostatic discharge protection device

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