TW201138023A - Semiconductor chip embedded with wiring substrate and manufacturing method thereof - Google Patents

Semiconductor chip embedded with wiring substrate and manufacturing method thereof Download PDF

Info

Publication number
TW201138023A
TW201138023A TW099145232A TW99145232A TW201138023A TW 201138023 A TW201138023 A TW 201138023A TW 099145232 A TW099145232 A TW 099145232A TW 99145232 A TW99145232 A TW 99145232A TW 201138023 A TW201138023 A TW 201138023A
Authority
TW
Taiwan
Prior art keywords
semiconductor wafer
electrode
film
thermoplastic resin
pad
Prior art date
Application number
TW099145232A
Other languages
English (en)
Other versions
TWI429024B (zh
Inventor
Kouji Kondou
Kazuo Tada
Yuuji Ootani
Toshio Suzuki
Yoshiharu Harada
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of TW201138023A publication Critical patent/TW201138023A/zh
Application granted granted Critical
Publication of TWI429024B publication Critical patent/TWI429024B/zh

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134Stud bumping, i.e. using a wire-bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73259Bump and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92222Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

201138023 六、發明說明: 【發明所屬之技術領域】 #發明是有關在含熱可塑性樹脂的絕緣基材形成配線 部’內藏半導體晶片的半導體晶片內藏配線基板及其製造 方法。 【先前技術】 以往,在含熱可塑性樹脂的絕緣基材形成配線部,內 藏®子零件之零件內藏基板的製造方法,例如有記載於專 利文獻1者爲人所知。 此製法方法是以能夠內藏電子零件的方式層疊複數片 的樹脂薄膜而成爲層疊體,該複數片的樹脂薄膜是包含在 表面形成有導體圖案的樹脂薄膜、在導通孔(Via Hole ) 內充塡導電性膏的樹脂薄膜。 然後,對於層疊體由上下來一面加壓一面加熱,使含 於樹脂薄膜的熱可塑性樹脂軟化,藉此,使樹脂薄膜互相 接著而一起一體化的同時密封電子零件。並且,燒結充塡 於導通孔內的導電膏,而形成層間連接部(導電性組成物 ),電性連接與電子零件的電極對應的焊墊(導體圖案) 或導體圖案彼此間。 若根據此,則可藉由加壓•加熱來一起形成內藏電子 零件的多層基板,可使製造工程簡素化。 可是,在集聚元件的半導體晶片(1C晶片)中,爲了 元件的高集聚化、高速化、抑制半導體晶片(內藏該半導 201138023 體晶片的基板)的體格增大等,而電極的間隔會越變窄( 所謂細間距(F i n e p i t c h ))。因此,所被內藏的電子零 件,採用半導體晶片(裸晶片),不再配線地覆晶安裝時 ,上述的方法若想要確保相鄰的層間連接部間的電氣絕緣 性,則必須形成非常小徑(例如直徑數μ™〜1 Ομπι程度) 的導通孔,可想像導通孔的形成或導電性膏的充塡困難。 又,由於導電性膏的充塡量也少,所以可想像與構成 半導體晶片的電極或基板的焊墊之金屬擴散接合無法確保 充分的量的導電性粒子。 對於此,可考慮採用在半導體晶片的電極設置柱形凸 塊,將此柱形凸塊連接至基板的焊墊之覆晶安裝。尤其如 專利文獻2所記載那樣,在一面加壓一面加熱下’ 一旦直 接接合半導體晶片的Au凸塊與基板的銅焊墊(電極),則 可一面對應於細間距,一面提升電性的連接可靠度。 另一方面,使半導體晶片的電極與凸塊的連接可靠度 提升的技術,有揭示於專利文獻3之持有A1電極與Au (金 )凸塊的接合構造之半導體封裝。在此半導體封裝中’對 於半導體晶片(電晶體晶片)的A1電極’藉由球形焊接法 來形成Au凸塊,在該階段例如藉由300°C-2h或250°C-10h的 熱處理來使構成Au凸塊下的A1電極之A1全部變成AuAl合 金。藉此,可提高A1電極/Au凸塊的強度。 〔先行技術文獻〕 〔專利文獻〕 -6- 201138023 〔專利文獻1〕特開2007-324550號公報 〔專利文獻2〕特開2001-60602號公報 〔專利文獻3〕特開2 0 0 0 - 3 4 9 1 2 5號公報 【發明內容】 (發明所欲解決的課題) 然而,如專利文獻2所示般,爲了直接接合凸塊 墊,必須要有加壓•加熱時間。又,如專利文獻3所 ,將構成A1電極的A1全部變成AuAl合金也需要時間( 300°C-2h或25 0°C-10h)。因此,爲了形成半導體晶片 配線基板所花的時間會變長。 本發明有鑑於上述問題點,而以提供一種可一面 半導體晶片的連接可靠度,一面可使製造工程簡素化 縮短製造時間之半導體晶片內藏配線基板的製造方法 1目的。又,以提供一種可提升半導體晶片的連接可 之半導體晶片內藏配線基板爲第2目的。 (用以解決課題的手段) 爲了達成上述目的,若根據本發明的第1例,則 種內藏一方的面具有由A1系材料所構成的第1電極的 體晶片之半導體晶片內藏配線基板的製造方法,其特 具備: 層疊工程,其係以含熱可塑性樹脂的熱可塑性樹 膜能夠至少每隔〗片位置,且與半導體晶片的電極形 與焊 示般 例如 內藏 提升 ,可 爲第 靠度 爲~ 半導 徵爲 脂薄 成面 201138023 及該電極形成面的背面鄰接之方式層疊複數片的樹脂薄膜 ,而成爲層疊體,該複數片的樹脂薄膜係包含:在表面形 成有由Cu所構成的導體圖案的樹脂薄膜、及在導通孔內充 塡有導電性订的樹脂薄膜;及 加壓•加熱工程,其係一面加熱層疊體,一面由層疊 方向上下來加壓,藉此使熱可塑性樹脂軟化來一起將複數 片的樹脂薄膜一體化的同時,密封半導體晶片,以導電性 膏中的導電性粒子作爲燒結體,形成具有該燒結體及導體 圖案的配線部, 在層®工程中,係隔著作爲熱可塑性樹脂薄膜的第2 薄膜,在柱形凸塊與焊墊相向的方向配置半導體晶片及第 1薄膜,該半導體晶片係於第1電極設有由Au所構成的柱形 凸塊,該第1薄膜係由樹脂薄膜所構成,形成有焊墊,作 爲導體圖案的一部分, 在加壓·加熱工程中,係藉由固相擴散接合來接合焊 墊與柱形凸塊、及第1電極與柱形凸塊,藉此形成一構成 焊墊的Cu與構成柱形凸塊的Au的合金層之CuAu合金層的 同時,使第1電極之與柱形凸塊對向的部位的厚度方向的 A1全部AuAl合金化,而使第1電極成爲不含未被合金化的 A1金屬本身的AuAl合金層。 本發明的上述第1例是以熱可塑性樹脂薄膜能夠至少 每隔1片位置,且與半導體晶片的電極形成面及此電極形 成面的背面鄰接之方式層疊含熱可塑性樹脂薄膜的複數片 的樹脂薄膜,而成爲層疊體。因此,藉由加壓•加熱來使 -8- 201138023 含有熱可塑性樹脂薄膜的熱可塑性樹脂軟化下,使複數片 的樹脂薄膜一起一體化的同時’至少可藉由與半導體晶片 鄰接的熱可塑性樹脂薄膜來密封半導體晶片。並且’可藉 由上述加壓•加熱’以導電性膏中的導電性粒子作爲燒結 體來與導體圖案一起形成配線部。因此’可使製造工程簡 素化。 而且,將此層疊體在加壓•加熱工程中,藉由固相擴 散接合來接合焊墊與柱形凸塊、及第1電極與柱形凸塊’ 藉此形成一構成焊墊的CU與構成柱形凸塊的Au的合金層之 CuAu合金層的同時,第1電極的A1是在與柱形凸塊對向的 部位的厚度方向全部AuAl合金化而形成AuAl合金層。藉 由如此在柱形凸塊的兩側(半導體晶片側及其相反側)形 成合金層,可提升半導體晶片的連接可靠度。 尤其是在柱形凸塊的半導體晶片側,一旦半導體晶片 的第1電極的A1殘留(亦即,在半導體晶片與柱形凸塊之 間殘留A1 ),則在高溫的使用環境中,構成柱形凸塊的Au 會固相擴散於殘留的A1,生成Au5A12。此Au5A12的成長速 度相較於Au4A1非常快,因此Au的擴散趕不上Au5A12的生 成,在Au4A1與Au5A12的界面產生科肯達爾孔洞( Kirkendall Void)。並且,以此科肯達爾孔洞作爲起點產 生裂縫。 於是’在本發明的第1例中,將第1電極之與柱形凸塊 對向的部位的厚度方向的A1全部AuAl合金化而形成AuAl 合金層下’即使在高溫的使用環境中,還是可防止構成柱 -9- 201138023 形凸塊的Au固相擴散,因此可抑制科肯達爾孔洞產生,進 而可抑制裂縫產生。 如此,本發明是利用對於層疊體的加壓•加熱工程時 的熱及壓力來形成一構成焊墊的Cu與構成柱形凸塊的Au的 合金層之CuAu合金層的同時,第1電極在與柱形凸塊對向 的部位的厚度方向使A1全部AuAl合金化而成爲AuAl合金 層,因此相較於在A1電極藉由球形焊接法來形成Au凸塊時 使A1電極的A1全部AlAu合金化,更在覆晶安裝工程中使柱 形凸塊與焊墊成爲接合狀態,然後實施加壓.加熱工程的 方法,可縮短製造時間。並且,此CuAu合金層或AuAl合 金層可藉由此加壓•加熱工程來以熱可塑性樹脂薄膜所密 封。 藉由以上’可一面提升半導體晶片的連接可靠度,一 面使半導體晶片內藏配線基板的製造工程簡素化,可縮短 製造時間。 另外’複數片的樹脂薄膜,除了熱可塑性樹脂薄膜以 外,亦可具有含熱硬化性樹脂的熱硬化性樹脂薄膜。在加 壓•加熱工程中,使構成熱可塑性樹脂薄膜的熱可塑性樹 脂軟化,藉此將樹脂薄膜彼此間予以接著而一體化,所以 層疊體是只要熱可塑性樹脂薄膜至少每隔1片位置即可。 含熱可塑性樹脂的熱可塑性樹脂薄膜是若去掉由熱可 塑性樹脂所構成的第2薄膜,則亦可採用與熱可塑性樹脂 一起含玻璃纖維等的無機材料之薄膜。有關含熱硬化性樹 脂的薄膜也是同樣。另外,第1薄膜可採用含熱可塑性樹 -10- 201138023 脂的薄膜及含熱硬化性樹脂的薄膜的其中任一。 又’若根據本發明的第2例,則在加壓·加熱工程中 ,主要成爲含Au4A1合金的AuAl合金層爲理想。 又’若根據本發明的第3例,則在加壓.加熱工程中 ,形成含CuAu3合金的CuAu合金層爲理想。 又,若根據本發明的第4例,則作爲層疊工程的前工 程,亦可具備: 貼附工程,其係對於含第1薄膜的基板,一面加熱一 面加壓,藉此以能夠覆蓋焊墊的方式,將第2薄膜貼附於 基板的焊墊形成面:及 覆晶安裝工程,其係於構成第2薄膜的熱可塑性樹脂 的熔點以上的溫度,一面加熱一面加壓,藉此一邊使第2 薄膜溶融一邊推進柱形凸塊,使壓接於所對應的焊墊的同 時,以溶融後的第2薄膜來密封半導體晶片與基板之間。 如此,在層疊工程的前工程中,在半導體晶片與含第 1薄膜的基板之間配置由熱可塑性樹脂薄膜所構成的第2薄 膜,在熱可塑性樹脂的熔點以上的溫度一面加熱一面加壓 。因此,將溫度提升至熱可塑性樹脂的熔點以上的期間, 可使構成第2薄膜的熱可塑性樹脂具有流動性,藉由加壓 來使位於柱形凸塊與焊墊之間的熱可塑性樹脂移動,使柱 形凸塊直接接觸於焊墊,而使柱形凸塊與焊墊成爲壓接狀 態(換言之暫時接合狀態)。 此時,藉由加熱而具有流動性的熱可塑性樹脂會密封 半導體晶片與基板之間,包含柱形凸塊與焊墊的連接部的 -11 - 201138023 周圍,因此可確保在各連接部間的電性絕緣性。並且,可 提升連接部的連接可靠度。 並且,在柱形凸塊與焊墊形成壓接狀態的時間點終了 覆晶安裝工程(加熱•加壓),藉由在加壓•加熱工程所 接受的加壓•加熱來固相擴散接合柱形凸塊與焊墊。由於 是在如此利用加壓•加熱工程的熱及壓力下固相擴散接合 柱形凸塊與焊墊,所以相較於壓接狀態,可提升半導體晶 片的電極與焊墊的電性連接可靠度。 並且,在覆晶安裝工程中是先使柱形凸塊與焊墊成爲 壓接狀態,在利用加壓•加熱工程的熱及壓力下固相擴散 接合柱形凸塊與焊墊,因此相較於在覆晶安裝工程中,使 柱形凸塊與焊墊成爲固相擴散接合,然後實施加壓•加熱 工程的方法,可縮短製造時間。 並且,若在層疊工程之前不使柱形凸塊接觸於焊墊, 在加壓•加熱工程中,使柱形凸塊接觸於焊墊,且成爲接 合狀態,則藉由軟化後的熱可塑性樹脂的緩衝效果,柱形 凸塊不易被推進第2薄膜,其結果,可想像在柱形凸塊與 焊墊之間殘留有熱可塑性樹脂。相對的,在本發明的第4 例中是在層疊工程之前,先使柱形凸塊與焊墊成爲壓接狀 態,所以可藉由加壓·加熱工程的加壓•加熱來使柱形凸 塊與焊墊確實地成爲接合狀態。 又,若根據本發明的第5例,則作爲層疊工程的前工 程,亦可具備: 覆晶安裝工程,其係對於含第1薄膜的基板,在焊墊 -12- 201138023 形成面,貼附一在對應於焊墊的位置設有貫通孔的第2薄 膜之狀態下,於構成第2薄膜的熱可塑性樹脂的玻璃轉移 點以上的溫度,一面加熱一面加壓’藉此使柱形凸塊經由 貫通孔來壓接於所對應的焊墊的同時,以軟化後的第2薄 膜來密封半導體晶片與基板之間。 如此,在覆晶安裝工程的加熱•加壓之前,將對應於 焊墊的貫通孔預設於第2薄膜,因此若熱量相同,則可在 短時間形成柱形凸塊與焊墊的壓接狀態及藉由第2薄膜的 密封構造。亦即,可更縮短在覆晶安裝工程的加熱•加壓 時間,進而縮短半導體晶片內藏配線基板的製造時間。 並且,若加熱•加壓時間及加壓條件相同,則可以比 上述第4例的方法少的熱量來確保柱形凸塊與平地的壓接 狀態。 有關此貫通孔是如本發明的第6例那樣,亦可按照每 個焊墊來設置。 藉此,由於熱可塑性樹脂薄膜位於柱形凸塊與焊墊的 各連接部之間,因此在覆晶安裝工程中,軟化後的熱可塑 性樹脂容易覆蓋連接部。亦即,雖設置貫通孔,但容易確 保在各連接部間的電性絕緣性,容易提升連接部的連接可 靠度。 另外,當半導體晶片的第1電極爲細間距時,焊墊也 成爲細間距。因此,難以形成比焊墊(例如直徑30μιη )更 小的貫通孔。然而,與用以形成層間連接部的導通孔不同 ’在貫通孔不充塡導電性膏,並且此貫通孔不是規定電性 -13- 201138023 連接半導體晶片的電極與焊墊之連接部的體格者。因此, 有關上述貫通孔是亦可比焊墊更大,所以孔形成的自由度 比導通孔高,可按照每個焊墊來設置。 另一方面,如本發明的第7例那樣,亦可按照每複數 的焊墊來設置1個。藉此,相較於按照每一個焊墊來設置 一個貫通孔的構成,不受焊墊間的間隔(間距)所左右, 容易形成貫通孔。換言之,適於細間距。 又,如本發明的第8例那樣,作爲覆晶安裝工程,可 包含: 藉由一面加熱一面加壓與貫通孔的形成位置不同的位 置,來將設有貫通孔的第2薄膜貼附於基板的焊墊形成面 之工程。 藉此,雖預先設置貫通孔,但在基板貼附第2薄膜時 ,以貫通孔不會因加熱•加壓而崩潰的方式,加熱•加壓 與貫通孔的形成位置不同的位置來貼附,因此在將半導體 晶片安裝於基板時,可在短時間使柱形凸塊與焊墊成爲壓 接狀態。 另一方面,如本發明的第9例那樣,作爲覆晶安裝工 程,亦可包含: 藉由一面加熱一面加壓,來將第2薄膜以能夠覆蓋焊 墊的方式貼附於基板的焊墊形成面之後,在第2薄膜之對 應於焊墊的位置形成貫通孔之工程。 藉此,因爲在基板貼附第2薄膜之後形成貫通孔,所 以可位置精度佳地形成貫通孔。 -14- 201138023 又,如本發明的第1 0例那樣,在層疊工程中,係隔著 第2薄膜,在前述柱形凸塊與焊墊相向的方向分離的狀態 下層疊半導體晶片與第1薄膜,在加壓•加熱工程中,係 一邊使第2薄膜溶融一邊推進柱形凸塊,藉由固相擴散接 合來接合焊墊與柱形凸塊、及第1電極與柱形凸塊。 如此一來,可不進行上述前工程製造半導體晶片內藏 配線基板,所以可縮短製造時間。 又’如本發明的第Π例那樣,半導體晶片係於形成有 第1電極的電極形成面的背面具有第2電極。 又’如本發明的第1 2例那樣,在層疊工程中,係於層 疊體之與半導體晶片的第2電極相向的方向的表層配置由 金屬材料所構成的放熱構件,在加壓•加熱工程中,係接 合放熱構件與被充塡於樹脂薄膜的導通孔內的導電性膏。 如此一來,可不使半導體晶片內藏配線基板的製造工 程數增加,使放熱性提升。 另外’密封半導體晶片的熱可塑性樹脂薄膜(例如第 2薄膜)是若未滿5μπι,則在加壓.加熱工程中應力會變高 ’有可能從半導體晶片的表面剝落。於是,如本發明的第 1 3例所示般,密封半導體晶片的熱可塑性樹脂薄膜是厚度 5μηι以上爲理想。 如此一來’可抑制從半導體晶片的表面剝落。 又,如本發明的第1 4例所示般,密封半導體晶片的熱 可塑性樹脂薄膜(例如第2薄膜)係不含塡充物爲理想。 如此一來,在加壓.加熱工程中’可降低對於半導體 -15- 201138023 晶片的應力。 爲了達成上述第2目的,若根據本發明的第1 5例,則 爲一種半導體晶片內藏配線基板,其特徵係具有: 絕緣基材,其係至少含熱可塑性樹脂; 半導體晶片,其係構成複數的元件的同時,在一方的 面具有第1電極,被埋設於絕緣基材,而藉由此絕緣基材 的熱可塑性樹脂來密封; 配線部,其係設於絕緣基材,與半導體晶片的第1電 極電性連接者,包含:由Cu所構成的導體圖案、及設於導 通孔內的層間連接部、及由Au所構成連接第1電極與作爲 導體圖案的一部分的焊墊之連接部;及
CuAu合金層,其係於連接部與焊墊的界面具有構成連 接部的Au與構成焊墊的Cu的合金層, 第1電極之與連接部對向的部位係由在厚度方向不含 未被合金化的A1金屬本身的Au A1合金層所構成。 如此,在柱形凸塊與作爲導體圖案的一部分的焊墊之 界面,具有構成柱形凸塊的Au與構成焊墊的Cu的合金層之 CuAu合金層的同時,第1電極在與連接部對向的部位的厚 度方向成爲不含未被合金化的A1金屬本身的Au A1合金層, 藉此可使被內藏的半導體晶片的連接可靠度提升。 尤其是在柱形凸塊的半導體晶片側,一旦半導體晶片 的第1電極的A1殘留(亦即,在半導體晶片與柱形凸塊之 間殘留A1 ),則在高溫的使用環境中,構成柱形凸塊的Au 會固相擴散於殘留的A1,生成Au5A12。此八〜人12的成長速 -16- 201138023 度相較於Au4A1非常快,因此Au的擴散趕 成,在Au4A1與Au5A12的界面產生科 Kirkendall Void)。並且,以此科肯達爾 生裂縫。 於是,本發明中是在第1電極之與連 的厚度方向將A1全部AuAl合金化而主要奸 的AuAl合金層下,即使在高溫的使用環境 構成柱形凸塊的Au固相擴散,因此可抑制 生,進而可抑制裂縫產生。 又,如本發明的第1 6例所示般,第 Au4A1合金爲理想。 又,如本發明的第1 7例所示般,在連 面係含CuAu3合金作爲CuAu合金層爲理想 又’如本發明的第1 8例所示般,絕緣 塑性樹脂的熱可塑性樹脂薄膜能夠至少每 與半導體晶片的兩電極形成面鄰接之方式 脂薄膜’以熱可塑性樹脂薄膜作爲接著層 〇 又’作爲被內藏的半導體晶片,如本 示般’可採用在形成有第1電極的電極形 第2電極者。此情況,該第2電極是與層間 又’如本發明的第20例所示般,亦可 半導體晶片的第2電極相向的方向的表層 不上Au5A12的生 肯達爾孔洞( 孔洞作爲起點產 接部對向的部位 〖成含Au4A1合金 中,還是可防止 科肯達爾孔洞產 1電極係主要含 接部與焊墊的界 〇 基材係以含熱可 :隔1片位置,且 層疊複數片的樹 來互相接著而成 發明的第19例所 成面的背面具有 連接部電性連接 在絕緣基材之與 配置有由金屬材 -17- 201138023 料所構成的放熱構件,此放熱構件係經由配線部來與第2 電極連接。 如此一來,可使放熱性提升。 又,如本發明的第2 1例所示般,密封半導體晶片的熱 可塑性樹脂亦可不含塡充物。 如此一來,在加壓•加熱工程中,可降低對於半導體 晶片的應力。因此,可使半導體晶片的可靠度提升。 【實施方式】 本發明的主要特徵是在於形成半導體晶片內藏配線基 板時,經由:1 )使設有柱形凸塊的半導體晶片(裸狀態 的1C晶片)隔著由熱可塑性樹脂所構成的第2薄膜來覆晶 安裝於設有焊墊之由第1薄膜所構成基板、及2)安裝後, 以爲人所知的PALAP之一起層疊法來形成配線基板時,使 內層安裝有半導體晶片的基板等2個的步驟,且該等2個步 驟之柱形凸塊與焊墊的連接狀態。 因此,配線基板的基本構成或製造方法,若無特別限 制,則可適當採用本案申請人至今申請有關PALAP的構成 。另外,PALAP是Denso Corporation的註冊商標。 (第1實施形態) 以下,根據圖來說明本發明的實施形態。另外,將絕 緣基材20的厚度方向(換言之,複數片的樹脂薄膜的層疊 方向)簡稱爲厚度方向,將與該厚度方向垂直的方向簡稱 -18- 201138023 爲垂直方向。並且,只要無特別預告,就所謂厚度是表示 沿著厚度方向的厚度。 圖1所示的半導體晶片內藏配線基板10 (以下簡稱配 線基板1 〇 )是具備絕緣基材20、設於絕緣基材20的導體圖 案3 0及層間連接部4 0、及埋設於亦即內藏於絕緣基材2 0內 部的半導體晶片5 0,作爲內藏半導體晶片的配線基板的基 本構成要素。而且,圖1所示的配線基板1 〇是除了上述的 基本構成要素以外,還具備放熱構件60。由於半導體晶片 內藏配線基板1 〇是具備如此的構成要素者,因此亦可簡稱 半導體裝置。 絕緣基材2 0是由電氣絕緣材料所構成,實現作爲將此 絕緣基材20以外的構成要素,在圖1所示的例子是導體圖 案30、層間連接部40、半導體晶片50、及放熱構件60保持 於所定位置之基材的功能,且實現作爲將半導體晶片50保 持於其內部而保護之功能。 此絕緣基材20主要是含樹脂,且此樹脂至少包含熱可 塑性樹脂,層疊包含熱可塑性樹脂薄膜的複數片樹脂薄膜 ,藉由加壓•加熱來接著•一體化。含熱可塑性樹脂的理 由是因爲在後述的加壓•加熱工程中一起形成絕緣基材2 0 時,耐高溫,可將軟化後的熱可塑性樹脂作爲接著材料及 密封材料利用。 因此,複數片的樹脂薄膜是在層疊狀態下以至少每隔 1片放置的方式含熱可塑性樹脂薄膜即可。例如亦可爲只 含熱可塑性樹脂薄膜的構成,或含熱可塑性樹脂薄膜的同 -19· 201138023 時含熱硬化性樹脂薄膜的構成。 熱可塑性樹脂薄膜可採用含熱可塑性樹脂的同時含玻 璃纖維、聚芳醯胺纖維等的無機材料的薄膜、及由不含無 機材料的熱可塑性樹脂所構成的薄膜的至少一方。同樣, 熱硬化性樹脂薄膜可採用含熱硬化性樹脂的同時含上述無 機材料的薄膜、及由不含無機材料的熱硬化性樹脂所構成 的薄膜的至少一方。 如圖1所示,本實施形態的絕緣基材2 0是在厚度方向 ’從一面2 0 a側起’依熱硬化性樹脂薄膜2 ! a、熱可塑性樹 脂薄膜2 2 a、熱硬化性樹脂薄膜2 1 b、熱可塑性樹脂薄膜 22b、熱硬化性樹脂薄膜21c、熱可塑性樹脂薄膜22c、熱 硬化性樹脂薄膜2 1 d、熱可塑性樹脂薄膜2 2 d的順序層疊合 計8片的樹脂薄膜。亦即,交替層疊熱可塑性樹脂薄膜及 熱硬化性樹脂薄膜,而構成絕緣基材20。 並且’熱硬化性樹脂薄膜21a〜21d是採用不含玻璃纖 維等的無機材料,由熱硬化性聚醯亞胺(PI)所構成的薄 膜。另一方面,熱可塑性樹脂薄膜22a〜22d是採用不含玻 璃纖維等的無機材料或用以調整線膨脹係數等的無機塡充 物’由聚醚醚酮(PEEK) 30重量%及聚醚醯亞胺(PEI) 70重量%所構成的樹脂薄膜。 上述的樹脂薄膜中,熱硬化性樹脂薄膜2 lb是相當於 被安裝有半導體晶片50的基板(第1薄膜),熱可塑性樹 脂薄膜22b是相當於密封半導體晶片50與作爲基板的熱硬 化性樹脂薄膜21b之間的第2薄膜。 -20- 201138023 導體圖案30是使導體箔圖案化者,作爲電性連接半導 體晶片5 0與外部的配線部使用。而且,不僅電性的配線部 ,亦可作爲將構成於半導體晶片5 0的元件的動作所產生的 熱予以放熱至外部的放熱配線部使用。 另一方面,層間連接部4〇是在樹脂薄膜中沿著厚度方 向設置的導通孔(貫通孔)充塡導電性膏,藉由加壓•加 熱來燒結此導電性膏中的導電性粒子而成者。此層間連接 部4 0是相當於申請專利範圍所記載的燒結體。層間連接部 40亦作爲與導體圖案30—起電性連接半導體晶片50與外部 的配線部使用。又,亦可作爲上述放熱配線部使用。 在本實施形態是構成有藉由導體圖案3 0及層間連接部 40來電性連接半導體晶片50的電極51a ( AuAl合金層521) ,51b及外部連接用電極35之配線部。又,構成有藉由與 構成上述配線部的導體圖案30及層間連接部40不同的導體 圖案30及層間連接部40來熱性連接半導體晶片50的虛擬電 極5 lc及放熱構件60之放熱配線部。另外,電極51a是相當 於申請專利範圍所記載的第1電極,電極5 1 b,5 1 c是相當 於申請專利範圍所記載的第2電極。並且,電極5 1 a會在往 後詳細説明,加壓•加熱工程前是設在半導體晶片50之A1 系材料所構成的電極。然而,加壓•加熱工程後,在電極 5 1 a之與連接部52對向的部位的厚度方向,構成電極51a的 全部A1會被AuAl合金化,而形成以Au4A1合金爲主的AuAl 合金層521 (參照圖7 )。亦即,在連接部52的正下面是形 成AuAl合金層521。換言之,藉由半導體晶片50及連接部 -21 - 201138023 52所夾持的部位是形成構成電極51a之不含未被合金化的 A1金屬本身的AuAl合金層521。另外,至少藉由半導體晶 片50及連接部52所夾持的部位,亦即電極51a之與連接部 52對向的部位的厚度方向全部爲AuAl合金層521即可。但 ,如圖7所示,例如以由SiN等所構成的絕緣膜53覆蓋的部 位是剩下構成電極51a的A1。 具體而言,配線部是導體圖案30使銅(Cu)箔圖案化 而成。而且,導體圖案3 0包含對應於半導體晶片50的電極 51a的焊墊31、對應於同電極51b的焊墊32對應於同虛擬電 極5 1c的焊墊33、延伸於垂直方向的橫配線部34。而且, 供與外部機器連接的外部連接用電極35亦作爲導體圖案30 的一部分。 而且,各焊墊3 1〜3 3是以配合半導體晶片5 0所對應的 電極5 1的間距之間距來設置。雖未圖示,但實際在本實施 形態是電極5 1 a會以1邊1 0個來配置成一列的矩形環狀,對 應於電極51a的焊墊31也是複數的焊墊31會對應於電極51a 的配置來如圖4所示般設成矩形環狀。而且,各焊墊31是 如圖1所示般,藉由設於同一層的橫配線部3 4來拉出(再 配線)至矩形環狀的環的外側或內側(在圖1是顯示外側 ),而與層間連接部40連接。另外,在圖4中爲了方便起 見省略圖示橫配線部3 4 » 並且,在本實施形態中,層間連接部40是由Ag-Sn合 金所構成。而且,層間連接部4〇包含構成配線部之中的縱 配線部的層間連接部4 1、及用以熱性連接虛擬電極5 1 c與 -22- 201138023 放熱構件6 0的層間連接部4 2。 然後,含層間連接部41、橫配線部34及焊墊31 ’ 32來 構成配線部。並且、含層間連接部42及焊墊3 3來構成放熱 配線部。 在由Cu所構成的導體圖案30與由Ag-Sn合金所構成的 層間連接部4〇的界面形成有Cu與Sn會互相擴散而成的金屬 擴散層(Cu-Sn合金層),藉此,導體圖案30與層間連接 部40的連接可靠度會提升。 並且,在焊墊31與連接部52的界面形成有Cu與Au互相 擴散而成的金屬擴散層之CuAu合金層522 (較理想是含 CuAu3合金層)(參照圖7),藉此焊墊31與連接部52的連 接可靠度會被提升,該焊墊31是由Cu所構成作爲導體圖案 30,該連接部52是設於半導體晶片50的電極51a上由金( Au )所構成作爲電性連接半導體晶片50與外部的配線部使 用。 並且,本實施形態是在成爲絕緣基材20的一面20a側 表層的熱硬化性樹脂薄膜2 1 a的內面形成有外部連接用電 極35作爲導體圖案30 » 半導體晶片50是在矽等的半導體基板集聚有電晶體、 二極體、電阻、電容器等的元件,構成電路(大規模積體 電路)的1C晶片(裸晶片)。在此半導體晶片50的表面形 成有與外部連接用的電極51,此電極51至少包含連接上述 配線部的電極。並且,半導體晶片50是藉由上述的絕緣基 材2 0來密封。 -23- 201138023 在本實施形態中’如圖1所示般’形成有與上述電路 電性連接的AuAl合金層521,電極5lb、及未與上述電路連 接,不提供電性的連接機能之虛擬電極51c。 在半導體晶片50的一面側是藉由半導體晶片50的電極 51a的A1與構成連接部52的Au的固相擴散來形成複數AuAl 合金層521,其係由Au-Al合金(主要是Au4A1合金)所構 成,不以金屬單體含鋁(A1 )者。亦即,此AuAl合金層 521是加壓•加熱工程前的半導體晶片50的電極51a會被合 金化,相當於加壓•加熱工程後的半導體晶片50的電極( 第1電極)。因此,在此AuAl合金層521是分別連接有由 Au所構成的連接部52。AuAl合金層521是至後述的加壓· 加熱工程之前不含Au,由A1系材料所構成的電極51a,藉 由在加壓•加熱工程對A1之Au的固相擴散,所有的A1會與 Au化合而成爲不以金屬單體含A1的構成。另外,構成連接 部52 (加壓•加熱工程前的柱形凸塊52a )的元素(在此 是Au )是採用熔點比熱可塑性樹脂的熔點更高者。 在連接部52下的接合面(界面),若在AuAl合金層 52 1中A1以單體殘留(亦即,在此半導體晶片50與柱形凸 塊52a(連接部52)的界面,若電極51a的A1以單體殘留) ,則在高溫的使用環境中,連接部52的Au會固相擴散於電 極51a的A1 ’生成Au5A12。此Au5A12的成長速度相較於 AqAl非常快,因此,Au的擴散趕不上Au5A12的生成,在 半導體晶片50與接合部52之間(例如Au5A12與Au4A1之間 )產生科肯達爾孔洞(圖1 2的空孔B 1 )。並且,以科肯達 -24- 201138023 爾孔洞作爲起點產生裂縫。 相對的,在本實施形態中,AuAl合金層521是不以金 屬單體含A1,主要含Au-Al合金的最終生成物之Au4A1合金 。因此,即使在高溫的使用環境中,還是可抑制科肯達爾 孔洞的產生,進而抑制裂縫的產生。因此,藉由本發明的 製造方法所製造的導體晶片內藏配線基板1 〇適於配置在車 輛的引擎室(Engine Room )等,使用環境成高溫的電子 裝置等。 並且,電極5 1 a ( A u A1合金層5 2 1 )間的間距(間隔) 是成爲比形成於半導體晶片50的相反側的面的電極(51b ,5 1 c )的間距更窄。具體而言,形成數十μ m間距(例如 60μηι間距)。 另一方面,在與半導體晶片50的電極51a形成面相反 側的面分別形成有由Ni系材料所構成的電極5 1 b及虛擬電 極51c。在該等電極51b,51c分別連接層間連接部41,42 ,作爲與所對應的焊墊32,33的連接部。在由Ni所構成的 電極5lb’ 51c與由Ag-Sn合金所構成的層間連接部41,42 的界面形成有Sn與Ni互相擴散而成的金屬擴散層(Ni-Sn 合金層),藉此,導體圖案30與層間連接部40的連接可靠 度會被提升。另外,電極5 1 b,5 1 c是以例如百μηι單位的間 距來形成。另外,構成與電極5 1 b,5 1 c電性連接的層間連 接部41,42的至少一個元素(在此是Sn)是熔點比熱可塑 性樹脂的玻璃轉移點(換言之,熱可塑性樹脂軟化的軟化 點)更低。亦即,電極5 1 b,5 1 c與層間連接部4 1,4 2是在 -25- 201138023 後述的加壓·加熱工程中液相擴散而形成金屬擴散層。 如此,半導體晶片50是在兩面具有提供電性的連接機 能之電極5 I a,5 1 b的同時,亦具有不提供電性的連接機能 之虛擬電極51c。之所以在兩面具有電極51a,51b是爲了 包含作爲元件之電流流動於厚度方向的元件,例如縱型的 MOSFET或IGBT、電阻等。 放熱構件60是由Cu等的金屬材料所構成,用以將構成 於半導體晶片50的元件的動作所產生的熱予以放熱至外部 者。作爲如此的放熱構件60可採用所謂散熱器、散熱片等 〇 在本實施形態是採用由Cu所構成,具有與絕緣基材20 的一面20b大略一致的的大小及形狀之平板狀的放熱構件 60。而且,在此放熱構件60緊貼熱可塑性樹脂薄膜22d下 ,放熱構件60被固定於絕緣基材20的一面20b。 並且,在放熱構件60連接形成於熱可塑性樹脂薄膜 22d的層間連接部42的一端。本實施形態是在由Cu所構成 的放熱構件60與由Ag-S η合金所構成的層間連接部42的界 面形成有Cu與Sn會互相擴散而成的金屬擴散層(Cu-Sn合 金層),藉此,層間連接部42 (放熱配線部)與放熱構件 60的連接可靠度會被提升。 本實施形態是形成在半導體晶片5〇所產生的熱會從虛 擬電極5 1 c經由層間連接部4 2及焊墊3 3所構成的放熱配線 部來傳達至放熱構件6 0的構成。因此,放熱性會被提升。 並且,在絕緣基材20的一面20a側,從一面20a側以外 -26- 201138023 部連接用電極35作爲底面形成的孔內配置有電鍍膜等的導 電構件,在此導電構件上形成有焊錫球70。 如此,在本實施形態中,半導體晶片50是在兩面具有 提供電性的連接機能之電極5 1 a,5 1 b,在絕緣基材2 0的一 面20b側設置放熱構件60,且只在絕緣基材20的一面20a側 設置外部連接用電極35。亦即,半導體晶片50是兩面電極 構造,但配線基板1 〇是形成單面電極構造。 其次,說明有關上述配線基板(半導體裝置)10的製 造方法。另外,表示導電性膏的符號40a之後的括弧內是 記載所對應的層間連接部的符號。 首先,爲了加壓·加熱層疊體來形成配線基板1 0,而 準備構成層疊體的要素。分別準備安裝有半導體晶片50的 基板(以下稱爲半導體單元80) '及被層疊於該半導體單 元80的複數片的樹脂薄膜。 在本實施形態中,如上述般,熱硬化性樹脂薄膜2 1 a 〜2 1 d爲採用不含玻璃纖維等的無機材料,由熱硬化性聚 醯亞胺(PI )所構成的薄膜。在本實施形態中,其一例是 將全部的樹脂薄膜21 a〜2 Id的厚度設爲相同(例如50μιη ) 〇 另一方面,熱可塑性樹脂薄膜22 a〜22d爲採用不含玻 璃纖維等的無機材料或用以調整線膨脹係數等的無機塡充 物,由聚醚醚酮(PEEK ) 30重量%及聚醚醯亞胺(PEI ) 70重量%所構成的樹脂薄膜。在本實施形態中,其一例是 將樹脂薄膜22a,22c,22d設爲同一厚度(例如80μηι ), -27- 201138023 將作爲第2薄膜的熱可塑性樹脂薄膜22b設爲比上述樹脂薄 膜22a,22c,22d更薄的厚度(例如50μη〇 。 此準備工程是如爲人所知的PALAP之一起層疊法那樣 ,在一起層疊前,對於構成絕緣基材20的樹脂薄膜形成導 體圖案30,或藉由燒結來將成爲層間連接部40的導電性膏 40a充塡於導通孔。導體圖案30或被充塡導電性膏40 a的導 通孔的配置是按照上述的配線部或放熱配線部來適當決定 〇 導體圖案30是可藉由使貼附於樹脂薄膜的表面之導體 箔圖案化所形成。作爲構成絕緣基材20的複數片的樹脂薄 膜是只要包含具有導體圖案3 0的樹脂薄膜即可,例如可採 用全部的樹脂薄膜爲具有導體圖案3 0的構成,或一部分的 樹脂薄膜不具有導體圖案3〇的構成。又,作爲具有導體圖 案3 0的樹脂薄膜,可採用僅單面具有導體圖案30的樹脂薄 膜或在層题方向的兩面具有導體圖案3 0的樹脂薄膜。 另一方面,導電性膏40a爲了對導電性粒子賦予堅固 性而添加基纖維素樹脂或丙烯樹脂等,可在加上松油醇( Terpineol )等有機溶劑的狀態下混合取得。然後,藉由 C02雷射等來形成貫通樹脂薄膜的導通孔,藉由網版印刷 等來將導電性舒40a充塡於導通孔內。導通孔是可以上述 導體圖案30作爲底面來形成,或在無導體圖案30的位置形 成導通孔。 在導體圖案30上形成導通孔時,由於導體圖案30成爲 底,所以可在導通孔內留下導電性膏40a。另一方面,不 -28- 201138023 具有導體圖案30的樹脂薄膜,或雖具有導體圖案30,卻在 與導體圖案30的形成位置不同的位置形成導通孔時,爲了 在沒有底的導通孔內留下導電性膏4〇a,而使用記載於本 案申請人的日本特願2008-296074號的導電性膏40a。並且 ’作爲充塡此導電性膏40a的裝置(方法),可採用記載 於本案申請人的日本特願2009-75034號的裝置(方法)。 此導電性膏4〇a對於導電性粒子,是在比導電性粒子 的燒結溫度更低的溫度分解或揮發,且在比該溫度更低, 比室溫更高的溫度下成爲溶融狀態,室溫下成爲固體狀態 的低熔點室溫固體樹脂會被添加。低熔點室溫固體樹脂例 如有石蠟。藉此,在充塡時加溫下,低熔點室溫固體樹脂 會溶融而成爲膏狀,在充塡後的冷卻中,低熔點室溫固體 樹脂固化下導電性膏40a也凝固,可保持於導通孔內。另 外,在充塡時,只要以平坦的構件來阻塞導通孔的一端即 可。 首先,說明準備被層疊於半導體單元80的6片的樹脂 薄膜21a, 21c, 21d > 22a, 22c, 22d之工程 ° 本實施形態是如圖2所示般,準備6片的樹脂薄膜2 1 a ,21c,21d,22a,22c,22d之中僅熱硬化性樹脂薄膜21a ,2 1 c,2 1 d在單面貼附有銅箔(例如厚度1 8μπι )的薄膜’ 使銅箔圖案化來分別形成導體圖案30»另外,有關構成半 導體單元80的剩下2片的樹脂薄膜21b’ 22b也準備僅熱硬 化性樹脂薄膜21b在單面貼附有銅箔(同樣厚度1 8μπι )的 薄膜,使此銅箔圖案化來形成導體圖案3〇° -29- 201138023 亦即,熱硬化性樹脂薄膜2 1 a〜2 1 d是在單面具有導體 圖案30的構成,熱可塑性樹脂薄膜22a〜22d是不具有導體 圖案30的構成。 並且,在6片的樹脂薄膜21a’ 21c’ 21d’ 22a’ 22c, 22d之中,於單面(在層疊狀態下內面)具有外部連接用 電極35作爲導體圖案30,且在構成絕緣基材20的一面20a 側的表層之除了熱硬化性樹脂薄膜2 1 a的5片樹脂薄膜2 1 c ,21d,22a,22c,22d分別形成導通孔(符號省略),在 該導通孔內充塡導電性膏40a。而且充塡後,在乾燥工程 使溶劑揮發。 由於本實施形態是只在熱硬化性樹脂薄膜21a,21c, 21d形成導體圖案30,因此有關未形成導體圖案30的熱可 塑性樹脂薄膜22a,22c,22d是使用以所定的比率來含Ag 粒子及S η粒子作爲導電性粒子,且如上述般,被添加石蠟 等的低熔點室溫固體樹脂之導電性膏40a。 有關熱硬化性樹脂薄膜2 1 a,2 1 c,2 1 d可使用與熱可 塑性樹脂薄膜22a,22c,22d相同的導電性膏40a,或採用 以所定的比率來含Ag粒子及Sn粒子作爲導電性粒子,不含 低熔點室溫固體樹脂的導電性膏40a。 而且,在此準備工程中,爲了層疊體具有收容半導體 晶片50的空洞,而於複數片的樹脂薄膜的一部分預先形成 空洞部。本實施形態是在熱硬化性樹脂薄膜2 1 c形成用以 收容半導體晶片50的空洞部23。因此,具有空洞部23的熱 硬化性樹脂薄膜2 1 c是呈矩形框狀。 -30- 201138023 空洞部23可藉由打孔機或鑽孔機等的機械性加工、雷 射光的照射來形成,對於半導體晶片50的體格,以所定的 界限來形成。空洞部23的形成時機是可在導體圖案3〇及層 間連接部40.的形成前或形成後。 並且,與上述樹脂薄膜21a,21c,21d,22a,22c, 22d的準備工程並行實施半導體單元80的形成工程(前工 程)。 首先’準備一至少包含第1薄膜,構成用以安裝半導 體晶片50的基板之樹脂薄膜、及密封基板與半導體晶片5〇 之間的第2薄膜。 本實施形態是如圖3 ( a )所示般,準備一作爲形成基 板的第1薄膜的熱硬化性樹脂薄膜2 1 b及作爲第2薄膜的熱 可塑性樹脂薄膜22b。有關熱硬化性樹脂薄膜2 1 b是準備一 在單面貼附有銅箱者,使此銅箱圖案化來形成導體圖案30 。此時,焊墊31也被形成,作爲導體圖案30。 其次’在加熱•加壓下,使熱可塑性樹脂薄膜22b以 能夠覆蓋焊墊3 1的方式來貼附於基板的焊墊形成面。 本實施形態是如圖3 ( b )及圖4所示般,使熱可塑性 樹脂薄膜22b以能夠覆蓋焊墊3 1的方式在作爲基板的熱硬 化性樹脂薄膜21b的焊墊形成面熱壓接。另外,在圖4中以 二點虛線所示的區域是表示半導體晶片50的搭載區域24。 具體而言,以熱可塑性樹脂薄膜22b的溫度能夠成爲 構成該薄膜2 2b的熱可塑性樹脂的玻璃轉移點以上,熔點 以下的方式’一面加熱,一面加壓於熱硬化性樹脂薄膜 -31 - 201138023 2 lb側,而使軟化後的熱可塑性樹脂緊貼於熱硬化性樹脂 薄膜21b的平地形成面及導體圖案30的表面。 在將熱可塑性樹脂薄膜2 2b熱壓接於熱硬化性樹脂薄 膜21b後,在樹脂薄膜21b,22b以導體圖案30作爲底面來 形成導通孔,且對於導通孔,如圖3(b)所示般充塡導電 性膏40a。在此皆是以導體圖案30作爲底面,因此導電性 裔40a可採用不含低熔點室溫固體樹脂的導電性膏,或含 低熔點室溫固體樹脂的導電性讶。 其次,將另外準備的半導體晶片50予以覆晶安裝於基 板。 在半導體晶片50是在對於基板的搭載面的電極51 a上 形成有柱形凸塊52a »本實施形態是在由A1系材料所構成 的電極5 1 a上以例如使用金屬線的周知方法來形成由Au所 構成的柱形凸塊52a (鉚釘狀的凸塊)。另外,在此階段 是如圖8所示般,在半導體晶片50與柱形凸塊52a之間殘留 有電極5 1 a的A1。 然後,如圖3 ( c )所示,例如藉由脈衝加熱(p u 1 s e Heat )方式的熱壓接工具100來將此半導體晶片50予以一 面從基板搭載面的背面側加熱一面朝基板加壓。此時,以 構成熱可塑性樹脂薄膜22b的熱可塑性樹脂的熔點(peek :PEI = 3 0 : 70,3 3 0°C )以上的溫度來一面加熱,一面加 壓於熱硬化性樹脂薄膜2 1 b側。 來自熱壓接工具1〇〇的熱會傳至半導體晶片50,—旦 柱形凸塊52a的前端溫度成爲構成熱可塑性樹脂薄膜22b的 -32- 201138023 熱可塑性樹脂的熔點以上,則柱形凸塊52 a接觸的熱可塑 性樹脂薄膜2 2 b的部分會溶融。因此’可~邊使熱可塑性 樹脂薄膜22b溶融,一邊將柱形凸塊52a推進熱可塑性樹脂 薄膜2 2b,而使接觸於所對應的焊墊31。藉此,如圖3 (d )所示,可使柱形凸塊5 2 a與焊墊3 1成爲壓接狀態。另外 ,在此階段是如圖9所示般,在半導體晶片50與柱形凸塊 5 2a之間殘留有電極51a的A1。 並且,溶融•軟化後的熱可塑性樹脂是接受壓力而流 動,緊貼於半導體晶片50的基板搭載面、熱硬化性樹脂薄 膜2 1 b的焊墊形成面、導體圖案3 0、電極5 1 a及柱形凸塊 52a。因此,如圖3 ( d )所示般,可藉由熱可塑性樹脂薄 膜22b來密封半導體晶片50與熱硬化性樹脂薄膜21b (基板 )之間。如此一來,形成半導體單元8〇。 本實施形態是將覆晶安裝時的加熱溫度設成比熔點更 若干高的3 50°C程度,施加加諸於1個柱形凸塊52a的荷重 會形成2 0〜5 0 g f程度的壓力。藉此,可在短時間使柱形凸 塊52a與焊墊31成爲壓接狀態。 另外,若在成爲壓接狀態後也繼續加熱•加壓,則構 成柱形凸塊52a的Au與構成焊墊31的Cu會互相擴散(固相 擴散),形成金屬擴散層(Cu-Au合金層)。並且,構成 柱形凸塊52a的Au對於電極51a中所含的A1會固相擴散,形 成金屬擴散層(Au-Al合金層)。然而,爲了形成如此的 金屬擴散層,加熱•加壓時間需要比上述形成壓接狀態更 長時間。一旦將1個的半導體晶片50安裝於基板需要長時 -33- 201138023 間,則結果內藏半導體晶片5 0的配線基板1 〇的形成時間會 變長,製造成本也會增加。並且’其間’電極5 1 a、柱形 凸塊52a、焊墊31的電性連接部以外的地方也會被施加不 必要的熱。因此,在此安裝工程中,使柱形凸塊52a與焊 墊3 1的連接狀態停在壓接狀態。 又,本實施形態是顯示將熱可塑性樹脂薄膜22b貼附 於熱硬化性樹脂薄膜2 1 b之後,形成導通孔,充塡導電性 裔40a的例子。然而,亦可在貼附前的狀態下,於各樹脂 薄膜21b,22b形成導通孔,充塡導電性膏40a。 有關導電性40a是在基板覆晶安裝時的加熱•加壓 或貼附熱可塑性樹脂薄膜22b之前形成半導體晶片50時, 可藉由貼附時的加壓•加熱來燒結導電性粒子而形成層間 連接部40 (41),或不被燒結在半導體單元8 0形成的時間 點導電性订40a原封不動。又,亦可爲一部分被燒結的狀 態。本實施形態是在覆晶安裝後的狀態下作爲導電性膏 4 0 a 0 其次、實施形成層疊體的層疊工程。此工程是使包含 表面形成有導體圖案30的樹脂薄膜及導通孔內充塡有導電 性膏40a的樹脂薄膜之複數片的樹脂薄膜層疊成熱可塑性 樹脂薄膜會至少每隔1片位置,且與半導體晶片50的電極 形成面及該電極形成面的背面鄰接。 本實施形態是如圖5所示般,以能夠從層疊方向的一 端側來形成熱硬化性樹脂薄膜2 1 a、熱可塑性樹脂薄膜22a 、熱硬化性樹脂薄膜2 1 b、熱可塑性樹脂薄膜22b、熱硬化 -34- 201138023 性樹脂薄膜2 1 c、熱可塑性樹脂薄膜22c、熱硬化性樹脂薄 膜21d、熱可塑性樹脂薄膜22d的順序之方式,層疊複數片 的樹脂薄膜21a,21c,21d,22a,22c,22d及半導體單元 8 0。如此,本實施形態是以能夠交替位置熱可塑性樹脂薄 膜22a〜22d及熱硬化性樹脂薄膜21a〜21d的方式層疊。 而且,在熱可塑性樹脂薄膜22d上層疊放熱構件60。 另外,在圖5中方便起見使構成層疊體的要素離間圖示。 詳細是在熱硬化性樹脂薄膜2 1 a的導體圖案形成面上 層疊熱可塑性樹脂薄膜22a,在熱可塑性樹脂薄膜22a上’ 以熱硬化性樹脂薄膜21b作爲搭載面來層疊半導體單元80 。在半導體單元80的熱可塑性樹脂薄膜22b上,半導體晶 片5 0的周圍是以和導體圖案形成面相反側的面作爲搭載面 來層疊熱硬化性樹脂薄膜2 1 c。並且,在熱硬化性樹脂薄 膜21c及半導體晶片50上層疊熱可塑性樹脂薄膜22c,在熱 可塑性樹脂薄膜22c上以導體圖案形成面作爲搭載面來層 疊熱硬化性樹脂薄膜2 1 d。而且,在熱硬化性樹脂薄膜2 1 d 上層疊熱可塑性樹脂薄膜22d,更層疊放熱構件60,而形 成1個的層疊體。 此層疊體是在層疊方向,與半導體晶片50鄰接的樹脂 薄膜會成爲熱可塑性樹脂薄膜22b,22c。至少該等樹脂薄 膜22b,22c是在加壓•加熱工程中,實現密封半導體晶片 5 0的周圍之機能。在本實施形態中,由於在垂直方向包圍 半導體晶片5 0的樹脂薄膜爲熱硬化性樹脂薄膜2 1 c,所以 上述2片的樹脂薄膜22b,22 〇會達成密封半導體晶片50的 -35- 201138023 周圍之機能。 如此密封半導體晶片50的熱可塑性樹脂薄膜22b,22c 較理想是採用在熱可塑性樹脂薄膜中不僅未含玻璃纖維或 聚芳醯胺纖維等的無機材料,連用以調整線膨脹係數或熔 點的無機塡充物(塡充物)也未含者。如此一來,在加壓 •加熱工程中,可抑制在半導體晶片50局部地加諸應力。 然而,若採用連用以調整線膨脹係數或熔點的無機塡 充物也未含的熱可塑性樹脂薄膜22b,22c,則沒有無機塡 充物的部分,可想像與半導體晶片50的線膨脹係數差會變 大,伴隨於此的應力會增加。因此,爲了降低應力,熱可 塑性樹脂薄膜22b,22c可採用彈性率低(例如l〇GPa以下 )的樹脂薄膜。 又,密封半導體晶片50的熱可塑性樹脂薄膜22b,22c 較理想是採用厚度爲5μηι以上者。因爲若未滿5μπι,則在 加壓•加熱工程中,該等樹脂薄膜22b,22c的應力會變高 ,恐有從半導體晶片5 0的表面剝落之虞。 其次,實施加壓•加熱工程,其係利用真空熱沖壓機 ,從層疊方向上下一面加壓一面加熱層疊體。此工程是使 熱可塑性樹脂軟化來一起使複數片的樹脂薄膜一體化的同 時密封半導體晶片50,以導電性膏40a中的導電性粒子作 爲燒結體,形成具有該燒結體及導體圖案30的配線部。 加壓•加熱工程是一起使樹脂薄膜一體化而成爲絕緣 基材20的同時,爲了使導電性膏40a中的導電性粒子成爲 燒結體,而將構成樹脂薄膜的熱可塑性樹脂的玻璃轉移點 -36- 201138023 以上熔點以下的溫度 '及數MPa的壓力予以保持所定時間 。本實施形態是將280°C〜3 3 0°C的沖壓溫度、及4〜5MPa 的壓力予以保持5分鐘以上(例如1 0分鐘)。 首先,在加壓•加熱工程中,說明有關樹脂薄膜部分 的連接。 每隔1片配置的熱可塑性樹脂薄膜22a〜22d是藉由上 述加熱來軟化。此時,因爲接受壓力,所以軟化後的熱可 塑性樹脂薄膜22a〜22d會緊貼於鄰接的熱硬化性樹脂薄膜 21a〜21d。藉此,複數的樹脂薄膜21a〜21d,22a〜22d會 一起一體化,形成絕緣基材20。此時,在放熱構件60也緊 貼鄰接的熱可塑性樹脂薄膜22d,所以放熱構件60也對絕 緣基材20—體化。 並且,與半導體晶片50鄰接的熱可塑性樹脂薄膜22b ’ 22c是接受壓力而流動,緊貼於半導體晶片50的電極51a 形成面、及其背面的電極51b,51c形成面。而且,在半導 體晶片5 0的側面與熱硬化性樹脂薄膜2 1 c的間隙也進入, 塡埋該間隙的同時,緊貼於半導體晶片50的側面。因此, 藉由熱可塑性樹脂(熱可塑性樹脂薄膜22b,22c )來密封 半導體晶片5 0。 其次,說明有關在加壓·加熱工程中,半導體晶片50 的電極51、導體圖案30、層間連接部40的連接。 藉由上述加熱,導電性膏40a中的Sn (熔點232 °C)會 溶融’擴散於同導電性膏40a中的Ag粒子,而形成Ag-Sn合 金(熔點48 (TC )。又,由於在導電性膏40a被施加壓力, -37- 201138023 所以藉由燒結而一體化之合金所構成的層間連接部4〇 (41 ,42)會被形成於導通孔內。 溶融後的Sn是與構成導體圖案30 (焊墊31〜33 )的Cu 也互相擴散。藉此,在層間連接部40與導體圖案30的界面 形成有金屬擴散層(Cu-Sn合金層)。 溶融後的Sn是與構成半導體晶片50的電極51b,51c的 Ni也互相擴散》藉此,在層間連接部40與電極51b,51c的 界面形成有金屬擴散層(Ni-Sn合金層)。 並且,構成柱形凸塊52a的Au會固相擴散於半導體晶 片50的電極51a的A1。由於電極51a是細間距對應的電極, 所以電極51a的A1的量相較於構成柱形凸塊52a的Au的量少 ,構成電極51a的全部的A1會被消耗於與Au的合金化,在 加壓•加熱工程後,如上述般,成爲不以金屬單體含A1者 。並且,加壓•加熱後的電極51a (亦即,AuAl合金層521 )是主要形成含Au4A1合金者,作爲Au-Al合金。此AuAl合 金層521是例如圖10所示,由Au4A1及Au5A12所構成。 另外,在加壓•加熱工程中,即使在Au4A1合金生成 前,成長速度快的Au5A12被生成,也會因爲被施加壓力, 所以如圖1 0,圖1 1所示,可抑制上述的科肯達爾孔洞的生 成。另外,在圖10中是將電極51a的膜厚設爲1.0 μιη時的例 子。 相對於此,將在無加壓下製造的半導體晶片內藏配線 基板的AuAl合金層521部分的剖面像顯示於圖12,作爲比 較例。由圖12也可明確,在無加壓下製造半導體晶片內藏 -38- 201138023 配線基板時,形成有空孔B 1。 而且,構成柱形凸塊52a的Au與構成導體圖案30 (焊 墊3 1 )的Cu會互相擴散。藉此,如圖1 〇所示,來自柱形凸 塊的連接部52與焊墊31的界面形成有CuAu合金層5 22 ( CuAu3合金層)。Cu-Au合金是只要25 0°C程度以上的加熱 便可生成,若根據上述的加壓•加熱條件,則可形成 CuA\i3合金層。 並且,柱形凸塊52a是藉由被消耗於固相擴散接合的 Au的殘留,成爲電性連接由Au-Al合金所構成的AuAl合金 層521與由Cu所構成在界面具有CuAu3合金層的焊墊31之連 接部5 2。如此,在加壓•加熱工程中,將柱形凸塊5 2 a與 焊墊3 1的連接狀態設爲直接性的接合狀態。 另外,構成焊墊3 1的Cu是採用比連接部52 (柱形凸塊 52a )的Au更低彈性率材爲理想。如此一來,可使根據半 導體晶片50與絕緣基材20的熱膨脹率的差之熱應力集中於 由Cu所構成的焊墊3 1。藉此,如圖1 3所示,可使裂縫產生 於焊墊3 1,而來緩和被施加於半導體晶片50的熱應力。因 此,如圖14所示,可抑制裂縫產生於半導體晶片50,進而 能夠抑制半導體晶片50破壊。 以上,如圖6所示,可取得一種半導體晶片50會被內 藏於絕緣基材20,半導體晶片50會藉由熱可塑性樹脂來密 封,半導體晶片50與外部連接用電極35會藉由配線部來電 性連接,半導體晶片50與放熱構件60會藉由放熱配線部來 熱性地連接之基板。 -39- 201138023 然後,對於此基板,從絕緣基材20的一面20a側來形 成以外部連接用電極35作爲底面的孔,在孔內配置電鍍膜 等的導電構件之後,在導電構件上形成焊錫球70,藉此可 取得圖1所示的配線基板1 〇。 其次,說明有關上述實施形態所示的配線基板1 0及其 製造方法的特徵部分的效果。 本實施形態是在形成配線基板1 0時,以熱可塑性樹脂 薄膜22a〜22d能夠至少每隔1片位置,且與半導體晶片50 的電極51a形成面及該電極形成面的背面鄰接之方式層疊 複數片的樹脂薄膜21a〜21d,22a〜22d而成爲層疊體。 因此,可藉由加壓•加熱,以構成熱可塑性樹脂薄膜 22a〜22d的熱可塑性樹脂作爲接著材料來使複數片的樹脂 薄膜21a〜21d,22a〜22d —起一體化。並且,至少可藉由 與半導體晶片50鄰接的熱可塑性樹脂薄膜22b,22c來密封 半導體晶片50。而且,可藉由上述加壓•加熱,以導電性 膏40a中的導電性粒子作爲燒結體來與導體圖案30—起形 成配線部。因此,可使配線基板1 0的製造工程簡素化。 又,本實施形態是藉由此加壓•加熱工程,將構成焊 墊31的Cu及構成柱形凸塊52a的Au予以固相擴散,藉此形 成CuAu合金層522的同時,將電極51a的A1與構成柱形凸塊 52a的Au予以固相擴散,藉此不存在作爲金屬單體的A1, 形成由Au-Al合金所構成的AuAl合金層521。亦即,電極 51a是在與連接部52對向的部位的厚度方向成爲AuAl合金 層52 1。因此,即使在高溫的使用環境中,還是可抑制Au -40- 201138023 的擴散所造成科肯達爾孔洞的發生。甚至,可在同一工程 (加壓•加熱工程)形成AuAl合金層521及CuAu合金層522 的同時’在同一工程(加壓.加熱工程)密封AuAl合金層 52 1及CuAu合金層522,進而能夠使製造工程簡素化。 以上’若根據本發明,則可一面提升半導體晶片的連 接可靠度’一面使半導體晶片內藏配線基板的製造工程簡 素化,縮短製造時間。 並且’本實施形態是在柱形凸塊52 a與焊墊31的界面 具有CuAu合金層5 22的同時,在半導體晶片50與柱形凸塊 52 a之間的至少一部分具有AuAl合金層521,藉此可使被內 藏的半導體晶片的連接可靠度提升。 而且,在形成層疊體的層疊工程之前,在半導體晶片 5 〇與基板(熱硬化性樹脂薄膜2 1 b )之間配置熱可塑性樹 脂薄膜22b,以熱可塑性樹脂的熔點以上的溫度來一面加 熱一面加壓。因此,在將溫度提高至熱可塑性樹脂的熔點 以上的期間,可使熱可塑性樹脂具有流動性,藉由加壓來 使位於柱形凸塊52a與焊墊3 1之間的熱可塑性樹脂移動’ 使柱形凸塊52 a直接接觸於焊墊3 1 ’而可使柱形凸塊52a與 焊墊3 1成爲壓接狀態。 此時,溶融後的熱可塑性樹脂會接受壓力而流動’密 封半導體晶片50與基板(熱硬化性樹脂薄膜21b )之間’ 包含柱形凸塊5 2 a與焊墊3 1的連接部的周圍。因此’可確 保在各連接部間的電性絕緣性。並且’可提升連接部的連 接可靠度。 -41 - 201138023 並且,在柱形凸塊52a與焊墊3 1成爲壓接狀態的時間 點終了覆晶安裝工程(加熱•加壓),藉由在加壓•加熱 工程所接受的加壓·加熱,使柱形凸塊52a與焊墊3 1成爲 接合狀態。由於是在如此利用加壓·加熱工程的熱及壓力 下使柱形凸塊52a (連接部52 )與焊墊3 1成爲接合狀態, 所以相較於壓接狀態,可提升半導體晶片50的電極51 a與 焊墊3 1的電性連接可靠度。 而且,在覆晶安裝工程是先使柱形凸塊52a與焊墊31 成爲壓接狀態,在利用加壓•加熱工程的熱及壓力下,使 柱形凸塊52 a與焊墊31成爲接合狀態。因此,相較於在覆 晶安裝工程中,使柱形凸塊52a與焊墊31成爲接合狀態, 然後實施加壓•加熱工程的方法,可縮短製造時間。 另外,若在層疊工程之前不使柱形凸塊52a接觸於焊 墊3 1,在加壓•加熱工程,使柱形凸塊5 2 a接觸於焊墊3 1 ,且成爲接合狀態,則藉由軟化後的熱可塑性樹脂的緩衝 效果,柱形凸塊52a會不易被推進作爲第2薄膜的熱可塑性 樹脂薄膜22b。其結果可想像在柱形凸塊52a與焊墊31之間 殘留有熱可塑性樹脂。 對於此,本實施形態是在層疊工程之前,使柱形凸塊 52a與焊墊31成爲壓接狀態,因此可藉由加壓•加熱工程 的加壓•加熱來使柱形凸塊52a與焊墊31確實地成爲接合 狀態。 並且,本實施形態是只在熱硬化性樹脂薄膜2 1 a〜2 1 d 形成導體圖案30,在熱可塑性樹脂薄膜22a〜22d不形成導 •42- 201138023 體圖案3 0。因此,在加壓•加熱工程等,即使熱可塑性樹 脂軟化,接受壓力而流動,也會因爲導體圖案3 0是被固定 於熱硬化性樹脂薄膜21a〜2 Id,所以可抑制導體圖案30的 位置偏移。因此,適於內藏細間距對應的半導體晶片50的 配線基板1 〇。 可是,在兩面具有電極51的半導體晶片50中,一旦固 相擴散接合電極5 1,則在加壓•加熱工程的期間中,由於 固體會接觸於半導體晶片50,因此被施加於半導體晶片50 的壓力(沖壓)會變高。特別是將設於兩面的電極5 1予以 一起固相擴散接合,則被施加於半導體晶片5 0的壓力(沖 壓)會變更高。相對的,本實施形態是在半導體晶片50的 一面側,藉由Au的固相擴散來電性連接電極5 1 a與焊墊3 1 ,另一方面,在半導體晶片5 0的相反的面側,藉由溶融後 的Sn的液相擴散來電性連接電極51b ’ 51c與焊墊32 ’ 33。 因此,可在液相側緩衝被施加於半導體晶片5 0的壓力。因 此,雖將一方設爲使用柱形凸塊5 2 a的固相擴散來細間距 對應,但還是可降低在加壓·加熱工程被施加於半導體晶 片5 0的壓力,提升半導體晶片50的可靠度。 又,由於本實施形態是採用不含玻璃纖維等的無機材 料或無機塡充物的樹脂薄膜,作爲熱可塑性樹脂薄膜22b ,2 2 c,所以藉此亦可降低在加壓·加熱工程施加於半導 體晶片5〇的壓力。 (第2實施形態) -43- 201138023 第1實施形態是顯示在將半導體晶片50予以覆晶安裝 於作爲基板的熱硬化性樹脂薄膜21b時,將柱形凸塊52a推 進貼附於熱硬化性樹脂薄膜2 1 b的焊墊形成面上的熱可塑 性樹脂薄膜22b,而來確保與焊墊3 1的壓接狀態之例。 相對的,本實施形態的特徵是如圖1 5 ( a ) , ( b )所 示般,在熱硬化性樹脂薄膜21b的焊墊形成面,以貫通孔 2 5能夠掩藏焊墊3 1的方式來貼附一在對應於焊墊3 1的位置 設有貫通孔25的熱可塑性樹脂薄膜22b。 圖15(a) ,(b)所示的例是按照每個焊墊31來設置 貫通孔25。藉此,在柱形凸塊52a與焊墊31的各連接部之 間,因爲位有熱可塑性樹脂薄膜22b,所以在覆晶安裝工 程中,軟化後的熱可塑性樹脂容易覆蓋連接部。亦即,雖 設置貫通孔2 5,但容易確保在各連接部間的電性絕緣性, 可容易提升連接部的連接可靠度。 另外,當半導體晶片50的電極5 1 a爲細間距時,焊墊 3 1也成爲細間距。因此,難以形成比焊墊3 1 (例如直徑 30 μηι )更小的貫通孔25。然而,與用以形成層間連接部40 的導通孔(貫通孔)不同,在貫通孔25未被充塡導電性膏 40a,且也不是規定電性連接半導體晶片50的電極51a與焊 墊31的連接部52的體格者。因此,有關貫通孔25是即使比 焊墊3 1大也可以,因此比起導通孔,貫通孔形成的自由度 高,可按照每個焊墊3 1來設置。 然後,以構成熱可塑性樹脂薄膜22b的熱可塑性樹脂 的玻璃轉移點(換言之,熱可塑性樹脂軟化的軟化點)以 -44- 201138023 上的溫度來一面加熱一面加壓’而將半導體晶片5〇予以覆 晶安裝於熱硬化性樹脂薄膜2 1 b。藉此,使半導體晶片50 的柱形凸塊52 a經由貫通孔25來壓接至所對應的焊墊31的 同時,以軟化後的熱可塑性樹脂來密封半導體晶片50與熱 硬化性樹脂薄膜21b之間。 利用如此的方法也可達成與第1實施形態所示的製造 方法同樣的效果。 又,若根據本實施形態所示的製造方法,則在形成柱 形凸塊52a與焊墊3 1的壓接狀態時,亦可不使熱可塑性樹 脂薄膜22b溶融。只要在構成熱可塑性樹脂薄膜22b的熱可 塑性樹脂的玻璃轉移點以上的溫度一面加熱一面加壓下, 以軟化後的熱可塑性樹脂來密封半導體晶片50與熱硬化性 樹脂薄膜21b之間即可。換言之,只要將半導體晶片50熱 壓接於熱可塑性樹脂薄膜22b即可。由於熱可塑性樹脂薄 膜22b是在覆晶安裝前預先設置貫通孔25,所以相較於第1 實施形態所示的方法,可容易形成壓接狀態。 因此,若熱量相同,則可以比第1實施形態所示的方 法更短的時間來形成柱形凸塊52a與焊墊3 1的壓接狀態及 藉由熱可塑性樹脂薄膜22b的密封構造。亦即,可更縮短 在覆晶安裝工程的加熱•加壓時間,進而縮短配線基板1 0 的製造時間。 並且,若加熱•加壓時間及加壓條件相同,則可以比 第1實施形態所示的方法更少的熱量來確保柱形凸塊52 a與 焊墊3 1的壓接狀態。 -45- 201138023 另外,貫通孔2 5是可在將熱可塑性樹脂薄膜2 2b貼附 於熱硬化性樹脂薄膜2 1 b之前形成’或在貼附之後形成。 本實施形態是在貼附之後,在熱可塑性樹脂薄膜22b之對 應於焊墊3 1的位置,藉由C02雷射等來形成貫通孔25。若 採用如此的方法,則可位置精度佳地形成貫通孔2 5。 另一方面,在貼附之前藉由雷射光的照射等來形成貫 通孔25時,在貼附熱可塑性樹脂薄膜22b時,可一面加熱 —面加壓與該樹脂薄膜22b之貫通孔25的形成位置不同的 位置來貼附。由於加熱·加壓與貫通孔25的形成位置不同 的位置來貼附,所以可防止貫通孔25的崩潰(閉塞)。因 此,在將半導體晶片50安裝於基板時,可在短時間使柱形 凸塊5 2 a與焊墊3 1成爲壓接狀態。 本實施形態是顯示按照每個焊墊3 1來設置貫通孔25的 例子,但亦可每複數的焊墊3 1設置1個貫通孔25。例如圖 16(a) , (b)所示的例子,複數的焊墊31是1邊10個配 置成一列的矩形環狀,貫通孔25是各邊亦即對於10個的焊 墊31設置1個的貫通孔25。亦即,在垂直方向的其中一方 向形成長的貫通孔25。 藉此,相較於圖15 (a) , (b)所示每1個的焊墊31 設置1個的貫通孔2 5的構成,可不依焊墊3 1間的間隔(間 距)來形成貫通孔25。亦即,貫通孔25的形成自由度高, 適於細間距。 以上,說明有關本發明的較佳實施形態,但本發明並 非限於上述的實施形態,亦可在不脫離本發明的主旨範圍 -46- 201138023 內實施各種的變形。 上述的實施形態中是採用在形成半導體單元80之後, 進行層疊工程及加壓•加熱工程的例子’但本發明並非限 於此。在層疊工程中,亦可在分離半導體晶片50、第1薄 膜(熱硬化性樹脂薄膜2 1 b )及第2薄膜(熱可塑性樹脂薄 膜2 2b )的狀態下層疊。亦即,亦可使半導體晶片50與第1 薄膜(熱硬化性樹脂薄膜2 1 b )隔著第2薄膜(熱可塑性樹 脂薄膜22b )來分離於柱形凸塊52a與焊墊31相向的方向之 狀態下層疊。亦即,在圖5所示的層疊工程中,亦可在配 置有半導體單元8 0的空間中,配置熱硬化性樹脂薄膜2 1 b 、熱可塑性樹脂薄膜2 2b、半導體晶片5 0 (從紙面下側依 序)配置。然後,在加壓•加熱工程是使熱可塑性樹脂薄 膜22b—邊溶融一邊推進柱形凸塊52 a,而藉由固相擴散接 合來接合焊墊31與柱形凸塊52a、及電極51 a與柱形凸塊 52a。如此一來,可省略形成半導體單元80的工程,進而 能夠縮短半導體晶片內藏配線基板的製造時間。 並且,構成絕緣基材20的複數片的樹脂薄膜的構成並 非限於上述例。樹脂薄膜的片數並非限於上述例(8片) 。只要可內藏半導體晶片50即可。 熱可塑性樹脂薄膜的構成材料亦非限於上述例。例如 ,即使是由PEEK/PEI所構成者也可採用與上述例不同比率 者。又,亦可採用PEEK/PEI以外的構成材料,例如液晶聚 合物(LCP )等。又,亦可採用FEP(四氟乙烯-六氟丙烯 共聚物)、PFA (四氟乙烯-全氟烷基乙烯基醚共聚物)、 -47- 201138023 pps (聚苯硫樹脂)等。 爲了抑制在加壓•加熱工程之往半導體晶片50的局部 性的應力施加,熱可塑性樹脂薄膜22a〜22d是顯示使用不 具無機材料或無機塡充物的薄膜之例,該無機材料是被使 用於玻璃纖維、聚芳醯胺纖維等的基材,該無機塡充物是 爲了熔點或線膨脹係數的調整而被添加者,但亦可採用含 該等的熱可塑性樹脂薄膜22a〜22d。然而,如上述般,有 關使用於密封半導體晶片50的熱可塑性樹脂薄膜(在本實 施形態是2片的熱可塑性樹脂薄膜22b,22c ),爲了抑制 往半導體晶片5〇之局部性的應力施加,較理想是使用不具 無機材料或無機塡充物的薄膜,該無機材料是被使用於玻 璃纖維、聚芳醯胺纖維等的基材,該無機塡充物是爲了熔 點或線膨脹係數的調整而被添加者。 熱硬化性樹脂薄膜的構成材料亦非限於上述例。例如 ,亦可採用包含被使用於玻璃纖維、聚芳醯胺纖維等的基 材的無機材料之薄膜。又’亦可採用熱硬化性聚醯亞胺以 外的熱硬化性樹脂。 又’複數片的樹脂薄膜亦可爲不含熱硬化性樹脂薄膜 ’只含熱可塑性樹脂薄膜的構成。又,亦可爲熱可塑性樹 脂薄膜的片數比熱硬化性樹脂薄膜多,在層疊狀態下一部 分熱可塑性樹脂薄膜連續的構成。 在本實施形態是顯示作爲第1薄膜的熱硬化性樹脂薄 膜21b的例子’作爲覆晶安裝有半導體晶片5〇的基板。然 而’亦可採用熱可塑性樹脂薄膜作爲第1薄膜。又,亦可 -48- 201138023 使用包含第1薄膜之複數片的樹脂薄膜來構成基板。 在本實施形態是顯示爲了提升放熱性,而於絕緣基材 2 0的一面2 0 b固定放熱構件6 0的例子。又,顯示爲了同樣 提升放熱性,而於半導體晶片50設置虛擬電極51c,且在 虛擬電極5 1 c連接放熱配線部(焊墊3 3及層間連接部42 ) 的例子。然而,亦可爲至少不具一方的構成。若爲放熱構 件6 0及放熱配線部之中只具有其中一方的構成,則雖比圖 1所示的構成差,但相較於皆不具的構成,可提升放熱性 〇 並且,將放熱構件60設於絕緣基材20的一面20b全面 ,但亦可爲在一面2 Ob的一部分固定放熱構件6 0的構成, 或在絕緣基材20的兩面20a,20b的兩面分別固定放熱構件 6 0的構成。 在本實施形態是顯示半導體晶片50會在兩面具有電極 51,且電極51爲包含作爲提供電性的連接機能的電極之 AuAl合金層521,電極5lb、及虛擬電極51c的例子。然而 ,亦可爲與放熱配線部同時不具虛擬電極51c的構成。又 ,半導體晶片50亦可爲只在一面具有電極51 ( AuAl合金層 521)的構成。電極51只要至少含設有柱形凸塊52a的電極 5 1 a即可。 例如半導體晶片50可在一面具有作爲電極的AuAl合金 層5 2 1,在相反側的面只具有虛擬電極5 1 c的構成即可。此 情況,如上述般,若將虛擬電極51c與焊墊33的電性連接 設爲液相擴散,則可抑制在加壓•加熱工程被施加於半導 -49- 201138023 體晶片50的壓力(沖壓)。 又,如圖1 7所示的變形例那樣’半導體晶片內藏配線 基板10a亦可爲半導體晶片50會在一面側具有電極51 ( AuAl合金層521) ’在相反側的面不具電極51的構成。此 情況,由於在未設置電極5 1的面是未連接配線部、放熱配 線部,因此要比在加壓•加熱工程中,藉由軟化的熱可塑 性樹脂薄膜22c,在兩面具有電極51的構成更可抑制施加 於半導體晶片50的壓力(沖壓)。 又,樹脂薄膜的厚度或導體圖案3 0的厚度亦非限於上 述例。但,有關在層疊方向,與半導體晶片50鄰接,密封 半導體晶片50的熱可塑性樹脂薄膜22b,22c是如上述般, 採用厚度5μπι以上者爲理想。 【圖式簡單說明】 圖1是表示藉由第1實施形態的製造方法所形成之半導 體晶片內藏配線基板的槪略構成的剖面圖。 圖2是表不圖1所不的半導體晶片內藏配線基板的製造 工程中,層疊於安裝有半導體晶片的基板之樹脂薄膜的準 備工程的剖面圖。 圖3(a)〜(d)是表示在圖1所示的半導體晶片內藏 配線基板的製造工程中,將半導體晶片予以覆晶安裝於基 板的工程的剖面圖。 圖4是表示在圖3所示的工程中,在基板的焊墊形成面 貼附第2薄膜的狀態的平面圖。 -50- 201138023 圖5是表示在圖1所示的半導體晶片內藏配線基板的製 造工程中,層疊工程的剖面圖。 圖6是表示在圖1所示的半導體晶片內藏配線基板的製 造工程中,加壓•加熱工程的剖面圖。 圖7是圖1所不的半導體晶片內藏配線基板之連接部的 擴大圖。 圖8是藉由第1實施形態的製造方法所形成的半導體晶 片內藏配線基板之柱形凸塊形成時的連接部的剖面像。 圖9是藉由第1實施形態的製造方法所形成的半導體晶 片內藏配線基板之半導體晶片內藏配線基板之半導體單元 的形成工程後的連接部的剖面像。 圖10是藉由第1實施形態的製造方法所形成的半導體 晶片內藏配線基板之加壓•加熱工程後的連接部的剖面像 〇 圖1 1是圖1 0的點線部分XI的擴大像。 圖12是藉由比較例的製造方法所形成的半導體晶片內 藏配線基板之加壓•加熱工程後的連接部的剖面像。 圖1 3是藉由第1實施形態的製造方法所形成的半導體 晶片內藏配線基板之加壓•加熱工程後的連接部的剖面像 〇 圖1 4是圖1 3的半導體晶片部分的擴大像。 圖15是表示在第2實施形態的製造工程中,將半導體 晶片予以覆晶安裝於基板的工程中,在基板的焊墊形成面 貼附第2薄膜的狀態圖,(a )是平面圖,(b )是沿著(£ -51 - 201138023 )的VIIB-VIIB線的剖面圖。 圖1 6是表示貼附第2薄膜的狀態的變形例圖,(a )是 平面圖,(b)是沿著(〇的VIIIB-VII1B線的剖面圖。 圖1 7是表示變形例的半導體晶片內藏配線基板的槪略 構成的剖面圖。 【主要元件符號說明】 1 0 :半導體晶片內藏配線基板 20 :絕緣基材 20a :—面 2 1 a〜2 1 d :熱硬化性樹脂薄膜 22a〜22d :熱可塑性樹脂薄膜 23 :空洞部 24 :搭載區域 25 :貫通孔 3 〇 :導體圖案 3 1〜3 2 :焊墊 3 4 :橫配線部 3 5 :外部連接用電極 40〜42 :層間連接部 40a :導電性膏 50 :半導體晶片 5 1 a、5 1 b :電極 51c:虛擬電極 -52- 201138023 5 2 :連接部 52a :柱形凸塊 5 3 :絕緣膜 6 0 :放熱構件 7 〇 :焊錫球 80 :半導體單元 521 : AuAl合金層 5 22: Cu Au合金層

Claims (1)

  1. 201138023 七、申請專利範圍: 1 · 一種半導體晶片內藏配線基板的製造方法,係內藏 —方的面具有由A丨系材料所構成的第1電極的半導體晶片 之半導體晶片內藏配線基板的製造方法,其特徵爲具備: 層疊工程,其係以含熱可塑性樹脂的熱可塑性樹脂薄 膜能夠至少每隔1片配置,且與半導體晶片的電極形成面 及該電極形成面的背面鄰接之方式層疊複數片的樹脂薄膜 ,而成爲層疊體,該複數片的樹脂薄膜係包含:在表面形 成有由Cu所構成的導體圖案的樹脂薄膜、及在導通孔內充 塡有導電性贷的樹脂薄膜:及 加壓•加熱工程,其係一面加熱前述層疊體,一面由 層疊方向上下來加壓,藉此使前述熱可塑性樹脂軟化來一 起將複數片的前述樹脂薄膜一體化的同時,密封前述半導 體晶片,以前述導電性膏中的導電性粒子作爲燒結體,形 成具有該燒結體及前述導體圖案的配線部, 在前述層疊工程中,係隔著作爲前述熱可塑性樹脂薄 膜的第2薄膜,在前述柱形凸塊與前述焊墊相向的方向配 置前述半導體晶片及第1薄膜,前述半導體晶片係於前述 第1電極設有由Au所構成的柱形凸塊,該第1薄膜係由前述 樹脂薄膜所構成,形成有焊墊,作爲前述導體圖案的一部 分, 在前述加壓•加熱工程中,係藉由固相擴散接合來接 合前述焊墊與前述柱形凸塊、及前述第1電極與前述柱形 凸塊,藉此形成一構成前述焊墊的Cu與構成前述柱形凸塊 -54- 201138023 的AU的合金層之CuAu合金層的同時,使前述第1電極之與 前述柱形凸塊對向的部位的厚度方向的A1全部AuAl合金化 ,而使該第1電極成爲不含A1的AuAl合金層。 2 ·如申請專利範圍第1項之半導體晶片內藏配線基板 的製造方法,其中,前述加壓•加熱工程係主要形成含 Au4A1合金的前述AuAl合金層。 3 .如申請專利範圍第1項之半導體晶片內藏配線基板 的製造方法’其中’前述加壓•加熱工程係形成含CuAu3 合金的前述CuAu合金層。 4.如申請專利範圍第1〜3項中任一項所記載之半導體 晶片內藏配線基板的製造方法,其中,作爲前述層疊工程 的前工程,係具備: 貼附工程,其係對於含前述第1薄膜的基板,一面加 熱一面加壓’藉此以能夠覆蓋前述焊墊的方式,將前述第 2薄膜貼附於前述基板的焊墊形成面;及 覆晶安裝工程’其係於構成前述第2薄膜的熱可塑性 樹脂的熔點以上的溫度,一面加熱一面加壓,藉此一邊使 前述第2薄膜溶融一邊推進前述柱形凸塊,使壓接於所對 應的前述焊墊的同時’以溶融後的前述第2薄膜來密封前 述半導體晶片與前述基板之間。 5 .如申請專利範圍第1〜3項中任一項所記載之半導體 晶片內藏配線基板的製造方法,其中,作爲前述層曼工程 的前工程,係具備: 覆晶安裝工程,其係對於含前述第1薄膜的基板,在 -55- 201138023 焊墊形成面’貼附一在對應於前述焊墊的位置設有貫 的前述第2薄膜之狀態下,於構成前述第2薄膜的熱可 樹脂的玻璃轉移點以上的溫度,一面加熱一面加壓, 使前述柱形凸塊經由前述貫通孔來壓接於所對應的前 墊的同時’以軟化後的前述第2薄膜來密封前述半導 片與前述基板之間。 6 ·如申請專利範圍第5項之半導體晶片內藏配線 的製造方法,其中,按照每個前述焊墊設置前述貫通 7 .如申請專利範圍第5項之半導體晶片內藏配線 的製造方法,其中,按照每複數的前述焊墊設置1個 貫通孔。 8. 如申請專利範圍第6項之半導體晶片內藏配線 的製造方法,其中,作爲前述覆晶安裝工程,係包含 藉由一面加熱一面加壓與前述貫通孔的形成位置 的位置’來將設有前述貫通孔的第2薄膜貼附於前述 的焊墊形成面之工程。 9. 如申請專利範圍第6項之半導體晶片內藏配線 的製造方法,其中,作爲前述覆晶安裝工程,係包含 藉由一面加熱一面加壓,來將前述第2薄膜以能 蓋前述焊墊的方式貼附於前述基板的焊墊形成面之後 前述第2薄膜之對應於前述焊墊的位置形成貫通孔之 〇 1 〇·如申請專利範圍第1項之半導體晶片內藏配線 的製造方法,其中, 通孔 塑性 藉此 述焊 體晶 基板 FL。 基板 前述 基板 不同 基板 基板 夠覆 ,在 工程 基板 -56- 201138023 在前述層疊工程中,係隔著前述第2薄膜, 形凸塊與前述焊墊相向的方向分離的狀態下層疊 體晶片與前述第1薄膜, 在前述加壓•加熱工程中,係一邊使前述舞 融一邊推進柱形凸塊,藉由固相擴散接合來接合 與前述柱形凸塊、及前述第1電極與前述柱形凸塊 1 1 .如申請專利範圍第1〜3項中任一項所記 體晶片內藏配線基板的製造方法,其中,前述半 係於形成有前述第1電極的電極形成面的背面具窄 〇 1 2 ·如申請專利範圍第1 1項之半導體晶片內 板的製造方法,其中, 在前述層疊工程中,係於前述層疊體之與前 晶片的第2電極相向的方向的表層配置由金屬材 的放熱構件, 在前述加壓•加熱工程中,係接合前述放熱 充塡於前述樹脂薄膜的導通孔內的導電性膏。 1 3 .如申請專利範圍第1〜3項中任一項所記 體晶片內藏配線基板的製造方法,其中,密封前 晶片的前述熱可塑性樹脂薄膜係厚度爲5 μιη以上。 1 4.如申g靑專利範圍第1〜3項中任一項所記 體晶片內藏配線基板的製造方法,其中,密封前 晶片的前述熱可塑性樹脂薄膜係不含塡充物。 1 5 · —種半導體晶片內藏配線基板,其特徵係 在前述柱 前述半導 S 2薄膜溶 前述焊墊 〇 載之半導 導體晶片 ί第2電極 藏配線基 述半導體 料所構成 構件與被 載之半導 述半導體 ► 載之半導 述半導體 具有: -57- 201138023 絕緣基材,其係至少含熱可塑性樹脂; 半導體晶片’其係構成複數的元件的同時,在一方的 面具有第1電極’被埋設於前述絕緣基材,而藉由該絕緣 基材的熱可塑性樹脂來密封; 配線部,其係設於前述絕緣基材,與前述半導體晶片 的第1電極電性連接者,包含:由Cu所構成的導體圖案、 及設於導通孔內的層間連接部、及由Au所構成連接前述第 1電極與作爲前述導體圖案的一部分的焊墊之連接部;及 CuAu合金層,其係於前述連接部與前述焊墊的界面爲 構成前述連接部的Au與構成前述焊墊的Cu的合金層, 前述第1電極之與前述連接部對向的部位係由在厚度 方向不含A1的AuAl合金層所構成。 1 6.如申請專利範圍第1 5項之半導體晶片內藏配線基 板,其中,前述第1電極係主要含Au4A1合金。 1 7.如申請專利範圍第1 6項之半導體晶片內藏配線基 板,其中,在前述連接部與前述焊墊的界面係含CuAU3合 金作爲前述CuAu合金層。 1 8 ·如申請專利範圍第I 5〜1 7項中的任一項所記載之 半導體晶片內藏配線基板’其中’前述絕緣基材係以含熱 可塑性樹脂的熱可塑性樹脂薄膜能夠至少每隔1片配置, 且與前述半導體晶片的兩電極形成面鄰接之方式層疊複數 片的樹脂薄膜,以前述熱可塑性樹脂薄膜作爲接著層來互 相接著而成。 1 9 .如申請專利範圍第1 5〜1 7項中的任一項所記載之 -58- 201138023 半導體晶片內藏配線基板,其中,前述半導體晶片係於形 成有前述第1電極的電極形成面的背面具有第2電極者,該 第2電極是與前述層間連接部電性連接。 2〇·如申請專利範圍第19項之半導體晶片內藏配線基 板’其中,在前述絕緣基材之與前述半導體晶片的第2電 極相向的方向的表層配置有由金屬材料所構成的放熱構件 ,該放熱構件係經由前述配線部來與前述第2電極連接。 2 1 ·如申請專利範圍第! 5〜〗7項中的任一項所記載之 半導體晶片內藏配線基板,其中,密封前述半導體晶片的 前述熱可塑性樹脂係不含塡充物。 -59-
TW099145232A 2010-04-02 2010-12-22 Semiconductor wafer embedded wiring board and manufacturing method thereof TWI429024B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010086345A JP2011222553A (ja) 2010-04-02 2010-04-02 半導体チップ内蔵配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
TW201138023A true TW201138023A (en) 2011-11-01
TWI429024B TWI429024B (zh) 2014-03-01

Family

ID=44746692

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099145232A TWI429024B (zh) 2010-04-02 2010-12-22 Semiconductor wafer embedded wiring board and manufacturing method thereof

Country Status (4)

Country Link
JP (1) JP2011222553A (zh)
KR (1) KR101193212B1 (zh)
CN (1) CN102215639A (zh)
TW (1) TWI429024B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI786440B (zh) * 2015-01-13 2022-12-11 日商迪睿合股份有限公司 多層基板、及多層基板之製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5533914B2 (ja) 2011-08-31 2014-06-25 株式会社デンソー 多層基板
JP2013123031A (ja) * 2011-11-07 2013-06-20 Denso Corp 導電性材料および半導体装置
WO2013118501A1 (ja) * 2012-02-07 2013-08-15 株式会社ニコン 撮像ユニットおよび撮像装置
US8884343B2 (en) * 2012-02-24 2014-11-11 Texas Instruments Incorporated System in package and method for manufacturing the same
DE102012103585A1 (de) * 2012-04-24 2013-10-24 Endress + Hauser Gmbh + Co. Kg Druckmessaufnehmer
JP2014086616A (ja) 2012-10-25 2014-05-12 Denso Corp 電子装置およびその製造方法
WO2014069107A1 (ja) 2012-10-31 2014-05-08 株式会社村田製作所 部品内蔵基板および通信端末装置
KR102107038B1 (ko) 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
US20160163948A1 (en) * 2013-03-14 2016-06-09 Gmz Energy, Inc. Thermoelectric Device Fabrication Using Direct Bonding
US9082885B2 (en) 2013-05-30 2015-07-14 Samsung Electronics Co., Ltd. Semiconductor chip bonding apparatus and method of forming semiconductor device using the same
KR102066015B1 (ko) * 2013-08-13 2020-01-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
KR102229018B1 (ko) * 2014-06-02 2021-03-17 엘지이노텍 주식회사 정전기 방지를 위한 정전기 방지 전극이 배선된 터치 패널
US9603247B2 (en) * 2014-08-11 2017-03-21 Intel Corporation Electronic package with narrow-factor via including finish layer
JP2017162895A (ja) * 2016-03-08 2017-09-14 株式会社ジェイデバイス 配線構造、プリント基板、半導体装置及び配線構造の製造方法
US9865570B1 (en) * 2017-02-14 2018-01-09 Globalfoundries Inc. Integrated circuit package with thermally conductive pillar
WO2019132957A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
WO2019132955A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
CN111602232B (zh) * 2018-01-19 2024-04-30 三菱电机株式会社 半导体装置、半导体装置的制造方法及电力转换装置
JP7139048B2 (ja) * 2018-07-06 2022-09-20 株式会社ディスコ ウェーハの加工方法
CN112449514B (zh) * 2019-08-31 2022-12-20 鹏鼎控股(深圳)股份有限公司 多层线路板及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057810A (ko) * 1999-01-28 2000-09-25 가나이 쓰토무 반도체 장치
JP3721859B2 (ja) * 1999-06-08 2005-11-30 株式会社日立製作所 半導体パッケージ
JP2004158545A (ja) 2002-11-05 2004-06-03 Denso Corp 多層基板及びその製造方法
JP4379216B2 (ja) 2004-06-11 2009-12-09 株式会社デンソー 半導体装置及びその製造方法
CN101567357B (zh) * 2005-04-05 2011-05-11 日本电气株式会社 具有配线基板的电子设备及用于这种电子设备的配线基板
JP4718889B2 (ja) * 2005-04-28 2011-07-06 日本特殊陶業株式会社 多層配線基板及びその製造方法、多層配線基板構造体及びその製造方法
JP2007324550A (ja) * 2006-06-05 2007-12-13 Denso Corp 多層基板
JP2009105276A (ja) * 2007-10-24 2009-05-14 Omron Corp 半導体チップの実装方法及び半導体搭載用配線基板
CN101843181B (zh) * 2007-11-01 2014-05-28 大日本印刷株式会社 内置元件电路板
JP5176676B2 (ja) 2008-05-07 2013-04-03 富士通株式会社 部品内蔵基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI786440B (zh) * 2015-01-13 2022-12-11 日商迪睿合股份有限公司 多層基板、及多層基板之製造方法

Also Published As

Publication number Publication date
TWI429024B (zh) 2014-03-01
JP2011222553A (ja) 2011-11-04
KR101193212B1 (ko) 2012-10-22
KR20110111232A (ko) 2011-10-10
CN102215639A (zh) 2011-10-12

Similar Documents

Publication Publication Date Title
TW201138023A (en) Semiconductor chip embedded with wiring substrate and manufacturing method thereof
JP5077448B2 (ja) 半導体チップ内蔵配線基板及びその製造方法
JP2011222555A (ja) 半導体チップ内蔵配線基板の製造方法
JP5273095B2 (ja) 半導体装置
WO2015046326A1 (ja) 発光装置、異方性導電接着剤、発光装置製造方法
KR20080083533A (ko) 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
TW200832649A (en) Semiconductor device and method of manufacturing the same
JP2009004544A (ja) 電子装置の製造方法及び電子装置
JP2012074497A (ja) 回路基板
JPWO2012137714A1 (ja) 半導体装置および半導体装置の製造方法
TW201104817A (en) Semiconductor device and manufacturing method of the same
CN101673790A (zh) 发光二极管及其制造方法
JP5664475B2 (ja) 半導体装置
JP5459108B2 (ja) 部品内蔵配線基板
CN113809032A (zh) 一种功率模块、电源电路及芯片
WO2014097642A1 (ja) 電子部品パッケージおよびその製造方法
JP2011222554A (ja) 半導体チップ内蔵配線基板
JP4594777B2 (ja) 積層型電子部品の製造方法
TW200423342A (en) Chip package structure and process for fabricating the same
JP2010114256A (ja) 半導体装置、および半導体装置の製造方法
JP5343932B2 (ja) 半導体装置の製造方法
TW200915443A (en) Manufacturing process and structure for a thermally enhanced package
JP2011071234A (ja) 半導体装置およびその製造方法
JP4379216B2 (ja) 半導体装置及びその製造方法
JP5182008B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees