TW201133517A - Chip resistor having a low resistance and method for manufacturing the same - Google Patents

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201133517 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種晶片電阻器及其製造方法，詳+之 係關於一種具有低電阻之晶片電阻器及其製造方、、去 【先前技術】 如圖1所示 之被動元件。 一習知晶片電阻器1為附接至一印刷電路板 該習知晶片電阻器1之製造方法首先包含提

供一陶瓷基板11，其具有一第二表面lu、一對側面112及 一第一表面113。接著，於該基板U之第二表面lu上形成 一對底部電極13。每一該等底部電極13具有一外表面 131，其與該基板11之側面112對齊。於該基板丨丨之中心區 域上形成一電阻層14，且該電阻層14具有一對末端141。 於該基板11之第一表面113上形成一對導電層12。每一 該等導電層12具有一外表面122，其與該基板u之側面112 對齊。此外，每一該等導電層12具有一内部部分121及一 外表面12 2。該等導電層12延伸至該電阻層14上方，使得 該等導電層12之内部部分121重疊該電阻層14之末端141。 此外，於該電阻層14上，形成一第一覆蓋層15。此外’ 於該第一覆盍層15上形成一第二覆蓋層16。於該基板η之 側面112、該等導電層丨2之外表面122及該等底部電極丨3之 外表面131上形成一對側電極17，使得該等側電極ι7電性 連接該等導電層12與該等底部電極丨3。進一步電鍍一對第 一電鍍層18以覆蓋該等底部電極13、該等導電層12及該等 側電極17，且電鍍一對第二電鍍層19以覆蓋該等第一電鍍 m I43892.doc 201133517 層18。此時即形成該習知晶片電阻器i。 在一習知厚膜晶片電阻器中，係網版印刷一電阻膏於該 陶瓷基板11上，以形成該電阻層14。其後，該習知厚膜晶 片電阻器經歷乾燥製程及燒結製程。為了將該習知厚膜晶 片電阻器之電阻減少至約丨00 ，常將銀（Ag)、鈀（pd)或 銀鈀（Ag-Pd)合金應用於該電阻膏。然而，銀（Ag)或鈀（pd) 之電阻溫度係數（Temperature c〇efficient 〇f Resistance, φ TCR)為約600 ppm/t：至約1〇〇〇 ppm/t：，因此該習知厚膜 晶片電阻器之電阻溫度係數幾乎不能滿足約5〇 ppm/t或 低於50 ppm/ C之需要。此外，因為該習知厚膜晶片電阻 益之電阻係由印刷圖案之大小決定，所以印刷圖案之大小 限制了電阻之最小值。 另一方面，在一習知薄膜晶片電阻器中，係在該陶瓷基 板11上濺鍍一靶材而形成該電阻層14。首先於該基板1丨之 第表面I13上开〉成一遮罩（圖中未示），其用於界定該電阻 # 層14之圖案。特定而言’該遮罩係沿該基板11之第-表面 113之周邊形成’以便形成一用於曝露該基板11之第一表 面113之一部分，且較佳地曝露該基板η之第一表面η]之 中。區域的圖案。接著，藉由在上文提及之預定遮罩及該 基板11之整個第一表面113上濺鑛而進一步形成具有該等 末端141之電阻層14。其後藉由刷洗（Buying)與水洗之 組合來移除該遮罩。與該陶曼基直接接觸之經賤鑛該 電阻層14由於與該陶究基板11之強附著力而留下，而位於 。亥遮罩頂。卩之經錢鍍該電阻層14經由刷洗及水洗容易地移 m 143892.doc -6 - 201133517 除。因此，該電阻層14之圖 案對應於由該遮罩形成之圖 案。其後’該習知薄膜晶片電… 圯卓开/成之圖 火镅π τ ^ 電阻15經歷雷射修整製程及退 火製私。為了減少§玄習知薄曰 Α 、日日片電阻器之電阻，熟習此 項域之技術者常調整適當靶材· I田圖案或濺鍍製程之參 數。減少電阻之一般方法為# 9由延長濺鍍之持續時間來增 加该電阻層14之厚度。舉例 而5 ，為了將電阻減少至約 100 ΓηΩ ’減鍍之持續時間為 一 于’為約1小時；為了將電阻減少至 約10 ιώΩ，濺鍍之持續時間為 為、々5小時或大於5小時。缺 而’歷時如此長時間之濺鍍Α …、 艰马卬貝的，且不適合於大量生 產。此外，在長持續時間之瀹

川之濺鍍中’ I現於該陶瓷基板U 上積累之熱將導致該電阻層14盥 -、邊遮草（圖中未示）之間的 相互作用。此相互作用使賤鍵 圃系天具，因而增加電阻變 化且減少良率。 因此’有必要提供一種且右彳戌曾加+ a u Α ^、有低電阻之晶片電阻器及其製 造方法，以解決上述問題。 【發明内容】 本發明提供-種具有低電阻之晶片電阻器。該晶片電阻 器包括-基板、-電阻層、_對導電層及至少—保護層。 該基板具有一第一表面。該電阻層係位於該基板之第一表 面上。該等導電層係位於該基板之第一表面之上方。該^ 少一保護層係位於該電阻層或該等導電層上。 本發明更提供一種具有低電阻之晶片電阻器之製造方 法。該方法包含以下步驟：（a)提供一基板，其具有—第一 表面；（b)濺鍍一電阻層於該基板之第一表面上；（幻電鍍

UJ 143892.doc 201133517 對導電層於該基板之第一表面之上方；及（d)形成至少一 保護層於該電阻層或該等導電層上。 藉此，該電阻層具有一精確圖案，且濺鍍之持續時間減 少’因此良率及效率得以改良且製造成本得以降低。 【實施方式】 參考圖2 ’顯示本發明具有低電阻之晶片電阻器之第一 實施例之製造方法之流程圖。首先，參考圖2之步驟S21及 圖3 ’提供一基板組20，其具有複數個基板21及複數條剝 裂線35。該等剝裂線35定義出該等基板21。每一該等基板 21具有一第一表面211。較佳地，每一該等基板21之材料 係為氧化鋁、氧化锆或氮化鋁。 接著’參考圖6，較佳地，形成一底層22於每一該等基 板2 1之第一表面2 11。在本實施例中’該底層22係為鎳鉻 (Ni-Cr)合金，且包含約80%之鎳及約20%之鉻，較佳地， 係為80%之錄及20%之絡。然而’在其他應用中，該底層 22係可為鎳鉻矽（Ni-Cr-Si)合金，且包含約50%至約55°/〇之 鎳，約33%至約45%之絡，及約5%至約12%之矽，較佳 地’係為50%至55%之鎳，33%至45%之鉻，及5。/。至12%之 石夕。 形成該底層22之詳細方法如下所述。首先，參考圖4， 形成一第一遮蔽層（First Mask Layer)23於每一該等基板21 之第一表面211上，其中該第一遮蔽層23顯露部分每一該 等基板21之第一表面211。接著，參考圖5，形成該底層22 於每一該等基板21之第一表面211及該第一遮蔽層23上， 143892.doc 201133517 該底層22完全覆蓋每一該等基板21之第一表面211及該第 一遮蔽層23。最後，參考圖6，移除該第一遮蔽層23 (圖4 及圖5)及位於該第一遮蔽層23上之部分該底層22。 參考圖2之步驟S22及圖7，減;鍵一電阻層24於每一該等 基板21之第一表面211上，該電阻層24完全覆蓋每一該等 基板21之第一表面211及該底層22。在本實施例中，該電 阻層24係為合金，該電阻層24之材料包含銅及鎳。然而， 在其他應用中’ a玄電阻層2 4之材料係可包含銅及猛。參考 圖8’較佳地’形成一第二遮蔽層（Second Mask Layer)25 於該電阻層24上，且該第二遮蔽層25覆蓋部分該電阻層 24 ° 參考圖2之步驟S23及圖9 ’電鑛一對導電層26於每一該 等基板21之第一表面211之上方，在本實施例中，該等導 電層26係位於該電阻層24上，且該等導電層26之材料係為 銅。參考圖2之步驟S24及圖11，形成至少一保護層27於該 電阻層2 4或該等導電層2 6上’在本實施例中，係形成複數 個保護層27於該等導電層26上。該等保護層27包括一第一 保護層271及一第二保護層272。該第一保護層271係為一 鈍化層（Passivation Layer) ’且該第二保護層272係為一抗 氧化層（Anti-oxidation Layer)。 形成該第一保護層271及該第二保護層272之詳細方法如 下所述。參考圖10，形成該第一保護層271於該等導電層 26上，該第一保護層271之材料係為鎳。參考圖11，移除 該第二遮蔽層25 (圖10)。參考圖12，形成該第二保護層

I 143892.doc 201133517 272於該第一保護層271及該電阻層24上，該第二保護層 272完全覆蓋該第一保護層27 1及該電阻層24。在本實施例 中’該第二保護層272之材料包含鎳及鉻，該第二保護層 2 7 2係為錄絡（Ni - Cr)合金’且包含約8〇%之錄及約2〇 %之 鉻’較佳地’係為80%之鎳及20%之鉻。然而，在其他應 用中’該第二保護層272之材料更包含石夕，該第二保護層 272係為鎳鉻矽（Ni-Cr-Si)合金，且包含約50%至約55%之 鎳’約33°/❶至約45%之鉻，及約5%至約12%之矽，較佳 地’係為50%至55%之鎳，33%至45%之鉻，及5%至12%之 石夕。 然而’在其他應用中’係可只形成一保護層2 7於該電阻 層2 4或該等導電層2 6上。例如，在形成該第一保護層 27 1(亦即該鈍化層）之後，係可不形成該第二保護層272(亦 即該抗氧化層）。或者，在形成該導電層26之後，係可不 形成該第一保護層27 1 (亦即該鈍化層），而直接形成該第二 保護層272(亦即該抗氧化層），則該第二保護層272(亦即該 抗氧化層）係位於該等導電層26及該電阻層24上。 較佳地，首先，參考圖13，形成一第三遮蔽層（Third Mask Layer)28於該等保護層27上，該第三遮蔽層28覆蓋部 分該第二保護層272。接著，參考圖1 4，利用蝕刻方法移 除部分該電阻層24 '該導電層26及該等保護層27，以顯露 每一該等基板21之第一表面211。接著，參考圖15，先移 除該第三遮蔽層28(圖13)，再同時以約200°C至約600°C之 溫度加熱該電阻層24、該等導電層26及該等保護層27，較 143892.doc 10 201133517 佳地’係以2〇〇。(：至60(TC之溫度加熱。然而，在其他應用

中’係可於形成該電阻層24後，即以約20(TC至約600。(：之 溫度加熱該電阻層24，較佳地，係以20(TC至60〇。(：之溫度 加熱，且於形成該導電層26後，即以約！^^至約25(Γ(：2 溫度加熱該等導電層26，較佳地，係以150。(：至250°C之溫 度加熱。接著，從該基板組20之二端測量該基板組2〇之電 阻值。參考圖丨6，進行一雷射修整之步驟，移除位於該等 剝裂線35附近之該底層22、該電阻層24、該等導電層26、 該第一保護層271及該第二保護層272，以完全顯露該等剝 裂線35。參考圖17，形成一第一覆蓋層（〇vercoat)29於該 等保護層27上。參考圖18，形成一第二覆蓋層 (Overcoat)30於該第一覆蓋層29上。接著，進行一單體化 步驟，亦即沿著該基板組2〇之該等剝裂線35分離該等基板 2 1，以形成複數個半成品6，如圖1 9之剖面圖所示。 最後，參考圖20，於該基板21之一第二表面212形成

對底部電極31。接著，於該基板21之二側面213形成一對 側電極32，使得該等側電極32電性連接該等導電層26與該 等底部電極31。接著，電鑛一對第一電鍍層33以覆蓋該等 底部電極31、導電層26及該等側電極32 該等第一電鍍層 33之材料為錄。接著， 第一電鑛層33，該等第 電鑛一對第二電鍵層34以覆蓋該等 二電鍍層34之材料為錫，以形成本 發明具有低電阻之晶片電阻器2之第一實施例。在本發明 中’利用濺鍍及蝕刻之技術’該電阻層24具有一精確圖 案’且歸之持續時間減少，良率及效率得以改良且 m J43892.doc 201133517 製造成本得以降低。 再參考圖2 0，顯示本發明具有低電阻之晶片電阻器之第 一實施例之剖面示意圖。該晶片電阻器2包括一基板21、 一電阻層24、一對導電層26及至少一保護層”。在本實施 例中，該晶片電阻器2更包括一底層22、一第一覆蓋層 (〇VerC〇at)29、一第二覆蓋層（0verc〇at)3〇、一對底部電極 31、一對側電極32、一對第一電鍍層33及一對第二電鍍層 34 ° 該基板21具有一第一表面211。在本實施例中，該基板 21之#料係為氧化銘、氧化結或氮化紹。該底層係位於 該基板21之第一表面211上。在本實施例中，該底層22係 為錄鉻（Ni-Cr)合金，且包含約80%之鎳及約2〇%之鉻，較 佳地’係為80%之鎳及20%之鉻。然而，在其他應用中， 該底層22係可為鎳鉻矽（Ni-Cr-Si)合金，且包含約5〇%至約 55%之鎳，約33%至約45%之鉻，及約5%至約12%之石夕， 較佳地’係為50%至55%之鎳，33%至45%之鉻，及5%至 12%之石夕。 該電阻層24係位於該基板2 1之第一表面2 11上，在本實 施例中’該電阻層2 4係位於該底層2 2上。該電阻層2 4且有 一頂面241，每一該等導電層26具有一底面261，且每一該 等導電層26之底面261係直接接觸該電阻層24之頂面241。 此外，該電阻層24係為合金，且該電阻層24之材料包含鋼 及鎳。然而，在其他應用中，該電阻層24之材料係可包含 銅及錳。該等導電層26係位於該基板21之第一表面211之 143892.doc 12 201133517 上方。在本實施例中’該導電層26之材料係為銅。 該至少一保護層27係位於該電阻層24或該等導電層26 上。在本實施例中’該晶片電阻器2具有複數個保護層 27，該等保護層27包括一第一保護層271及一第二保護層 272。β亥苐一保護層271係為一鈍化詹（passivatj〇n Layer)， 且僅位於該等導電層26上。該第二保護層2 72係為一抗氧 化層（Anti-oxidation Layer)，且位於該第一保護層271及該 電阻層24上。該第一保護層271之材料係為鎳，該第二保 4層272之材料包含鎳及鉻’該第二保護層272係為鎳鉻 (Ni-Cr)合金，且包含約8〇%之鎳及約2〇%之鉻，較佳地， 係為80%之鎳及20%之鉻。 然而，在其他應用中，該第二保護層272之材料可更包 含石夕’該第二保護層272係為鎳鉻矽（Ni-Cr-Si)合金，且包 含約50%至約55%之鎳’約33%至約45%之鉻，及約5%至 約12%之矽’較佳地，係為50%至55%之鎳，33%至45°/〇之 鉻，及5%至12%之矽。在本實施例中，該第一覆蓋層29係 位於該等保護層27上，且該第二覆蓋層3〇係位於該第一覆 蓋層29上’該等底部電極31係位於該基板21之一第二表面 212 ’該等側電極32係位於該基板21之二側面213，且電性 連接忒等導電層26與該等底部電極31，該等第一電鍍層33 覆蓋該等底部電極3 1、導電層26及該等側電極32，該等第 二電鑛層34覆蓋該等第一電鍍層33。 參考圖2 1，顯示本發明具有低電阻之晶片電阻器之第二 實鉍例之剖面示意圖。本實施例之晶片電阻器3與第一實 143892.doc •13· 201133517 施例之晶片電阻器2大致相同，其中相同之元件賦予相同 之編號。本實施例與第一實施例之不同處在於，在本實施 例中’該晶片電阻器3不包括該底層22(圖20)，且該電jj且層 2 4係直接接觸該基板2 1之第一表面2 11。此外，在本實施 例中’僅形成一保護層27，該保護層27係為一鈍化層，且 位於該等導電層26上。該保護層27之材料係為錄。 參考圖22，顯示本發明具有低電阻之晶片電阻器之第三 實施例之剖面示意圖。本實施例之晶片電阻器4與第二實 施例之晶片電阻器3大致相同，其中相同之元件賦予相同 之編號。本實施例與第二實施例之不同處在於，該電阻層 24具有一侧面242 ’每一該等導電層26具有一内側面262， 且每一該等導電層26之内側面262係直接接觸該電阻層24 之側面242。在本實施例中，該等導電層26更延伸至該電 阻層24上方。在本實施例中，該保護層27係為一抗氧化 層，且位於該等導電層26及該電阻層24上。該保護層27之 材料包含鎳及鉻，該保護層27係為鎳鉻（Ni-Cr)合金，且包 含約8 0 %之錄及約2 0 %之絡’較佳地’係為8 〇 %之錦及2 〇 % 之鉻。然而，在其他應用中，該保護層27之材料可更包含 碎’ s玄保遵層27係為錄絡碎（Ni-Cr-Si)合金，且包含約50% 至約55°/。之鎳，約33%至約45°/。之鉻，及約5%至約12%之 矽，較佳地，係為50%至55%之鎳，33%至45%之鉻，及 5%至12%之矽。 惟上述實施例僅為說明本發明之原理及其功效，而非用 以限制本發明。因此，習於此技術之人士對上述實施例進 I43892.doc 14 201133517 行修改及變化仍不脫本發明之精神。本發明之權利範圍應 如後述之申請專利範圍所列。 【圖式簡單說明】 圖1顯示習知晶片電阻器之剖面示意圖； 圖2至圖20顯示本發明呈右彻φ 一 *如虿低電阻之晶片電阻器之第一 實施例之製造方法之示意圖； 圖21顯示本發明具有低電阻之晶片電阻器之第二實施例 之剖面示意圖；及 圖22顯示本發明具有低電p 另低电阻之晶片電阻器之第三實施例 之剖面示意圖。 【主要元件符號說明】 1 習知晶片電阻器 2 本發明具有低電阻之晶片 3 本發明具有低電阻之晶片 4 本發明具有低電阻之晶片 5 本發明具有低電阻之晶片 6 半成品 11 陶瓷基板 12 導電層 13 底部電極 14 電阻層 15 第一覆蓋層 16 第二覆蓋層 17 側電極 143892.doc m 201133517

18 第一電鍍層 19 第二電鍍層 20 基板組 21 基板 22 底層 23 第一遮蔽層 24 電阻層 25 第二遮蔽層 26 導電層 27 保護層 28 第三遮蔽層 29 第一覆蓋層 30 第二覆蓋層 31 底部電極 32 側電極 33 第一電鍍層 34 第二電鍍層 35 剝裂線 111 第二表面 112 側面 113 第一表面 121 内部部分 122 外表面 131 外表面 m 143892.doc • 16· 201133517

141 211 212 213 241 261 262 271 272 末端 第一表面 第二表面 側面 頂面 底面 内側面 第一保護層 第二保護層

m 143892.doc

Claims (1)

1. 201133517 七 、申請專利範圍： 1· -種具有低電阻之晶片電阻器，包括： 一基板’具有—第一表面； 一電阻層’位於該基板之第-表面上； 一對導電層，位於該基板之第—表面之 至少—/里法a 力’及

   保邊層，位於該電阻層或該等導電層上。 請求項i之晶片電阻器，其中該電阻層係為合金，且 β電阻層之材料包含銅，該導電層之材料係為銅。 3· : μ求項1之晶片電阻器，其中該電阻層具有—頂面， 母- 5亥等導電層具有一底面且每—該等導電層之底面 係直接接觸該電阻層之頂面。 4.:請求項1之晶片電阻器，其中該電阻層具有—側面， 每°亥等導電層具有一内側面，且每-該等導電層之内 側面係直接接觸該電阻層之側面。 5·如請求項1之晶片電阻器，其中該保護層係為一鈍化層 (PasSivati〇n Layer)，且位於該等導電層上，該保護層之 材料係為鎳。 6. 如請求項1之晶片電阻器，其中該保護層係為一抗氧化 層（Anti-oxidation Layer)，且位於該等導電層及該電阻 層上’該保護層之材料包含鎳及絡。 7. 如請求項6之晶片電阻器，其中該保護層係為鎳鉻 (Ni-Cr)合金，且包含80%之鎳及20%之鉻。 8·如請求項6之晶片電阻器，其中該保護層之材料更包含 矽，該保護層係為鎳鉻矽（Ni-Cr-Si)合金，且包含50%至 m I43892.doc 201133517 55%之鎳，33%至45%之鉻，及5%至12%之矽。 9.如請求項1之晶片電阻器，更包括一底層，該底層係位 於s亥基板之第一表面上，其中該電阻層係位於該底層 上。 10·如請求項9之晶片電阻器，其中該底層係為鎳鉻（Ni-Cr) 合金’且包含80%之鎳及20%之鉻。 Π _如請求項9之晶片電阻器，其中該底層係為鎳鉻矽 • (Ni-Cr-Si)合金，且包含50%至55%之鎳，33%至45%之 鉻，及5%至12%之矽。 12. —種具有低電阻之晶片電阻器之製造方法，其包含： (a) 提供一基板，其具有一第一表面； (b) 賤鍍一電阻層於該基板之第一表面上； (c) 電鍍一對導電層於該基板之第一表面之上方；及 (d) 形成至少一保護層於該電阻層或該等導電層上。 13·如請求項12之方法’其中在該步驟（a)中，更包括一形成 • 一底層於該基板之第一表面之步驟，在該步驟（b)中，該 電阻層係位於該底層上。 14. 如請求項13之方法，其中該底層係為鎳鉻（Ni Cr)合金， 且包含80%之鎳及20%之路。 15. 如凊求項13之方法’其中該底層係為鎳鉻矽（Ni_Cr_Si)合 金’且包含50。/。至55%之鎳，33%至45%之鉻，及5%至 1 2 %之石夕。 1 6.如請求項丨2之方法，其中在該步驟（b)中，該電阻層係為 合金，且該電阻層之材料包含銅，在該步驟（c)中，該等 I43892.doc 201133517 導電層之材料係為銅。 1 7.如印求項12之方法，其中在該步驟（句中，該保護層係為 一純化層（passivati〇n Layer)，且位於該等導電層上，該 保護層之材料係為鎳。 18.如請求項12之方法，其中在該步驟（d)中，該保護層係為 一抗氧化層（Anti-oxidation Layer)，且位於該等導電層 及該電阻層上，該保護層之材料包含鎳及鉻。 φ 19.如叫求項18之方法，其中該保護層係為鎳鉻（Ni_Cr)合 金’且包括80%之鎳及20%之鉻。 20·如请求項18之方法，其中該保護層之材料更包含矽該 保護層係為鎳鉻矽（Ni_Cr_Si)合金，且包含5〇%至55%之 鎳，33%至45°/。之鉻，且5%至12%之矽。 21.如请求項12之方法，其中該步驟（d)包括：形成一第 一保遵層於該等導電層上，該第―保護層係為—純化層 ( tion Layer) ’且該第一保護層之材料係為鎳；及 • ⑷)形成一第二保護層於該第-保護層及該電阻層上， 該第二保護層係為-抗氧化層(Anti-oxidation Layer)， 且該第二保護層之材料包含鎳及鉻。 I43892.doc