TW201122505A - Fast testing wafer and wafer testing method - Google Patents

Description

201122505 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種晶圓，特別是可快速測試的晶圓。 【先前技術】 自從積體電路(Integrated Circuit)問世自今，係以有半世紀左 右的歷史。隨著科技的演進，各種積體電路的技術不斷推陳出 新。根據積體電路發展歷史的演進’可觀查出相同面積的積體電 路可容納的電晶體數目，約每权個月即會成長―倍。此一現象 稱之為摩爾定律。摩爾定律提供了-她重要峨察指標，也就 疋積體電路的發展是呈現指數性的成長。隨著積體電路的快速發 展’各種應用於積體電路的科技也隨之應運而生，比如說微處理 器、數位訊號處理器等。這些應用積體電路的科技產品，也帶動 了隨後的資訊革命，改變了當今世界的風貌。 積體電路的生產係利用晶圓(wafer)作為製造的載體。晶圆在 經過晶圓製成的技術處理之後，晶圓上形成有複數個晶片（dies)。 這些晶片經過切割以及封裝之後，就成為了我們常見的積體電 路。晶圓按其直徑分為4英寸、5英寸、6英寸、8英寸等規格， 近來發展出12射甚至研發更大規格。晶圓的尺寸越大時，同 一晶圓上的晶片也就越多。因此，生產積體電路時，使用尺寸越 大晶片作為生產的載體，平均每-積體電路的成本也就愈低。此 外，根據使用製程技術的不同，同一尺寸上的晶圓可形成的晶片 數也會不同。舉例而言，若是使用45奈米的製程_，於相同 201122505 60奈米製程技術的兩 尺寸的晶圓形成的晶片數目，約略為使用 倍。 -在每-片晶圓生產完畢之後，此晶圓上的每—個晶片都需要 經過測試，以確認此晶片的功能是正常的。然而，同一晶圓上形 成的晶片越多時’代表測試此—晶圓將要花費掉更多的時間。根 據摩狀律的觀察，積體電路的發展是呈現指數性的成長。由於 目前所使用的方法’大多是對於每—個晶片逐—測試。因此，我 籲們可以合理的推測，晶圓的測試時間也隨之呈現大幅度的增加。 測試時間的耗費，可能會大幅延緩產品的上市時間。對於薇商而 吕，產品上市時間的延後，可能會造成廠商的巨額損失。 【發明内容】 鑑於以上的問題，本發明係提出—種可快速測試的晶圓以及 晶圓測試方法，進以縮短晶圓測試時所耗費的時間。 在本發明-實施例或是多個實施例中，此晶圓包括複數個晶 •片、一切割區域(scribe line area)以及複數個測試墊(testing _。 每aa片包括複數個待測點(testing point)。待測點為接線墊 (bonding pad)或是晶片内部線路的一個電極。此内部電極僅用以 連接内部線路’並不—定會連接至外部的接線墊。當個別晶片從 ‘曰曰曰圓上與其他晶片分離時，此晶圓在切割區域上進行晶圓切割 • (Wafer Sawing)。複數個測試墊’配置於切割區域。至少一晶片的 至夕。卩分待測點以電性連接至複數個測試墊。 在本發明一實施例或是多個實施例中，測試塾呈一列的或多 201122505 列的方式排列。 在本發明一實施例或是多個實施例中，每一晶片的未與複數 個測試墊相連的接線墊以及測試墊呈一列或多列的方式排列。部 分的接線墊以及部份的測試墊安排給在晶片測試時提供測試探 針(testing probe)接觸。 在本發明一實施例或是多個實施例中，在進行測試時，一部 分或是全部的測試墊可被排列以被測試探針連接。 在本發明一實施例或是多個實施例中，可快速測試的晶圆另 包括至少一隔離元件。此隔離元件電性連接於一個測試墊與一個 測试點之間。隔離元件可為隔離器(is〇lat〇r)或是緩衝放大器加任过 amplifier) ° 在本發明一實施例或是多個實施例中，此晶圓包括至少一晶 片群組、複數個接線墊、一切割區域以及配置於切割區域上的複 數個測試墊。 每一晶片群組包括複數個晶片，每一晶片包括複數個待測 點。切割區域用以分割最少兩個晶片。至少一測試塾與至少一待 測點經由一電子開關模組相連。 在本發明一實施例或是多個實施例中，至少一晶片群組包括 多個晶片。至少一晶片包括多個測試點。至少一晶片的一測試點 電性連接至少一電子開關模組與至少一位址解碼器。 在本發明一實施例或是多個實施例中，同一晶片群組中的至 少一個晶片的複數個待測點經由複數個電子開關模組以電性連 201122505 接至複數個測試墊。 在本發明 少一測試墊， 訊號的通路。 器。 -實施例或是多個實施例中，至少_接線塾或是至 我們定義部分_試钱接雜在職時提供位址 至少-接線墊電性連接至對縣_晶片的位址解碼 在本發明一實施例或是多個實施例中，對應每一晶片的位址 解碼器皆對應有不_位址碼。使用不同的位址碼，可以將測試 • 墊分別的電性導通到對應的晶片的待測點。 一 在本發明-實施例或是多個實施例中，對應每一晶片的位址 解碼器皆對應林_位址碼以及—組至數_群組碼。 在本發明一實施例或是多個實施例中，至少一晶片可選擇性 地連接至少-位址解。至少-晶片上的至少—細點經由電 子開關模組連接至少-接線塾。對應每—晶片的位址解碼器皆以 電性連接到-個電子開關模組’當此一位址解碼器被對應的位址 擊碼或群組碼選取時，電子開關模組會將連接的電子開關模組同時 導通。當此-位址解沒有當此-位址解碼器被對應的位址碼 或群組碼選取時，電子關模組會將連接的電子開關組同時斷 開。此處所述的位址碼可為位址訊號、群组訊號或是子群組訊 *號’絲城、群組訊贼是子群_财傳送至-位址解碼器。 • 在本發明—實關或是多個實麵巾，電子關模組係位於 每一晶片中或位於切顺域上靠近特定晶片，位址解碼器位於切 域上或位於晶片中，位址解碼器解竭結果為複數個輸出，對 201122505 於複數電刊_組’經由_紐解碼e選料通合適的電子 關模組。 # 本發明係另揭露一種可快速測試的晶圓，此晶圓包括至少— 晶片群組、一切割區域以及複數個測試墊。 每一晶片群組包括複數個晶片以及一多路傳輸器 (multiplexer)，每—晶片包括複數個待測點。多路傳輸器具有複數 個輸出蟑，每—輸出埠以電性連接至每—晶片的待測點。 切割區域位於該複數個晶片之間用以區隔該複數個晶片。複 數個測試墊配置於此切割區域。 根據本發明之-實關或是多個實施例，从傳輸器提供合 適的電性通料接部分制試倾及；内的待測點。 根據本發明之-實關歧翅實_，_職墊提供位 址訊號’乡路傳輪器會選擇特定的晶片，提供合適的電性通路連 接部分的測試墊以及特定晶片内的待測點。 根據本發明之-實關歧錢實關，經由測試墊提供群 組位址訊號’多路傳輸器會選擇特定群_晶片，提供合適的電 性通路連接部分_試墊以及特定群組晶片内的待測點。 本發明係另揭露-種晶圓的快速測試方法，係適用於一晶 圓。此晶圓包括複數個晶片、—蝴區域以及位於洲區域上複 數個測4墊、包括最少一個位址解碼^、複數個電子開關模組。 於測式時，職儀II經由測試探針連接到測試墊上。測試儀器產 生位址碼叫取特定的晶4或特定晶#上特定制點組進行測 201122505 試步 儀〜=所說嘛是缺供—個合適的财，使測試 儀^_測試墊連接到特定的待測點組。經由改變、】 碼，測試儀器能測試多個晶片或晶片上不同的待測點。立址 根據本發明之-實施例或是多個實施例，此—_可以 本發明之1施例或是多個實施例，此—測試可 =Γ:片進行測試’或是對於個別晶片分別測試。本發明係 數個益τ Γ㈣方法，適於戦—晶®，其巾糾圓包括複 f無可程式化自我測試弓丨擎的晶片，複數個測尋以及複數個 待顧’該些職塾電性連結於該些測試點的其中之―，該測試 =法包括：祕化-測試儀器，職儀器具有複數個探針；移動 探針’時&連接該至少—峨墊丨經由該麵鱗，傳送 至少一控制訊號至這些晶片。 、 根據本發j之I施例或;^多個實施例，其巾該測試訊號包 括一類比訊號。 根據本發明之-實補或衫個實補，針該晶圓另包括 至少-電子開關模組，該電子關模組電性連接於該些測試塾以 及該些待測點之間，該方法另包括：由電子開龍組接收該控制 訊號，以及選擇性連接該測試墊至每—該晶圓的該—個測試點。 綜合以上所述’本發明所揭露之可快速測試的晶圓之中的每 一晶片的未與複數個測試墊相連的接線墊以及測試墊呈陣列方 式排列。此排列方式可讓一探針組可以方便快速測量此晶圓的訊 201122505 號選擇酬_^ 多個晶片進行峨。本㈣制縣此種私urn 機械式移動探針組所花費 4 “ / U為 間，r"於電子式切換所花費的時 、x月可大幅減少晶圓測時時所花費的時間。 以一 於本發明内容之說明及以下之實施方式之說明係用 以不鞄與解釋本發明之精神 範圍更進-步之解釋。 Μ本發明之專利申請 【實施方式】 以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其 内容足以使任何熟f相隨藝者了解本發明之技術内容並據以 實苑’且根據本說”所揭露之内容、申請專機圍及圖式，任 何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下 之實施例係進-步詳細說明本發明之觀點，但非以任何觀點限制 本發明之範疇。 凊參照『第1A圖』、『第1B圖』與『第1C圖』，係為本發明 之可快速戦的晶®之第—實施例之示意圖。此晶圓包括複數個 晶片10、一切割區域20以及複數個測試墊40。 在本發明一實施例或是多個實施例中，切割區域包括沒有被 晶片利用或是佔據的區域。 在本發明一實施例或是多個實施例中，切割區域包括一晶圓 201122505 ;又有被B曰片利用或是佔用的區域減去晶圓邊緣的區域。在本發明 ' —實施例或衫個實施例巾’切瓶域包括m有被利用或 • 是佔用的區域減去晶圓背面的區域。切割區域的一個功能為用以 分割晶片。當一個晶片要從晶圓中被分割出時，可以沿著切割區 域進行晶圓切割。 在本發明一實施例或是多個實施例中，測試墊可被配置於切 割區域上。 • 於『第1a圖』中，晶片ίο呈陣列方式排列，每一晶片10 包括第一組接線墊3〇以及第二組接線墊3丨。切割區域2〇位於晶 片10之間用以區隔晶片1〇。測試墊40配置於切割區域2〇。晶 片10之數量在此實施例中雖以四個為例，但並不以此為限。晶 片10之數量可視貫際晶圓之需求而變化。而晶片1〇之排列方式 亦不以陣列方式為限。 在本發明一實施例或是多個實施例中，第一組、第二組接線 鲁墊30、31配置於晶片10上。 在本發明一實施例或是多個實施例中，第一組、第二組接線 墊30、31配置於切割區域20上。 第一組接線墊30以及第二組接線墊31用以提供各別晶片1〇 傳送或接收訊號的介面。晶片10的第一組接線墊未與測試塾 .40連接。晶片10的第二組接線墊31各別電性連接至測試墊4〇〇 第1B圖』’係為本發明之可快速測試的晶圓之另一施例之 示意圖。ss片10只包括第一組接線塾31，的第二組接線塾31各 201122505 别電11連接至測試塾40。於此實施例中，測試墊40的數目與晶 上第一組接線墊31的總數目相同。 請參昭『證τp 圖』，除了第·一組接線塾31可連接至測試塾 、之外。於本發明之另一實施例中，晶片1〇中内部線路％電性 〗忒墊40。經由測試墊40 ,可對於晶片10中平常難以測 量的内部線路35進行測試。因此，職墊40的數目可多於晶片 10上第二組接線墊31的總數。

在本發明-魏例或是乡個實闕巾職塾則數目可太 於、等於或是小於晶片H)上接線墊的數目。

請參照『第2A圖』、『第2B圖』與『第2C圖』。『第从圖 用以表示第二組接線㈣以及職墊4〇之_連接_。此晶 圓匕括複數層金屬層，第二組接線墊31以及測試塾仙之間的連 接’係以晶®中的㈣金屬層分別作為電性連接之 接線塾31細—對—的蝴性連接娜胸。在『第: 圖』中’測試墊40與第二組接線塾31以及内部線路％相連。 第二組接雜31以助轉路％可被稱為待測點。 於此實施例中，第二組接線塾31呈一維陣列方式排列，測試 蟄4〇亦呈-維陣列方式排列。一維陣列係定義為在此陣列中所 有的元件位於同-條直線上或約略為一條直線上，並不限定為相 同間隔。在進行測量時，六需使用拼列方式對應於第二組接線藝 31以及測試墊4G之探針組，即能對於每 於此實施例中，第二組接線塾31有可能為一列或兩列甚至多 12 201122505 二的方删，但這是此賴_物爾已 在此不多做說明。 在『第2C圖』中，部分的測試 ^ ^ 蝥40以一對多的連接關係電 性連接到複數個待測點。這此複 L 職個待測點可以存在同-個晶片 10上或是存在複數個晶片10上。 在本發明一實施例或是多個實施例中，測試點可能為第- 組、Ϊ二組接線㈣、31或是晶_部線路35的電極。在本發 明-貫施例或是多個實施例中，内部線路^的電極可能沒有直 接電性連接至第-組接線㈣或第二組接線㈣。 如同『第2Α圖』、『第2Β圖』與『第2c圖』所述，測試塾 40與待測點之間的連結可分為下列三種方式。在本發明一實施例 或是多個實施例中，至少一測試塾4〇可以一對多的方式連接至 都多個晶片ω上的多個制點。在本發明—實施例或是多個實 施例中，至少-測試墊40可以一對多的方式連接至都同一個晶 片10上的多個待測點。在本發明—實施例或是多個實施例中， 至少^個測試墊40可以多對—的方式連接至單—個待測點。 『第3圖』’係為本發明之可快速測試的晶圓之第二實施例之 示意圖。此晶圓包括晶片1〇、切割區域2〇以及測試墊。 aa片10的第一組接線墊未與測試墊連接。晶片的 第二組接線塾31各別以方式電性連接至測試墊4〇。為了保持圖 示的簡潔，故上述之連接關係未繪於圖示中。於此領域中具有通 书知識者’可依本實施例所揭露之概念，選擇合適方法連接第二 13 201122505 組接線墊31以及測試墊4〇。於此實施例中，第二組接線墊3i以 及測試塾40整體呈二維陣列方式排列。二維陣列絲為在此陣 列中所有元件排列呈行以及列，行以及列分別為一維陣列。在進 行測量時，只需使用排列方式對應於第二組接線墊31以及測試 墊40之探針組，即能對於每一晶片1〇做快速的測量。 於『第3圖』中，測試墊4〇以兩列等間格的方式排列。測試 墊40的排列方式是以提供探針合適的接觸為目的。所以在不阻 擋探針接觸的條件下，於其他實施例中，測試墊4〇可以為非等 間隔的方式排列。在不阻擋探針接觸的條件下，於其他實施例 中，測試墊40每一列可以為並非完全在一個直線上的排列。在 不阻擋探針接觸的條件下，於其他實施例中，測試墊4〇可以為 多列，每一列間以一特定位移的方式排列。 請參照『第4A圖』與『第4B圖』，『第4A圖』與『第4B 圖』係為本發明之可快速測試的晶圓之第三實施例之示意圖。此 晶圓包括一晶片群組1〇〇、一切割區域2〇以及測試墊4〇。 每一晶片群組100包括第一晶片10卜第二晶片1〇2、第三晶 片103、第四晶片1〇4。第一晶片101包括第一位址解碼器5〇1， 第二晶片102包括第二位址解碼器502，第三晶片1〇3包括第三 仇址解碼器503 ’第四晶片104包括第四位址解碼器504。第一 曰曰片101、第二晶片1〇2、第三晶片1〇3與第四晶片1〇4皆包括 電子開關模組(圖中未示)以及接線墊32。 切割區域20位於第一晶片ι〇1、第二晶片102、第三晶片ι〇3 201122505 與弟四晶片104之間，用以區隔第一晶片ΐ〇ι、^_θ 罘一日曰片1〇2、 第三晶片103、第四晶片104之間。切割區域2〇配置於、… 40。 …墊 每一晶片群組100當中的第一晶片101、第-曰y , Λ 禾—日日片102、第二 晶片103、第四晶片104以及測試塾40的連接方式可八患 刀买貝為下列 兩種：（1)部分的測試墊40連接到第一晶片ι01、筮_曰u 牙一日日片1〇2、

第二晶片103與第四晶片104’(2)全部的測試塾4〇皆連接至】第 晶片101、第一晶片102、弟二晶片103與第四晶片1〇4 在第一種連接方式中，測試墊40與第一晶片1〇1、 ^ 一晶片 102、第三晶片103、第四晶片104的連接方式請參照『第4A圖。 第一晶片1〇卜第二晶片102、第三晶片103、第四晶片1〇4包括 有第-組接線墊3G以及第二組接線墊31。第—組接線墊3〇未與 測試墊40連接，第二組接線墊31各別電性連接至測試墊4〇。 在第二種連接方式中，測試墊4〇與第一晶片l〇i、第二晶片 102、第三晶片103、第四晶片1〇4的連接方式請參照『第4B圖』。 第一晶片10卜第二晶片1〇2、第三晶片1〇3、第四晶片1〇4包括 有接線墊32。全部的接雜32各職性連接至職塾4〇。要注 意的是’當測試墊40連接到第一晶片1〇1、第二晶片1〇2、第三 晶片103與第四晶片1〇4時，需要一適當的驅動電路，或是測試 機器需要提供一個適當強度的測試訊號。 在第-種以及第二種連接方式中，第一晶片1〇1的接線整η 各別經由電子開關模組(圖中未示)以電性連接至測試塾4〇，第二 15 201122505 晶片102的接線墊32、第三晶片1〇3的接線藝32以及第四晶片 104的接線墊32明樣之方式連接至測_ 4〇。為了保持圖示 的簡潔’故上述之連棚係树於圖示巾。於此領域巾具有通常 知識者’可依本實_所揭露之概念，_合適絲連接接線塾 32以及測試墊40。 於本發明之-實施例中，用以選擇第―晶片1(n、第二晶片 ⑽、第三晶片103與第四晶片1〇4的方法有下二種：⑴使用平 addfess dee〇der);⑺使用序列位址解碼器 (serial address decoder) °

請參照『第5A圖』，係為位址解碼器與電子開關模組連結示 意圖。在第-種選擇的方式+，以第一位址解碼^ 5〇1為例。第 -位址解碼器501包括-娜閘(及閘)52，第一反向器％以及 第二反向器56。此AND間52包括二輸人端。第—反向器％電 性連接於娜閘52的-輸，，第二反向㈣紐連接於AND 閘52的另一輸入端。第一位址解碼器5〇1的輸出以電性連接至 電子開關模組58，L—訊朗時控制電子關模組58。 ’當電子開關模組58 在本發明一實施例或是多個實施例中 需要增加一適當驅動電路電 造成AND閘52無法正常驅 的數量多於一定數目時，AND閘52 子開關模組，以避免因為負载過多， 動後級的電子開關模組58。 此實施例雖只揭露第-位轉观的結構以及其與電子 開關模組58之_連接_。於此領域中具有通常知識者可依 16 201122505 此實施例所述之方式’設計第二位址解碼器5Q2、第三位址解石馬 ‘ g 503、第四位址解碼器5G4之結構以及其與電子開關模組％之 . 間的連接關係。 當-位址訊號輸入至第一位址解碼器5⑴時，第一位址解碼 器501會»不同的位址訊號輸出一控制訊號。於此實施例中， 以”S1，S2”表示位址訊號。S1以及S2的訊號為，，〇”或”丨”，其中，，〇，， 代表低電壓輸入，”1”代表高電壓輸入。S1輸入至第一反向器％， 鲁S2輸入至第一反向器56。當輸入的位址訊號為’’〇,〇，，時，AND閘 52的輸出為”1”。此時’電子_模組％將會同時導通。若是輸 入的位址訊號為”0，1，，、”1，0，，或是”1，AND閘52的輸出為，，〇，，。 此時，電子開關模組58將會同時切斷。 第二種選擇的方式係使用序列位置解碼器。於本實施例中， 第-位址解碼n 5G1、第二位址解碼器5G2、第三位址解碼器5〇3、 第四位址解碼器5〇4為序列位址解碼器。此序列位址解碼器可使 鲁用内部積體電路介面(inteMnte㈣ed Circuit，I2C)或是序列周^ 面(s— Pe離eral驗㈣’或其他的序列介面㈣ai如硫㈣ 來實現。 於此第三實施例中，第一位址解碼器5〇卜第二位址解碼器 502、第三位址解碼器5〇3、第四位址解碼器5〇4皆對應有不同的 位址碼。此位址碼可為平行位址碼咖咖嫌_〇卸或是序列 位址碼(Serial address code)。舉例而言，第一位址解碼器5⑴對應 的位址訊號為第二位址解碼器5〇2對應的位址訊號 201122505 為0，1第一位址解碼H 503對應的位址訊號為”L0”，第四位址 解碼器5G4對應的位址訊號為”u，，。當第_、第二、第三、第四 位址解碼器 501、502、503、504接收到其對應的位址碼時，第 第一、第二、第四位址解碼器5〇1、5〇2、5〇3、5〇4會輸出 一控制訊號導通電子開關模組58。 本實施例所揭露之位址解碼器之構造，僅為一示意用之構 造。於本賴巾具有通常知識者，可依照上狀輸人訊號以及輸

出訊號，並根據布林代數_理論’設計具有職功能的平行位 址解碼器或是序列位址解碼器。 本實施例所揭露之位址解碼器，也可以允許接受一個群組位 址(g咖p adtess)或數個的次群組位址_卿義s)。當位址 碼為群組紐或:鱗錄址時，有複數做贿抑會被選取， 其所連接的複數個電子開關模組會導通。 請參照『第5B圖』’『第5B圖』係為電子開關模組的連接關 係示意圖。電子開關模組58可包括至少一電子開關組件％。 在本發明-實施例或是多個實施例中，一個電子開關模組％ 中的電子開關組件59可同時開啟或是關閉。上述的，，同時”，於此 領域中熟悉此項技藝者可了解實際上並沒有兩個開關可以完全 同時的開啟或是關閉。所以上述的，，同時”，是以電路最終行為而 5 ’幾乎可視為同時發生的事件。 在本發明一實施例或是多個實施例中，電子開關模組別可為 多個單一個電子開關。 18 201122505 在本發明一實施例或是多個實施例中，電子開關模組58可為 • 多個電子開關串聯以及並聯的組合。 • 在『第5B圖』中，電子開關組件59為多個電子開關串聯以 及並聯的組合。此電子開關組件59包括第一電子開關％卜第二 電子開關592、第三電子開關593以及第四電子開關594。第一 電子開關591以及第二電子開關592串聯成第一路徑，第三電子 開關593以及第四電子開關594串聯成第二路徑。第—路徑與第 鲁二路徑並聯。此連接方式的目的是用以降低電子開關模組％的 故障率。 舉例而言，若是單-電子開關有1%的機率是永遠短路，ι% 的機率是永摘路。則兩_關在串聯之後的轉率是丨篇。 在兩個路徑並聯之後，故障率則為〇〇39992%。由此看可看出， 依照此結構料的電子開關敎％可以大幅降低故障率。 在此-實施射我們舉例以四個晶片為—群組。但這僅是為 保持圖示的Μ ’於此領域中具有通f知識者，可依本實施例所 揭露之概念，以複數個晶片為一群組來實現本發明。 請參照『第6圖』’係為本發明之第四實施例之示意圖。此晶 圓包括晶片群組⑽、切割區域2G、測試塾40。部分的測試墊 4〇電性連接至第—位址解碼器5(n、第二位址解碼器撕、第三 ，址解碼器5()3以及第四位址解碼器5〇4。探針組可藉由測試塾 〇輸入位址碼以選擇欲測試的第一、第二、第三、第四晶片仙、 102、103與104。第一位址解碼器50卜第二位址解碼器5〇2、 201122505 第二位址解碼H 503以及第四位址解碼n綱位於切割區域2〇 上。各第一、第二、第三、第四晶片而、1〇2、1〇3與1〇4所對 應的電子開關模組(圖中未示）’也位於切割區域2〇上。 為了保持圖示的簡潔，故上述之連接關係未緣於圖示中。於 此領域中具有通常知識者，可依本實施例所揭露之概念 ，選擇合 適方法連接部分的測試塾40連接至以電性連接至第一位址解碼 器训、第二位址解碼以〇2、第三位址解碼器5〇3奴第四位 址解碼器504。 於此領域中具有通常知識者，可依本實施例所揭露之概念， 將電子開關模組(圆中未示)拆散成複數個電子開關，並將這些電 子開關置模組於測試電以及職點之電性通路之間，經由位址解 碼器選擇導通或靖電子關置模組。 明參照『第7 a』’係為本發明之第五實施例之示意圖。此晶 圓匕括B曰片群組100、切割區域2〇、測試塾40。部分的測試塾 連接至以ffi連接至乡路傳輪器。探針組可藉由部分的測 試墊40輸入位址碼以選擇欲測試的晶片ι〇。 為了保持圆示的簡潔，故上述之連接關係未 綠於圖示中。於 此領域中具料常知識者呵依本實酬_露之概念，選擇合 適方^連接部分的測試塾4〇連接至多路傳輸器6〇。 多路傳輸器6〇可由多個輸出的解碼器(address decoder with multiple outputs)與多個電子開關模組組成，請參照『第8A圖』， 係為本《月之多路傳輸器之電路示意圖。此多路傳輸器包括第一 20 201122505

AND閘602、第二AND閘604、第三AND閘606以及第四AND • 閘 608。第一 AND 閘 602、第二 AND 閘 604、第三 AND 閘 006 ‘ 以及第四AND閘608皆具有兩個輸入端。於此實施例中， 以，，S1,S2”表示位址訊號。”S1”直接輸入至第二Μ閘604以及 第四AND閘608的輸入端，且”S1”經由一反向器62輸入至第一 AND閘602以及第四AND閘608的輸入端。”S2”直接輸入至第 二AND閘606以及第四AND閘608 ’且”S2”經由一反向哭62 • 輸入至第一 AND閘6〇2以及第二AND閘604。 請參照『第8B圖』，係為多路傳輸器與電子開關模組之連接 圖。多路傳輸器60輸出連接至第一晶片（圖中未示)的第一電子開 關模組581 ’用以輸出一控制訊號控制電子開關模組％。其連接 方式請參照『第5A圖』所示。依照上述的方式，多路傳輸器⑼ 電性連接至第二晶>1(®巾未和的第：電子開隨組泌多路傳 輸器60電性連接至第三晶片（圖中未示)的第三電子開關模組 _划’多路傳輸器6〇電性連接至第四晶片（圖中未示)的第四電子 開關模組584。 當位址訊號S!，S2為”⑽”時，連接至第一電子開關模組沏 的輸出訊號為”1”，連接至第二電子開關模組π2、第三電子開關 杈、，且583以及第四電子開關模組5科的輸出訊號為，，〇”。此時，第 —電子開關模組581會被導通，第二電子開難組淑、第三電 子開關模組583、第四電子開關模组584會被切斷。 由上述可以推知，當位址訊號S1，S2為”〇，1”、，，!，〇，，以及，，u” 21 201122505 時，第二電子開關模組582、第三電子開關模組583以及第四電 子開關模組584會分別被導通。本實施例所揭露之多路傳輪器6〇 之構造，僅為一示意用之構造。於本領域中具有通常知識者，可 依A?、上述之輸入δΚ?虎以及輸出訊戒’並根據布林代數相關理論， 設計具有同樣功能的位址多路傳輸器60。 请參照『第9Α圖』’係為本發明之第六實施例之示意圖。於 此實施例中，此晶圓包括-晶片群組励、切割區域2〇、測試塾 4〇、第-線路娜7卜第二線路偵測器72以及第一隔離器81 以及第二隔離器82。晶片群組卿包括第一晶片ι〇ι、第二晶片 ⑽、第三晶片1G3、第四晶片1G4。第—“ m晶片皿、 第二晶片103、第四晶片104包括電子開關模組(圖中未示)以及接 線塾32。 由於晶圓邊緣較容易有缺陷，當大面積的短路發生時’立 =路的電性可;王作。當大面積輯路發生時，解碼器

=失效而整體的戰。第—線路侧器Μ、第二線輔 器72配置於第一晶片1〇1 晶片 第一曰曰片 第三晶片103與第 測試替4G ^ ’第—隔離^ 81以及第二隔離器82配置於較靠 、=塾0的區域。第一線 與第一_心及細器72分 乂及第一隔離器82電性i車垃。θ哲... 測器彳第-日片】⑴⑨紐連接。右疋第一線路 四晶片104其中之一^ 第—晶片⑽、第三晶片1〇3與:

器81以及第大面積短路或斷路時，第一編 1_㈣切斷適當的叫比如說第—晶片10U 22 201122505 及第二晶片撤)的接線塾32以及測試塾4Q之間的連結。也切斷 與更靠外緣的連結(比如說第三晶片，哲 门川·3,第四晶片104)是以避免 因為第一晶片101、第二晶片102、第：曰 *一日日片103與第四晶片1〇4 的其中一個故障時而影響整體的測試電路。 。在本發明-實施例或是多個實施例中，隔離器接受一控制訊 號以隔離或是連接-個或衫_電極。在本發明―實施例或是 多個實施例中，隔離器包括至少一電子 、 电卞開關。隔離器當中的至少 一電子開關可根據控制訊號開或是關。 請參照『第9B圖』’係為本發明 "73之第七實施例之示意圖。在 此實施例中，晶片1〇包括晶片群组 iU0 ’至少一切割區域20， 測試墊40，第一隔離器81盥第-陪雜 罘一隔離态82。在此實施例中，第 一隔離器81與第二隔離器82可由制n “ 由’貝i忒墊40所接收的控制訊號 所控制。 咕參…帛9C圖』’係為本發明之第人實施例之示意圖。在 此實施例中’晶圓包括晶片1〇包括晶片群組觸、至少一切割區 域2〇、測試塾4〇、第一組緩衝放大器83與第二組緩衝放大器84。 第、、且緩衝放大器83與第二組緩衝放大器84可避免其輸出端受 到其輸入端的讀。在本發明—實_或是多個實施射，第一 組緩衝放大器83與第二組緩衝放大器84皆包括二個反向器。第 個反向器的輪出端電性連接至第二個反向獅輸人端。在本發 曰月實把例或疋多個實施例中，第一組緩衝放大$ 83與第二組 緩衝放大H 84可為—單位增益類比放大器。 23 201122505 請再參照『第5A圖』與『第9A圖』，在本發明一實施例或 是多個實施例中’可測試的晶圓包括晶片10、測試墊4〇、至少 一電子開關模組58與至少第一隔離器81。 在本發明一實施例或是多個實施例中，晶片1〇上可包括自我 測試引擎(self-test engine ’ STE)，或是可程式化自我測試引擎 (programmable self-test engine » PSTE) ° 在本發明一實施例或是多個實施例中，一些待測點可經由 PSTE連接至測試墊40，另外一些待測點可直接連接至測試墊 40°這些直接連接至待測點的測試墊40可以用數位訊號或是類 比訊號進行測試。 在本發明一實施例或是多個實施例中’此可測試的晶圆並不 包括PSTE。待測點可直接連接至測試墊40。因此，一個長的測 試訊號可送至測試墊40而不受到PSTE的記憶體的限制。此外， 用以傳送至晶片10的測試機台(容下詳述)的測試訊號可為一數位 訊號或是一類比訊號。 上述的兩個實施例(有PSTE的晶片1〇或是沒有pste的晶片 10)，在測試墊40以及待測點之間的連接，同樣也可經由電子開 關模組58或是第一隔離器81。在同時具有電子開關模組58或是 隔離元件的實施例中，隔離元件可配置於測試墊4〇以及電子開 關模組58之間。 請參照『第10圖』’係為本發明之測試方法之第一實施例流 程圖。本發明另揭露一種晶圓測試方法，適於測試一晶圓。此晶 24 201122505

具有複數個晶片及至少一多路選擇器，每-晶片具有複數個待 測點，多路選擇器具有複數個輸入端及複數個輸出端，輸出端分 別電性連接至至少二個晶片的待測點。該測試方法包含：初始化 一測試儀器(S110) ’該測試儀器具有複數個探針；移動該些探針 電性連接多路選擇II之輸人端(S12G);傳送—位址訊號及至少一 測試訊號至鮮路選频⑽），該纽域触址訊號 而選擇性地麟測觀賴給與触址峨對應賴^ ;接收 職該位址峨敎_ “所_之-戦結果(⑽）；判斷 是否所有該些晶片均被選擇以及戦(S15G)，若尚有晶片未被選 擇時’重覆步驟⑻30)及(S140)’直到所有該些晶片均被選擇為止。 、在步驟(S110)中，在初始化一測試儀器時，此初始化之步驟， 為此領域中具有通常知識者所知悉之步驟。 在步驟(S120)中，移動該些探針電性連接多路選擇器之輸入 端，此輸入端為接線墊或是測試墊。這些接線墊或是測試墊位於 同一條直線上或約略為一條直線上，並不限定為相同間隔。 在步驟(S130)中，傳送一位址訊號及至少一測試訊號至該多 路選擇器。此位址訊號可為一平行位址碼或是一序列位址碼。 在步驟(S140)中，接收從被該位址訊號選定的該晶片所回傳 之測武結果。測試機器在接收晶片回傳的測試結果後，將此測 試結果於一參考訊號比對，判斷此晶片的功能是否正常。在一較 佳的方式中，此測試機台會記憶功能異常的晶片的位址。 在步驟(S150)中，其判斷方法可為下述兩種：（1)直到一晶片 25 201122505 的該晶片均被選擇為止；（2)直到該晶圓内的該晶片均被選 ，『第则』以及『第11B圖』，係為本發明之測試 ^第—貫施織爛。這裡揭露—個完整_試流程。測試 開始先進行：初始化測試儀器卿〇)並载入合適的程式。之後， f動泪m探針接觸晶圓上的接觸點(㈣）。通常—個晶圓上有許 多群組的晶片，通常測試探針可明時接觸—到數個群組的晶片 上的接觸!卜我們之後探針分讀耻—職所必須接 觸的所有接繼。在每—次接觸後在移朗下—組接觸點前我們 會利用測試儀器量測這-到數個群組的晶p接下來的步驟為提 供電源(S230)，於是與量測相關的解瑪器將正常工作。有一些量 測可能會在鱗進行。之後’產生物紐(S24G)，產生測試訊 號並傳送顺_日日日⑽挪。觸衫财必要的群組位址以 及群組測試訊號都傳送完(S260)。若是尚有必要的訊號位傳送完 時，重複(S240)之步驟。直到所有必要的群組位址以及群組測試 訊號傳送都傳送完之後，產生對應個別晶片的_位址卿⑺， 產生測試訊號並傳送到個別晶片並量測個別晶片卿〇)。判斷此 -群組内的個別晶片的量測都完邮夠。若是此—群組内尚有 侧晶片的_未絲，重複(S27_步驟。觸衫所有必須 接觸的接觸點都已接觸(S300)。若尚有未接觸過的接觸點，重複 步驟(S220) ’移動探針接觸下一組接觸點，直到此晶圓上所有必 須接觸的綱轉已觸過。若全部的朗點皆已接觸，則結束 26 201122505 此測試流程。 在本發明一實施例或是多個實施例中，在步驟(S220)中，可 由測試探針接_接觸點包括—接線塾。 在本發明一實施例或是多個實施例中，在步驟(S220)中，可 由測試探針接觸的接觸點包括一測試墊。 在本發明一實施例或是多個實施例中，在步驟(S270)中，測 。式儀时的測试探針可傳送子群組位址。複數個晶圓可在步驟(s·) 中作測試。 睛參照『第12圖』。『第12圖』係為本發明之測試方法之第 三實施例。一種晶圓測試方法，適於測試一晶圓，其中該晶圓包 括複數個晶片 '複數個職整、至少-電子_模組以及複數個 待測點，每一該晶片具有複數個待測點，該些測試墊的至少其中 之-與該麟測_至少其巾之―_電子_模_連，制 試方法包含：初始化一測試儀器(S3〇〇)，該測試儀器具有複數個 探針；移動該些探針，以電性連接該至少一測試墊(831〇);傳送 至少一測試訊號及至少一控制訊號至該些測試墊(S32〇)，該電子 開關模組根據該控制訊號選擇性連接該至少一測試墊以及該至 ;一待測點。電子開關模組係根據控制訊號選擇性連接至少一測 試墊與至少一個待測點。測試訊號可能為類比訊號或是數位訊 號。 晶圓更可包括至少一位址解碼器，電性連接於電子開關模組 與至少-測試塾之間。晶關試方法更包括：由該位址解碼器接 27 201122505 收該控制訊號；以及’藉由該位址解控_電子酬模組， 以根據該控制訊號選擇性連接該測試墊以及該待測點。 請參照『第B圖』。『第13圖』係為本發明之測試方法之第

四實施例，圓測試方法，適於測試—晶圓，射該關包括 複數個無可程式化自我測試引擎的晶片，複數個測試墊以及複數 個待測點，該麵試墊紐連結於該些戦點的射之一，該測 試方法包括：祕化-職細s_)，朗試伽具有複數個 探針；移動該些探針，以電性連接該至少一測試塾(s4i〇);以及， 經由該些測試墊，傳送至少—控制職至該些晶片（s42〇)。 此可快速測試的晶圓另包括至少—電子_模組電性連接於 複數個待測點以及複數個職墊之間。該晶_試的方法另包括 由電子開_組魏-控舰號’並且麵性地連接戦堅至每 個晶片上的待測點。 在上述的測試流程中，傳送群組訊號的至個別晶片的步驟 中’其傳送順序與重複次數並不作為本發明之限制。此領域中具 有通常知識者，可經由本發明之精神而組合以達成相同之目的。 在-實施例中’ _的4可以被_，—個群組測試訊號被傳 送，接著其他的訊號可被傳送。在另外一實施例中，測試流程可 為傳送第-群組訊號以及測試第―晶片，接著傳送第二群組訊號 以及測試第二晶片，並以此類推。在另外一個實施例中，測試吨 號可在探針移除前被傳送，藉以寫入特定的資訊至晶片群組中的 每一個晶片。 28 201122505 在本發明-實施例或是多個實施例中，傳 步驟可被移除。個別的位址碼可以分別、組剛試訊號的 並且可針對不同的晶片依序進行測試。ή各個不同的晶片， 經由此方法，在此領域中具有通常知識者可 進行平行化的測試。 易的詞·於晶圓 訊可以被寫 識者可容易 在本發明一實施例或是多個實施例中，特定的資

入晶片中的非揮發性記憶體。在此領域中具有通常头二 的達到相同的功能。 在本發明—實關或衫個實施财，射 要被接收。戦脑棘戦“ 果而 勺、日日方相關齑訊(例如 -不限於序列序號即_ber)、程式碼或電性參數)進入晶片。 处在本發明一實施例或是多個實施例中，其中可測試的日:日日圓可 月t*不具有PSTE。測s訊號經由測試塾傳送至晶片。 在上述的測試流程中，雖然以複數個晶片作為例子。但於此 領域中具有通常知識者可輕易此方法用於—個晶片上。因此測 試流程可·m—個⑼中的不丽域。另—方面，測試流程也 可以測試多個晶片中不同的區域。 综合以上所述，本發明所揭露之可快速測試的晶圓之中的每 一晶片的未與測試墊相連的接線墊以及測試墊呈陣列方式排 列。此排列方式可讓一探針組可以方便快速測量此晶圓的訊號。 此外’本發明係另揭露之可快速測試的晶圓，此晶圓上配置有位 址解碼益。测量多個晶片時，可根據位址訊號選擇被測試的晶 29 201122505 ^需要移動探針組的情況下，即可對於多個晶片進行測 。，為顧式移祕針_花費㈣間遠高於電子式切換 費的時間，崎財發贿㈣圓，爾減少晶圓 所花費的時間。 雖然本發明赠述之實施_露如上，然其並_以限定本 發明。在不脫離本發明之精神和範圍内，所為之更動與潤飾，均 屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考 所附之申請專利範圍。 【圖式簡單說明】 β 第1Α圖、第1Β圖以及第lc圖係為本發明之第一實施例之 方塊示意圖。 第2A圖、第2B圖以及第2C圖係為本發明之第一實施例之 連接關係示意圖。 第3圖係為本發明之第二實施例之方塊示意圖。 第4A圖以及第4B圖係為本發明之第三實施例之方塊示意籲 圖。 第5A圖係為本發明之位址解碼器與電子開關模組之連接關 係示意圖。 第5B圖係為本發明之電子開關模組之結構連接關係示意圖。 · 第6圖係為本發明之第四實施例之方塊示意圖。 第7圖係為本發明之第五實施例之方塊示意圖。 第8A圖以及第8B圖係為本發明之多路傳輸器之示意圖。 30 201122505 第9A圖係為本發明之第六實施例之方塊示意圖。 第9B圖係為本發明之第七實施例之方塊示意圖。 第9C圖係為本發明之“實施例之示意圖。 圖係為本發明之測試方法之第—實施例流程圖。 @以及第11B圖係為本發明之测試方法之第二實施例

第12圖係為本發明之測試方法

【主要元件符號說明】 10 曰M a曰月 1〇0 晶片群組 1〇1 第一晶片 1〇2 第二晶片 1〇3 第二晶片 1〇4 第四晶片 2〇 切割區域 3〇 第一組接線墊 31 第二組接線墊 32 接線墊 35 内部線路 40 測試墊 5〇1 第一位址解碼器 之第三實施例。 之第四實施例。 31 201122505 502 第二位址解碼器 503 第三位址解碼器 504 第四位址解碼器 52 AND閘 54 第一反向器 56 第二反向器 58 電子開關模組 581 第一電子開關模組 582 第二電子開關模組 583 第三電子開關模組 584 第四電子開關模組 59 電子開關組件 591 第一電子開關 592 第二電子開關 593 第三電子開關 594 第四電子開關 60 多路傳輸器 62 反向器 602 第一 AND閘 604 第二AND閘 606 第三AND閘 608 第四AND閘

32 201122505 71 第一線路偵測器 72 第二線路偵測器 81 第一隔離器 82 第二隔離器 83 第一組缓衝放大器 84 第二組緩衝放大器 SI ' S2 位址訊號

Claims (1)

1. 201122505 七、申清專利範圍： 1. -種可快相試的晶圓，包括： 複數個晶片，包括複數個待測點； 一切割區域’収分割至少二個為片；以及 剌:，’配置於物m域，…該晶片的該些 ”中之―電性連接至該些測試㈣其中之-，該也測 试墊以至少-個列的方式排列。 ’人一“ 2. 如μ求項1所述之可快速測試 性連接至少一該待測點。 塾電 3. 如請求項i所述之可快速測試的晶圓，其中該些待測點包括複 數個接線塾，該些接線塾以複數個列的方式排列。 4‘=請=項1所述之可快速測試的晶圓，另包括至少1離元 件，該隔離元件電性連接於至少一該測試墊與至少—該待測點 之間。 5. 如請求項4所述之可快速測試的晶圓，其巾該隔離元件係為一 隔離器或是一緩衝放大器。 6. 一種可快速測試的晶圓，包括： 複數個晶片，每一該晶片包括複數個待測點； 一電子開關模組； —切割區域，用以區隔該複數個晶片中的其中至少二個； 以及 複數個測試墊，配置於該切割區域，當該電子開關模組為 34 201122505 開啟時’該電子開關模組選擇性連接該些測試塾至該些待測點。 7.如二求項6所述之可快速測試的晶圓，其中該電子開關模組係 以一控制訊號控制，該控制訊號經由該些測試塾輸入。 8·=明求項6所述之可快速測試的晶圓，另包括至少—位址解碼 其中該位址解碼器係為 其中該位址解喝器係為 其中該電子開關模組包 9.如請求項8所述之可快速測試的晶圓 一平行位址解碼器。 晶圓 1〇.如請求項8所述之可快速測試的； 一序列位址解媽器。 U.如請麵6所叙可快速·场 括一雷早p弓 成电于開關模 電子開斷件，該電子開斷件包括 第2開關、-㈣询、—第略關」中ς 摘以及該第二電子開關串聯成—第—路徑、/ 開關以及該第四電子開關串聯成一γ Μ二電 及該第二路徑並聯。 ’該第-路徑以 12.如請求項6所述之可快速測試的晶圓，更包括至小一 .::電性連接於至少，_與至少-該電 i4.如請求項6所述之可快速測試的晶圓，其中至少-該測試塾直 35 201122505 接電性連接至少一該待測點。 =種晶_試方法，適於測試—晶圓，其中該純包括複數個 晶片、複數個測試墊、至少一電子開關模組以及複數個待測點， 至少-該測試墊以及至少一該制由該f子開關模組相 連，該晶圓測試方法包含： 初始化一測試儀器，該測試儀器具有複數個探針； 移動該些探針，用以電性連接至少一該測試塾；以及 傳运至少-測試訊號及至少一控制訊號至該些測試塾，該 電子開關模組根據該控制訊號選擇性連接至少一該測試塾以及 至少一該待測點。 16,如請求項15所述之晶_試方法，另包括至少—位址解碼器， 電性連接於該些電子開關模組以及至少—該測試塾，該晶圆測 5式方法另包括： 由該位址解碼器接收該控制訊號；以及 藉由該位址解碼器控制該電子開關模組，以根據該控制訊 號選擇性連接該些測試墊以及該些待測點。 琴 Π.如請求項15所述之晶圓測試方法，其中該戦訊號包括一類比 18·一種晶圓測試方法，適於測試一 無可程式化自我測試引擎的晶片 曰曰圓’其中該晶圓包括複數個 、複數個測試墊以及複數個待 測點，該些測試墊電性連結於該些待測點的其中之…、 測試方法包括 該晶圓 36 201122505 初始化-測試儀器，該測試儀器具有複數個探針； 移動該些探針，以紐連接至少-_試墊；以及 經由該些測試塾，傳送$小 哥^至夕—控制訊號與至少一測試訊號 至該些晶片。 19.如请求項18所述之晶圓測試大、土甘山 ㈣方去’其中該測試訊號包括一類比 訊號。 20

   .如請求項18所述之晶圓測試方法，其中該簡另包括至少一電 子開關馳，紐 待測點之間，該方法另包括： Λ — 由該電子開關模組接收該控制訊號；以及 選擇性連接·職塾至至少—該待測點。