201042753 六、發明說明： 【發明所屬之技術領域】 本發明有關於半導體ic設計’尤其有關於積體電感 (integrated inductor)。 【先前技術】 迅速發展的無線通信市場對具有更多功能的小而便 宜的手持設備需求越來越高。電路設計的一個主要趨勢是 盡可能將更多的電路進行集成，以便降低每個晶圓（wafer) 的成本。 半導體晶圓上的電感廣泛用於基於互補金氧半 (CMOS)的射頻（Radio Frequency, RF)電路，例如低雜訊放 大器、壓控振盪器以及功率放大器。電感是一種以磁場形 式儲存能量的被動（passive)電子元件，電感可以抵抗流經 其電流的變化。 電感的一個重要特性是品質因數Q，品質因數Q與RF 電路或其他電路以及系統的性能相關。IC(Integrated Circu⑴ 的。σ貝因數Q由其基底本身的寄生(parasitjc)損耗所限制。 這些損耗包含電感的金属層所帶來的高阻抗。因此，為了達 201042753 到較高的品質因數Q，電感的阻抗應該維持在最小值。一種 最小化電感阻抗的方法是增加用以製造電感的金属的厚度。 因此，由於由RF基線(baseline)方法製成的積體電感的 最上層金屬層（例如鑲嵌銅互連結構的最上層）較厚，使得 積體電感的阻抗得以降低。對於熟知此技藝的人士來說，在 最上層金屬層實現金屬層加厚較其他金屬層容易。以〇 13叫 〇的RF基線方法為例，最上層金屬層具有3μιη的厚度是很平 常的。然而，過度厚的金屬層常常會導致複雜的加工以及相 對較高的成本。 【發明内容】 有鑑於此’需要提供一種具有較高品質因數Q的積體電 感。 〇 本發明提供一種積體電感，包含一線圈，該線圈包括位 於一純化層之上的一鋁層，其中，該鋁層不延伸到該鈍化層 内部，該鋁層的厚度不小於2.0微米。 本發明提供的積體電感具有較高品質因數Q。 .【實施方案】 201042753 在說明書及後續的申請專利範圍#中使帛了某些詞彙 來指稱特定元件。所屬領域中具有通常知識者應可理解，製 造商可能會用不同的名詞來稱呼同一個元件。本說明書及後 續的申請專利範圍並不以名稱的差異來作為區分元件的方 案，而是以元件在功能上的差異來作為區分的準則。在通篇 說明書及後續的請求項當中所提及的「包括」和「包含」係 為一開放式的用語，故應解釋成「包含但不限定於」。以外， 「耦接」一詞在此係包含任何直接及間接的電性連接手段。 間接的電性連接手段包括通過其他裝置進行連接。 本發明屬於積體電感或變壓器結構的改進，使其具有更 好的品質因數Q並降低不需要的基底耦合，也可降低製程成 本。一方面，本發明採用線形過孔結構（line-shaped via structure)來代替洞（hole)形過孔結構，用以將上層金屬與下 層金屬電性連接起來。傳統上，設置於半導體設備的導電層 (conductive layer)中的很多過孔检(via plug)用以電性連接這 些導電層，為了製程的統一性’傳統的洞形過孔栓具有統一 的形狀和大小，因此，為了降低阻抗，需要利用一組(array) 過孔栓。 本發明另一方面，1C晶片的純化層上採用一金屬層（例 如鋁），以製成積體電感’這樣便可以減少IC晶片最上層銅 層的厚度。 201042753 置於鈍化層之上的銘層通常用以提供銅接合焊塾上的 -個接合介©’以防止下面的鋼材料被氧化，其中，該銅接 合焊塾形成於ic晶片最上層的鋼層中。 以下將結合附圖對本發明實施例進行詳細描述 。說明書 以及附圖甲的標號“Mn”表示最上層的金屬層，例如IC晶片 )中的銅層；“Μη]，，表示銅層心僅比最上層的銅層Mn低一 層’依此類推；其中，較佳地，η的範圍在4至8之間，但 本發明並不限於此。標號“V”表示兩個相鄰銅層之間的過孔 拴層。舉例來說，Vs表示將金屬層撾5與金屬層Μ6互連的 過孔栓層V5。 第1圖為本發明實施例具有多圈線圈（mUiti_turn winding) 積體電感10的俯視示意圖。第2圖為本發明一個較佳實施 〇例的沿第1圖Ι-Γ線的截面透視示意圖。為了簡便，第2圖 中只顯示兩個相鄰線圈12的差分對(differentiai pair)。 應當理解，本發明實施例積體電感10採用八邊形的形 狀’但積體電感10也可採用其他適合的形狀，例如螺旋形 狀。電感的形狀或樣式並不限制於此。本發明同樣適用於單 端電感（single-ended inductor)。 201042753 如第1圖以及第2圖所示，積體電感ι〇的每個線圈12 都有垂直的金屬堆疊（metal stack)層，金屬堆疊層按照以下 順序包括：金屬層My、過孔栓層Vw、金屬層Mn、過孔 栓層Vn以及鋁層20 (第2圖中簡單標示為“紹”）。通過過孔 栓層Vw將金屬層Mn]電性連接至金屬層Mn，通過過孔栓 層Vn將金屬層Mn電性連接至鋁層20。根據本發明一個較 佳實施例，積體電感10的線圈12不包括較低的金屬層 MpMn·2，以減少基底1〇〇的寄生輕合損耗。根據本發明另 一較佳實施例’線圈12不包含較低的金屬層ΜγΜζ。 在本發明的一個實施方式中，過孔栓層Vn i以及Vn都 是線形結構。較佳的實施方式是，線形結構過孔栓層Vn i和 Vn與金屬層My、金屬層Μη以及鋁層20具有實質上相同 的樣式(pattern)’並且線形結構過孔栓層Vni* %的線寬實 質上比金屬層Μη_4或金屬層Mn的線寬略小。通過採用線形 結構的過孔栓層Vy和Vn，積體電感10的阻抗值可以降低。 在此實施例中，較小線寬的過孔栓層並非為本發明的限 制。在其他實施例中，過孔栓層的線寬可與金屬層的線寬相 同或大於金屬層的線寬。進一步，前述樣式實質上相同的線 形過孔的形狀也並非本發明的限制。在其他實施例中，線形 過孔栓層的樣式還可以是每個線圈中包含多個片段線形 (segmented line-shaped)過孑匕。 201042753 根據本發明一個較佳實施例，金屬層、過孔栓層 Vn-i以及金屬層Mn通過傳統銅鑲嵌方法（COpper damascene method)來形成’例如單镶嵌結構方法（singie damascene)或雙 鑲嵌結構方法(dual damascene)。舉例來說，金屬層My由 早镶嵌·結構方法形成’金屬層Mn以及整個（integral)過孔检 層Vy由雙鑲嵌結構方法來實現。這樣一來，金屬層^^^與 過孔栓層Vw便成為一個整體(unitary)。 Ο 正如熟知此項技藝人士所知’鋼鑲嵌方法提供一種形成 一導線與一整個過孔栓耦接的解決方法，而不需要乾蝕刻銅 (dry etching copper)。單鑲嵌結構和雙鑲嵌結構均可用以連 接1C中的裝置和/或線(wire)。 般5兒來’雙镶散結構可以分為溝槽優先(trench_行加) Ο結構、過孔優先(via-first)結構、部分過孔優先(partial_via_first) 結構以及自我對準式（self-aligned)結構。舉例來說，一種傳 統雙镶喪結構的製程是首先在絕緣層（dielectric layer)上餘 刻出溝槽以及過孔洞（via hole)。過孔洞以及溝槽與例如是组 (Ta)或氮化组(TaN)的阻障層（barrier)對齊，然後填充銅。接 著使用平坦化製程(planarization process)例如化学机械抛光 (CMP)以形成鑲嵌的金属互連。 9 201042753 多層絕緣層102〜108以及鈍化層110位於基底1〇〇。根 據本發明一個較佳實施例，積體電感10基本製成於位於絕 緣層104與基底1〇〇之間的絕緣層102上。金屬層Mn i镶截 (inlaid)至絕緣層104。金屬層Mn以及整個過孔栓層Vn !分 別鑲嵌至絕緣層108和絕緣層106。 絕緣層102〜108可以是氧化石夕、氮化石夕、碳化；5夕、氛氧 化石夕、低介電係數(low-k)材料或是超低介電係數(uitra i〇w_k) 材料例如有機物（SILK)或無機物(HSQ)。 根據本發明一個較佳實施例，過孔栓層Vn為金屬铭， 並且過孔栓層Vn與鋁層20結合為整體。也就是說，過孔栓 層Vn與鋁層20是一個整體。從結構上說，過孔栓層％鑲 嵌至對應的過孔槽（圖未示），該過孔槽形成在鈍化層n0 中，鋁層20於鈍化層110上圖案化。過孔栓層Vn與鋁層2〇 可以與傳統的重佈層（re-distribution layer)(圖未示）同時形 成。較佳地’鋁層20的厚度hi可以在1微米至1.5微米的 範圍内，厚度hi通常可小於1.5微米。 鈍化層110可以是氧化矽、氮化矽、碳化矽、氮氧化石夕、 聚合物以及類似物質。根據此實施例，鈍化層110的厚度tl 大約可以是0.8〜1.2微米，但本發明並不以此為限。 10 201042753 積體電感1G ^全兼容標準賴製程，並且由於整個過 孔检層vn與紹層20併為一體，積體電感1〇不包含過厚的 銅層。 在本發明其他實施财，通過使㈣形過孔結構，使得 積體電感的阻抗降低。通過垂直的金屬堆疊可實現具有高品 吳因數Q的積體電感，其中，金屬堆疊具有以下順序：金屬 〇層MiM、過孔栓層以及金屬層Mn，或者，金屬堆疊也 叮八有以下順序.頂部銅層Mn、過孔栓層γη以及铭層。 隨著半導體技術的不斷發展，IC每一絕緣層的厚度越來 越/專這導致電感結構底面與半導體基底主表面之間的距離 、咸】口此在電感上產生不希望的基底搞合而使品質因數Q 惡化。先進1C金屬層間（inter-layer)絕緣層的厚度不可避免 的縮小’導致品質因數q惡化，為解決此問題，本發明再另 〇 一實施例提供一種新的積體電感結構。 第3圖是根據本發明另一實施例，具有進一步改善的品 質因數Q和較小寄生基底耦合的積體電感結構剖面示意 圖’其中，與第1、2圖相同的標號表示相同的組件、層或 區域。如第3圖所示，積體電感結構同樣形成於電感區域i〇a 中’且積體電感結構包含多個線圈，為簡潔起見，第3圖只 不出了兩個相鄰線圈12的差分對。從積體電感上方觀察， 11 201042753 此實施例的積體電感的形式可以為八邊形、螺旋形或其它任 何適宜的形狀。根據此實施例的積體電感示範形狀與第1圖 所示的形狀類似。 在電感區域l〇a之外可以提供一個銅互連結構202。銅 互連結構202可以在金屬層Mi〜]V[n的任何一個以及過孔栓 V^Vn-i的任何一個中製造’銅互連結構202鑲嵌至相應的 絕緣層102〜108。根據此實施例，電感區域i〇a中不形成銅 互連結構。銅互連結構2〇2可由傳統銅鑲嵌方法製造。絕緣 層102〜108可包含氧化矽、氮化矽、碳化矽、氮氧化矽、低 介電係數(l〇w-k)材料或是超低介電係數(uitra low_k)材料例 如有機物（SILK)或無機物(HSQ)。 根據此實施例，積體電感結構中相鄰兩個線圈12中的 每一個可由鋁層20’製造，而不一併採用銅材料。也就是說， 積體電感結構可僅由具有較大厚度h2的鋁層20,來定義，其 中，鋁層20’的厚度h2大於鋁層20的厚度hi。舉例而言， 厚度h2大約可大於2.0微米，例如可以是3.〇微米或者更厚。 更厚的鋁層20’可幫助降低電感的阻抗值。 在一個實施例中，鋁層20,可以是重佈層。重佈層也可 包含輸入/輸出焊墊和導線走線(wire trace)。積體電感可以形 成在具有基底和多個金屬層的1C裝置中，其中至少—個金 12 201042753 屬層包含銅。在積體電感和基底之間也可以沒有任何金屬層 形成。多個金屬層的最上兩層中至少一層可包含銅。將積體 電感的底面12a與基底100的主表面l〇〇a之間的距離稱為 距離D。較佳地，距離D不小於最上層金屬層的底面與基底 100主表面l〇〇a之間的距離。 積體電感結構包含線圈12 ’線圈12包括位於純化層11 〇， q之上的銘層20’，其中，鋁層20,不延伸到鈍化層110,内部， 且鋁層20’的厚度大約是不小於2 〇微米。積體電感結構形 成在鈍化層110,之上，鈍化層11〇,的厚度t2大約是不小於 0·8微米。根據此實施例，鈍化層11〇，的厚度t2大於第2圖 所不的鈍化層11〇的厚度tl。且鈍化層11〇’具有更大的厚度 疋本發明的特點之一。根據本實施例，鈍化層11〇，可以是氧 化矽、氮化矽、碳化矽、氮氧化矽、聚醯亞胺等等。
Q 通過從積體電感結構中除去銅並增加鈍化層11〇，的厚 度’電感結構底面12a與半導體基底1〇〇的主表面1〇〇a之 間的距離D變大，由此減小了寄生基底耦合，此外，增加的 鋁層厚度也有助於改善品質因數Q。根據本發明的一個實施 例，較佳情況下，為獲得更佳的品質因數性能，先進IC晶 片中電感結構底面12a與半導體基底1〇〇主表面1〇〇a之間 的距離D大約是大於3.0微米。根據另一實施例，積體電感 的底面12a與基底1〇〇主表面1〇〇a之間的距離〇可以不大 13 201042753 於ίο微米。 任何熟習此項技藝者，在不脫離本發明之精神和範圍 内，當可做些許的更動與潤飾，因此本發明之保護範圍當視 所附之申請專利範圍所界定者為準。 【圖式簡單說明】 第1圖為本發明實施例具有多個線圈的積體積體電感 10的俯視示意圖。 第2圖為沿第1圖的Ι-Γ線的截面透視示意圖。 第3圖為根據本發明另一實施例的具有進一步改善的品 質因數Q以及減小的基底耦合的積體電感結構的剖面示意 圖。 【主要元件符號說明】 10積體電感 12線圈 12a底面 20、20’鋁層 102〜108絕緣層 110、110’鈍化層 100基底 14 201042753 10a電感區域 202銅互連結構 100a主表面