KR20040085617A - 인덕터 형성방법 - Google Patents
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Abstract
본 발명은 인덕터 형성방법에 관한 것으로, 금속배선이 형성될 영역 및 인덕터가 형성될 영역이 정의된 반도체 기판 상에 제1 스토퍼막을 형성하는 단계와, 상기 제1 스트퍼막 상에 제1 층간절연막, 제2 스토퍼막 및 제2 층간절연막을 순차적으로 형성하는 단계와, 상기 제2 층간절연막, 상기 제2 스토퍼막 및 상기 제1 층간절연막을 패터닝하여 상기 금속배선이 형성될 영역에 비아홀을 형성하고, 상기 인덕터가 형성될 영역에 인덕터의 패턴 모양을 정의하는 트렌치를 형성하는 단계와, 상기 비아홀 및 상기 인덕터의 패턴 모양을 정의하는 트렌치 내에 유기 반사방지막을 매립하는 단계와, 상기 제2 층간절연막을 패터닝하여 상기 금속배선이 형성될 영역에 금속배선의 패턴 모양을 정의하는 트렌치를 형성하는 단계와, 상기 유기 반사방지막을 제거하는 단계와, 상기 금속배선의 패턴 모양을 정의하는 트렌치 및 상기 비아홀을 통해 노출된 상기 제2 스토퍼막 및 상기 제1 스토퍼막을 제거하는 단계 및 인덕터의 패턴 모양을 정의하는 트렌치, 상기 비아홀 및 상기 상기 금속배선의 패턴 모양을 정의하는 트렌치 내에 도전물질을 매립하여 인덕터 및 금속배선을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 인덕터 형성방법에 관한 것이다.
고주파 IC(Radio Frequency Integrated Circuit)에 실리콘 CMOS(Complementary Metal Oxide Semiconductor) 기술을 구현하기 위한 필수적인 수동소자가 인덕터(inductor)이다. 고주파 IC에서는 높은 충실도(Quality Factor; Q)가 요구되며, 높은 충실도를 확보하기 위해서는 금속 배선에서 발생되는 기생저항을 줄이는 것과 실리콘 기판으로 통하는 맴돌이 전류(Eddy Current) 및 변위 전류(Displacement Current)에 의한 손실을 줄여야 한다. 인덕터로 사용되는 금속 두께를 표준공정에서 적용하는 두께보다 높여서 저항을 낮추거나, 구리(Cu)를 사용함으로써 충실도를 높일 수 있다. 또한, 구조적으로는 사각형보다는 원형 구조가 유리하고, 금속 배선 간격은 좁은 것이 유리하며, 인덕터의 중심부를 비워두는 것이 유리하다. 대략적으로 인덕터 중심부를 비워두는 부분의 지름이 전체 인덕터 지름의 1/3 정도가 적절하다.
도 1은 인덕터 금속 두께를 8000Å에서 20000Å으로 증가시킴으로써 충실도가 약 5에서 8로 증가되는 것을 보여주는 그래프이다. 이는 금속 두께 증가로 인한 기생 커패시턴스(Capacitance)의 증가는 작지만 기생 저항 성분이 크게 작아지는 것에 기인하며, 금속 두께에 따른 인덕턴스(Inductance)의 변화는 거의 없다는 것을 보여준다.
도 2는 인덕터의 회전(Turn)수가 많아짐에 따라 인덕턴스는 증가되지만, 충실도는 회전수가 5.5에서 가장 크고 그 이상의 회전수에서는 오히려 충실도가 감소하고 있는 것을 보여주는 그래프이다. 즉, 회전수 증가에 따른 인덕턴스 증가분보다 기생 저항과 기생 커패시턴스가 증가되어 충실도가 감소하게 됨을 보여주고 있다. 인덕터로 사용되어지는 금속층의 두께는 1.5∼2㎛이며, 2∼4nH의 인덕턴스를 가지는 인덕터로 측정된 충실도는 7∼10인데, 같은 두께의 구리(Cu)로 대체함으로써 충실도가 크게 증가되는 결과를 나타낸다. 따라서, 고속(High Speed)이 요구되는 제품뿐만 아니라 고주파 IC를 위해서도 구리(Cu)의 도입이 필요하다.
한편, 구리(Cu)를 인덕터에 도입할 경우 금속배선을 식각하는 기존의 방법과는 달리 듀얼 다마신(Dual Damascene) 공정을 이용하게 되므로 고단차의 산화막을 식각하여야 한다. 수 ㎛의 산화막을 식각할 경우, 측벽 부위에 도 3a 및 도 3b에 도시된 바와 같이 μ-트렌치(μ-Trench)가 발생하므로 식각 정지막에 가장 빨리 도달하게 되어 다른 부위에 비해 상대적으로 과식각(Over Etch) 정도가 심해져서 식각 마아진(Etch Margin) 측면에서 불리하므로 μ-트렌치를 억제하는 공정이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 듀얼 다마신 공정을 적용하여 금속배선과 인덕터를 동시에 형성할 수 있으며, μ-트렌치가 발생하지 않으면서 원하는 높이의 인덕터를 형성할 수 있는 인덕터 형성방법을 제공함에 있다.
도 1은 인덕터 금속 두께에 따른 충실도의 변화를 보여주는 그래프이다.
도 2는 인덕터의 회전수에 따른 인덕턴스 및 충실도의 변화를 보여주는 그래프이다.
도 3a 및 도 3b는 μ-트렌치(μ-Trench)가 발생한 모습을 보여주는 도면들이다.
도 4 내지 도 7은 본 발명의 바람직한 실시예에 따른 인덕터 형성방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 부호의 설명>
118a: 비아홀 118b: 인덕터가 형성되는 영역의 트렌치
120: 유기 반사방지막 122: 제2 포토레지스트 패턴
124: 금속배선이 형성되는 영역의 트렌치
125: 확산방지막 126a: 금속배선
126b: 인덕터
상기 기술적 과제를 달성하기 위하여 본 발명은, (a) 금속배선이 형성될 영역 및 인덕터가 형성될 영역이 정의된 반도체 기판 상에 제1 스토퍼막을 형성하는단계와, (b) 상기 제1 스트퍼막 상에 제1 층간절연막, 제2 스토퍼막 및 제2 층간절연막을 순차적으로 형성하는 단계와, (c) 상기 제2 층간절연막, 상기 제2 스토퍼막 및 상기 제1 층간절연막을 패터닝하여 상기 금속배선이 형성될 영역에 비아홀을 형성하고, 상기 인덕터가 형성될 영역에 인덕터의 패턴 모양을 정의하는 트렌치를 형성하는 단계와, (d) 상기 비아홀 및 상기 인덕터의 패턴 모양을 정의하는 트렌치 내에 유기 반사방지막을 매립하는 단계와, (e) 상기 제2 층간절연막을 패터닝하여 상기 금속배선이 형성될 영역에 금속배선의 패턴 모양을 정의하는 트렌치를 형성하는 단계와, (f) 상기 유기 반사방지막을 제거하는 단계와, (g) 상기 금속배선의 패턴 모양을 정의하는 트렌치 및 상기 비아홀을 통해 노출된 상기 제2 스토퍼막 및 상기 제1 스토퍼막을 제거하는 단계 및 (h) 인덕터의 패턴 모양을 정의하는 트렌치, 상기 비아홀 및 상기 상기 금속배선의 패턴 모양을 정의하는 트렌치 내에 도전물질을 매립하여 인덕터 및 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 인덕터 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 4 내지 도 7은 본 발명의 바람직한 실시예에 따른 인덕터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 4를 참조하면, 소정의 도전층(미도시)이 형성된 반도체 기판(100) 상에 제1 층간절연막(102)을 형성한다. 상기 도전층은 반도체 기판(100)에 형성된 불순물 도핑 영역이거나 금속배선층일 수 있다. 제1 층간절연막(102)은 예를 들면, SiOC막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, HDP(high density plasma)막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate)막 또는 SOG(spin on glass)막과 같은 저유전율을 갖는 물질막으로 형성하는 것이 바람직하다.
이어서, 제1 층간절연막(102)을 식각하여 상기 도전층과 연결되는 콘택홀을 형성한 후, 도전 물질로 매립하여 콘택 플러그(104)를 형성한다. 상기 도전 물질은 알루미늄(Al)막, 텅스텐(W)막, 구리(Cu)막 등일 수 있다.
다음에, 콘택 플러그(104)가 형성된 결과물 상에 제2 층간절연막(106)을 형성한다. 제2 층간절연막(106)은 예를 들면, SiOC막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, HDP(high density plasma)막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate)막 또는 SOG(spin on glass)막과 같은 저유전율을 갖는 물질막으로 형성하는 것이 바람직하다.
이어서, 제2 층간절연막(106)을 식각하여 하부 금속배선(108a) 및 하부 인덕터(108b)가 형성될 영역을 정의하는 트렌치를 형성한 후, 도전 물질로 매립하여 하부 금속배선(108a) 및 하부 인덕터(108b)를 형성한다. 하부 금속배선(108a) 및 하부 인덕터(108b)는 알루미늄(Al)막, 텅스텐(W)막, 구리(Cu)막 등을 사용하여 형성할 수 있다. 이때, 금속의 확산을 방지하고 제2 층간절연막(106)과의 접촉을 용이하게 하기 위하여 금속배선(108a) 및 인덕터(108b)를 형성하기 전에 확산방지막(107)을 형성할 수도 있다.
하부 금속배선(108a) 및 하부 인덕터(108b)가 형성된 결과물 상에 제1 스토퍼막(110)을 형성한다. 제1 스토퍼막(110)은 그 상부에 형성되는 제3 층간절연막(112)과의 식각 선택비가 큰 물질, 예컨대 실리콘 질화막(Si3N4) 또는 실리콘 카바이드막(SiC)으로 형성하는 것이 바람직하다.
제1 스토퍼막(110) 상에 제3 층간절연막(112)을 형성한다. 제3 층간절연막(112)은 예를 들면, SiOC막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, HDP(high density plasma)막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate)막 또는 SOG(spin on glass)막과 같은 저유전율을 갖는 물질막으로 형성하는 것이 바람직하다.
제3 층간절연막(112) 상에 제2 스토퍼막(114)을 형성한다. 제2 스토퍼막(114)은 그 상부에 형성되는 제4 층간절연막(116)과의 식각선택비가 큰 물질, 예컨대 실리콘 질화막(Si3N4) 또는 실리콘 카바이드막(SiC)으로 형성하는 것이 바람직하다.
제2 스토퍼막(114) 상에 제4 층간절연막(116)을 형성한다. 제4 층간절연막(116)은 예를 들면, SiOC막, PSG(phosphorous silicate glass)막, BPSG(boron phosphorous silicate glass)막, USG(undoped silicate glass)막, FSG(fluorine doped silicate glass)막, HDP(high density plasma)막, PE-TEOS(plasma enhanced-tetra ethyl ortho silicate)막 또는 SOG(spin on glass)막과 같은 저유전율을 갖는 물질막으로 형성하는 것이 바람직하다. 제4 층간절연막(116)은 제3 층간절연막(112)과 다른 물질막으로 형성할 수도 있으나, 제3 층간절연막(112)과 동일한 물질막으로 형성하는 것이 바람직하다.
제4 층간절연막(116) 상에 비아홀(118a)과 인덕터가 형성될 영역인 트렌치(118b)를 정의하는 제1 포토레지스트 패턴(미도시)을 형성한다. 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 제4 층간절연막(116), 제2 스토퍼막(114) 및 제3 층간절연막(112)을 식각하여 비아홀(118a) 및 인덕터가 형성될 영역인 트렌치(118b)를 형성한다. 이때, 비아홀(118a)과 트렌치(118b)는 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 동시에 형성한다. 제1 스토퍼막(110)은 상기 식각시 식각 정지층의 역할을 하게 된다. 다음에, 상기 제1 포토레지스트 패턴을 제거한다.
도 5를 참조하면, 회전 도포 방식을 이용하여 유기 반사방지막(Organic Bottom Anti-Reflective Coating)(120)을 도포하여 비아홀(118a) 및 트렌치(118b)를 매립한다. 이어서, 유기 반사방지막(120)이 매립된 결과물 상에 금속배선이 형성될 영역인 트렌치를 정의하는 제2 포토레지스트 패턴(122)을 형성한다.
도 6을 참조하면, 제2 포토레지스트 패턴(122)을 식각 마스크로 하여 제4 층간절연막(116)을 식각하여 트렌치(124a)를 형성한다. 제2 스토퍼막(114)은 트렌치(124a) 형성을 위한 식각시 식각 정지층의 역할을 하게 된다.
이어서, 제2 포토레지스트 패턴(122) 및 유기 반사방지막(120)을 제거한다. 다음에, 트렌치(124a)를 통해 노출된 제2 스토퍼막(106) 및 비아홀(118a)을 통해 노출된 제1 스토퍼막(102)을 제거한다.
상술한 과정들을 통해 비아홀(118a)과 트렌치(124a)를 포함하는 듀얼 다마신 패턴이 형성된다.
도 7을 참조하면, 듀얼 다마신 패턴이 형성된 결과물 상에 단차를 따라 확산방지막(125)을 형성한다. 확산방지막(125)은 구리의 확산을 방지할 수 있는 Ta, W, Ti, TaN, WN, TiN, WSiN, TiSiN, TaSiN 등의 내화 금속(refractory metal) 계열의 금속 또는 금속 질화막을 사용하여 형성한다. 이들 박막은 층간 절연막(112, 116)으로 금속막(126a, 126b)이 확산되는 것을 방지하며, 층간절연막(112, 116)과의 부착력(adhesion)이 좋다. 확산방지막(125)은 스퍼터링(sputtering)과 같은 물리기상증착(Physical Vapor Deposition; PVD) 방법 등을 사용하여 증착할 수 있다. 확산방지막(125)은 200∼1000Å 정도의 두께로 증착한다.
확산방지막(125) 상에 금속 씨드층(미도시)을 형성한다. 상기 금속 씨드층은 물리기상증착 방법을 사용하여 수백Å 정도의 두께로 형성한다. 상기 금속 씨드층은 알루미늄(Al), 텅스텐(W), 구리(Cu) 등으로 형성할 수 있다. 이어서, 상기 금속 씨드층 상에 금속막을 형성하여 듀얼 다마신 패턴(126a) 및 인덕터가 형성되는 트렌치(126b)를 매립한다. 상기 금속막은 전기도금법(electroplating) 또는 무전해 도금법(electroless plating)을 이용하여 형성할 수 있다. 상기 금속막은 알루미늄(Al)막, 텅스텐(W)막, 구리(Cu)막 등일 수 있다.
다음에, 상기 금속막 및 확산방지막(125)을 화학 기계적 연마하여 평탄화한다. 상기 화학 기계적 연마는 제4 층간절연막(116)이 노출될 때까지 실시한다. 상기 화학 기계적 연마에 의해 제4 층간절연막(116) 상부의 금속막 및 확산방지막(125)이 제거되게 된다.
상기와 같은 과정을 반복적으로 적용하여 원하는 높이의 인덕터(126b) 및 금속배선(126a)을 형성할 수 있다.
본 발명에 의한 인덕터 형성방법에 의하면, 반도체 소자 제조 공정 중에서 듀얼 다마신 공정을 적용하여 금속배선과 인덕터를 동시에 형성할 수 있으며, 고단차의 층간절연막을 식각할 경우 발생하던 μ-트렌치가 발생하지 않을 뿐만 아니라 원하는 높이의 인덕터를 형성할 수 있는 잇점이 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (4)
- (a) 금속배선이 형성될 영역 및 인덕터가 형성될 영역이 정의된 반도체 기판 상에 제1 스토퍼막을 형성하는 단계;(b) 상기 제1 스트퍼막 상에 제1 층간절연막, 제2 스토퍼막 및 제2 층간절연막을 순차적으로 형성하는 단계;(c) 상기 제2 층간절연막, 상기 제2 스토퍼막 및 상기 제1 층간절연막을 패터닝하여 상기 금속배선이 형성될 영역에 비아홀을 형성하고, 상기 인덕터가 형성될 영역에 인덕터의 패턴 모양을 정의하는 트렌치를 형성하는 단계;(d) 상기 비아홀 및 상기 인덕터의 패턴 모양을 정의하는 트렌치 내에 유기 반사방지막을 매립하는 단계;(e) 상기 제2 층간절연막을 패터닝하여 상기 금속배선이 형성될 영역에 금속배선의 패턴 모양을 정의하는 트렌치를 형성하는 단계;(f) 상기 유기 반사방지막을 제거하는 단계;(g) 상기 금속배선의 패턴 모양을 정의하는 트렌치 및 상기 비아홀을 통해 노출된 상기 제2 스토퍼막 및 상기 제1 스토퍼막을 제거하는 단계; 및(h) 인덕터의 패턴 모양을 정의하는 트렌치, 상기 비아홀 및 상기 상기 금속배선의 패턴 모양을 정의하는 트렌치 내에 도전물질을 매립하여 인덕터 및 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 인덕터 형성방법.
- 제1항에 있어서, 상기 비아홀 및 상기 인덕터의 패턴 모양을 정의하는 트렌치를 동시에 형성하는 것을 특징으로 하는 인덕터 형성방법.
- 제1항에 있어서, 상기 (a) 단계 내지 상기 (h) 단계를 적어도 2회 반복하여 원하는 높이의 인덕터 및 금속배선을 형성하는 것을 특징으로 하는 인덕터 형성방법.
- 제1항에 있어서, 상기 (h) 단계는,인덕터의 패턴 모양을 정의하는 트렌치, 상기 비아홀 및 상기 상기 금속배선의 패턴 모양을 정의하는 트렌치 내에 확산방지막을 형성하는 단계;상기 확산방지막 상에 구리 씨드층을 형성하는 단계;상기 구리 씨드층 상에 전기도금 또는 무전해도금 방법을 이용하여 구리막을 형성하는 단계; 및상기 제2 층간절연막 상의 상기 구리막 및 상기 확산방지막을 화학 기계적 연마하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 인덕터 형성방법.
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|---|---|---|---|---|
| KR100954920B1 (ko) * | 2007-12-17 | 2010-04-27 | 주식회사 동부하이텍 | 인덕터 구조물 |
| KR101030239B1 (ko) * | 2004-12-28 | 2011-04-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 박막 레지스터 형성 방법 |
| WO2023075847A1 (en) * | 2021-10-27 | 2023-05-04 | Microchip Technology Incorporated | Integrated inductor including multi-component via layer inductor element |
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2003
- 2003-04-01 KR KR1020030020370A patent/KR20040085617A/ko not_active Application Discontinuation
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