201030827 六、發明說明： 【發明所屬之技術領域】 本發明是關於一種晶粒封環結構，尤指一種可阻隔雜訊 之晶粒封壤結構。 【先前技術】 由於半導體製程技術的持續進步，使得大量的電路元件 可以被製作在單一晶片上，再加上市場上對於複雜度高以及 運用功能強的各種電子商品的需求，使得單一晶片的整個電 路統整可包括微處理器、記憶體、週邊及晶片匯流排等功 能，以達到低功率、高效能、小體積以及高可靠度等諸多優 點。 而隨著積體電路在製程上的不斷進步，晶片設計的複雜 度也跟著提昇，造成對產品上市時間的需求更不易滿足。系 統單晶片（System-on-a-chip, SoC)是整合包含運算功能（如微 處理器核心、數位訊號處理核心、MPEG核心或繪圖核心）， 以及記憶體、邏輯/類比電路、混合訊號電路或RF電路於一 個單一晶片上，供作特定用途的積體電路K>系統單晶片提 供了積體電路1C的高度整合，大幅簡化系統設計，減少製 4 201030827 造成本，並可以縮短產品上市的時間。 请參照第1圖，第1圖為習知—系統單晶片結構之上 圖。如第1圖所示，首先提供一半導體基底12，例如 圓，然後於半導體基底12上定義一晶粒區14、—晶粒^曰 (diesealringm 16 以及一切割道(scribeHne)g 18。其中， 晶粒區14的晶片外圍設置有複數個輸入/輸出墊(i/〇 參
pad)26 ’切割道區18是設置在晶粒區14及晶粒封環區π 外圍並包覆整個晶粒封環區16，而晶粒封環區16則是設置 在晶粒區14與切割道區18之間，以於切割晶圓時作為一擋 牆結構並避免晶粒區14受到應力破壞。切割道區18 2要劃 分為兩個部分，包括一第一部份2〇以及一第二部分22。其 中第一部份20是緊鄰晶粒封環區16，且在切割晶圓時不會 被刀具切割。切割道區18的第二部分22則是設於第一部份 2 〇的更外圍，其上可依製程需求設置複數個用於晶圓測試銲 墊（wafer acceptance test pad)24(圖中僅以四個晶圓測試銲墊 為例）’且此部分在切割晶圓時會被刀具切割。 ， 在系統單晶片的設計中’雜訊干擾，例如類比數位電路 區塊干擾或電磁干擾(EMI)，是目前亟待解決的問題。以上 述習知的系統單晶片架構為例，設在晶粒區14的輪入/輸出 塾疋緊鄰晶粒封環區16’因此由輸入/輸出塾26產生的雜訊 (noise)很容易藉由整個晶粒封環擴散並延展至周邊區域，影 5 201030827 響整個元件的運作。由於雜訊干擾可能嚴重影響到晶片運作 的效能，因此晶片在實體設計階段就必須解決這些問題。 【發明内容】 因此本發明是揭露一種晶粒封環結構，以改善習知晶粒 封環容易產生雜訊的問題。 ❹ 依據本發明之較佳實施例，晶粒封環是設於一半導體基 底的晶粒區外圍，包含有··一第一隔離結構、一第二隔離結 構以及複數個第三隔離結構設於第一隔離結構與第二隔離 結構之間；複數個第一區域設於第一隔離結構、第二隔離結 構以及第三隔離結構之間；一第二區域設於第一區域及第三 隔離結構下方；以及一第三區域設於第一隔離結構下方與一 第四區域設於第二隔離結構下方。 〇 本發明主要在晶粒封環區内的半導體基底中及淺溝隔離 下方形成不同型式的井，例如一P型井與一N型井，並藉由 P型井與N型井之間的位能差來阻隔晶粒區所傳遞出來的雜 訊。除此之外，本發明又可選擇在淺溝隔離之間與井的上方 的半導體基底形成不同型式的摻雜區或蕭特基接觸，以及在 井的下方製作出更深的深井。其中，摻雜區、井及深井的導 電型式又可分別由相同或不同導電型式的摻質所構成。 6 201030827 【實施方式】 請參照第2圖至第3圖，第2圖為本發明第一實施例之 一晶粒封環之上視圖，第3圖則為第2圖中晶粒封環沿著切 線AA’之剖面示意圖。如第2圖至第3圖所示，首先提供一 半導體基底42,例如一 P型半導體基底，然後於半導體基底 42上定義一晶粒區44(圖中僅以一晶粒區為例）以及一晶粒 封壞區46。晶粒區44中具有一電路區（圖未不）’而晶粒封 環區46則是設於晶粒區42外圍且呈現一約略八角型的形 狀。接著進行一隔離製程，例如可伴隨電路區中的淺溝隔離 製程，以於半導體基底42靠近表面的區域形成複數個淺溝 隔離54、56、58。然後以離子佈植製程，例如可伴隨電路區 中之P型井與N型井的離子佈植製程，於晶粒封環區46的 半導體基底42中分別形成一 P型井50以及一 N型井52設 於P型井50周圍。隨後進行另一離子佈植製程，例如可伴 隨電路區中之PMOS源極/汲極的離子佈植製程，以於淺溝 隔離54、56、58之間的P型井50表面分別形成一 P+摻雜 區60。然後可依據產品需求選擇搭配晶粒區44中的層間介 電層製程與接觸插塞(contact plug)製程，以於晶粒封環區46 形成一層間介電層78及複數個設於層間介電層78中的導電 插塞80分別連接P+摻雜區60,且這些接觸插塞80可與内 連線結構中尤其是接觸洞連接條(via bar)及金屬連接條 7 201030827 (metal bar)相連，此作法也屬本發明所涵蓋的範圍。最後再 進行接觸墊製程，以於晶粒區44形成複數個輸入/輸出墊料。 在本實施例中，P+摻雜區60是設於淺溝隔離54、56、58 之間，P型井50是設於P+摻雜區60及淺溝隔離54、％、 58下方的半導體基底42中，而N型井52則是設於淺溝隔 離54及淺溝隔離5 8下方的半導體基底42中並同時環繞p ❹ 型井50。由於設在淺溝隔離54以及淺溝隔離58下方的N 型井52與還繞有N型井52的P型井50之間會形成一 pN 接面（PN junction) ’且分別具有不同的費米能階(Fermi level) ’所以本發明可藉由這兩個不同導電型井5〇、52所產 生的位能差（energy difference)來阻隔晶粒區44之各輸入/輸 出墊48所傳遞出來的雜訊。另需注意的是，本實施例雖以p 型離子佈植在P型半導體基底42上形成p型井5〇，但又可 ❹省略此步驟，直接以P型半導體基底42取代p型井5〇，然 後在P型半導體基底42周圍形成上述的]^型井52,此作法 也屬本發明所涵蓋的範圍。 請參照第4圖至第5圖，第4圖至第5圖為本發明另一 實施例之晶粒封環之剖面示意圖。如圖中所示，先提供一 p 型半導體基底42，然後於淺溝隔離製程後進行__ n型離子 佈植製=’以於晶粒封環區46内之半導體基底㈣圍區域 形成-深N井(deepn，ell)62，如第4圖所示，或於晶粒封 8 201030827 環區46内之半導體基底42相對中央區域形成一⑷ 如第5圖所示。然 :後再分別以N型與p型離 井62或64上的半導體基底42中形成_ρ$井-一 =井環繞P型井50。㈣進行k離子佈植製程以於淺溝 隔離54 56 58之間的P型井5()表面形成複數個p+換雜 區60。同樣地，所需之製程皆可為單—獨立製程或伴隨電路 區中之各式兀件的半導體製程，例如可選擇性以一導電插塞 (圖未示）電連接各P+摻雜區60,此作法也屬本實施例所涵蓋 的範圍。 在第4圖與第5圖的實施例中，p+摻雜區6〇是設於淺溝 隔離54、56、58之間，P型井50是設於p+摻雜區60及淺 溝隔離54、56、58下方的半導體基底42中，而]^犁井52 則是設於淺溝隔離54及淺溝隔離58下方的半導體基底42 中並同時環繞P型井5〇。在第4圖的實施例中，深N井62 是設於N型井52正下方的半導體基底42中，而在第5圖的 實施例中，深N井64則是設於P型井50正下方與部分N 型井52下方的半導體基底42中。 請參照第6圖，第6圖為本發明另一實施例以蕭特基接 觸（Schottky contact)取代P+摻雜區之晶粒封環之剖面禾意 圖。如第6圖所示，同樣地’首先提供一 P型半導體基底42 ’ 然後於淺溝隔離製程後以離子佈植製程於晶粒封環區46的 9 201030827 半導體基底42中形成一 p型井5〇以及一 n型井％設於p 型井50周圍。接著進行一矽化金屬製程，以於淺溝隔離％、 56、58之間的P型井5〇表面形成複數個蕭特基接觸（細〇_ C〇ntact)66。舉例來說，可搭配晶粒區44上進行的自對準矽 化金屬（salicide)製程，先形成一由姑、鈦、錄、銘、把或銀 等所構成的金屬層（圖未示)在晶粒封觀46的半導體基底 42表©’ _進行—減理’利用高溫使金屬層與半導體基
底表面42反應而形成複數個蕭特基接觸66，最後去除未反 應之金屬層。在本實施例巾，由於晶粒封環區46的半導體 面無任何摻雜區，故所形成的#特基接觸66會 tr 的效果，並可用來阻隔晶粒區44之輸入 /輸出墊48所傳遞出來的雜訊。 請參照第7圖至第s^ 弟8圖，第7圖至第8圖為本發明另一 實施例之晶粒封環之却丨而_立向 ❹ ]面不意圖。如第7圖與第8圖所示， 本發明亦可整合第6[Sldj ^
m闇所揣•’中所揭露的蕭特基接觸製程與第4圖 及5圖所揭路的深N 與邛表程來疋或另一種晶粒封環的設 6 〇 , 5 ，可於淺溝隔離製程後先在晶粒封環巴6内 之P型半導體基底42网阁丄。 封％&46内 ^ #a4 _區域形成—深时.如第7圖 所不，或於曰曰粒封環區46 ㈣㈣ 形成一深Ν井64，如坌 々耵〒央&熾 如第8圖所示。然後再分別以 型離子佈植於深^养 I汉 ,^ Λ . 井62或64上的半導體基底42中形成一 Ρ型井50與一 Ν塑共 甲形成 i开52,並同時使Ν型井52設於深^^井 10 201030827 62的正上方，如第7圖所示，或使深n井64設於P型井52 正下方與部分N型井52下方，如第8圖所示。最後再進行 第6圖中所述的蕭特基接觸製程，以於淺溝隔離54、56、58 之間的半導體基底42表面形成複數個蕭特基接觸66。同樣 地’所需之製程皆可為單—獨立製程或伴隨電路區中之各式 元件的半導體製程，例如可選擇性以一導電插塞（圖未示）電 連接各蕭特基接觸66，此作法也屬本實施例所涵蓋的範圍。 請參照第9圖至第12圖，第9圖至第12圖為第3圖中 實施例之變化型。如第9圖所示，玎先提供一 p型半導體基 底42，然後於淺溝隔離製程後依序進行一 N型與p型離子 佈植’以於半導體基底42中形成一 N型井70以及一 p型井 72環繞N型井70。隨後進行另一離子佈植製程以於淺溝隔 離54、56、58之間的N型井70表面形成複數個p+摻雜區 ❹ 74。以結構而言，P+摻雜區74是設於淺溝隔離54、56、58 之間’ P+摻雜區74及淺溝隔離54、56、58下方設有N裂井 70，且淺溝隔離54、58正下方及N型井70周圍環繞〆P 型井72。由於在本實施例中，n型井7〇與p型井π之間具 有一 PN接面，N型井70與摻雜區74之間也具有〆PN 接面，故本實施例可藉由這幾個]?]^接面之間所產生的位能 差來阻隔晶粒區44之輸入/輪出墊48所傳遞出來的雜訊。 第10圖中所示的晶粒封環類似於第9圖所揭露的結構， 11 201030827 其主要差別在於淺溝隔離54、56、58形成後會以N型離子 佈植取代P型離子佈植，以於淺溝隔離54、56、58之間的 N型井70表面形成複數個N+摻雜區76。以結構而言，N+ 摻雜區76是設於淺溝隔離54、56、58之間，N+摻雜區76 及淺溝隔離54、56、58下方設有N型井70,且淺溝隔離54、 58正下方及N型井70周圍環繞一 P型井72。由於N型井 70與N+摻雜區76均具有相同摻質，因此在本實施例中僅會 Φ 在N型井70與周圍的P型井72之間產生位能差。 第11圖所示的晶粒封環類似於先前第3圖所揭露的結
構，其主要差別在於淺溝隔離54、56、58形成後會進行以N 型離子佈植取代P型離子佈植，以於淺溝隔離54、56、58 之間的P型井50表面形成複數個N+摻雜區76。以結構而 言，N+摻雜區76是設於淺溝隔離54、56、58之間’ N+摻 _ 雜區76及淺溝隔離54、56、58下方設有P型井50，且淺溝 ❹ 隔離54、58正下方及P型井50周圍環繞一 N型井52。在 本實施例中，P型井50與周圍的N型井52之間具有一 PN 接面，且P型井50與N+摻雜區76之間也同樣具有一 PN 接面，因而產生位能差。 第12圖所揭露的晶粒封環主要結合先前所提到的深N井 製程與第11圖所示的結構。以結構而言，N+摻雜區76是設 於淺溝隔離54、56、58之間，N+摻雜區76及淺溝隔離54、 12 201030827 56、58下方設有p型井5〇，淺溝隔離54、58正下方及p , 井50周圍環繞一 n型井52,且P型井50與部分n型井^ 下設有一深N井64。在本實施例中，:P蜇井50會分別與 摻雜區76、N型井52、深N井64具有〆PN接面而產生位 能差來阻隔晶粒區44之輸入/輸出墊48所傳遞出來的雜气 另外，第9圖至第12圖所需之製程皆巧*為單一獨立製程戈 伴隨電路區中之各式元件的半導體製程，例如可選擇性以一 © 導電插塞（圖未示）電連接各P+掺雜區74或N+摻雜區％，此 作法也屬本實施例所涵蓋的範圍。 〇 請參照第13圖，第13圖為本發明/實施例之晶粒封環 上示圖。如圖中所示，相較於上述實施例的晶粒封環區46 是以直線且連續(continuous)型態環繞在晶粒區44外圍，本 發明可選擇以交錯（staggered type)且分離的方式將晶粒封環 區46圍繞在晶粒區44周圍，並藉此設計來阻斷雜訊的傳 遞。除此之外，本發明可依據產品的需求直接在晶板 設置此交錯的晶粒封環結構，或可選擇整合此錢的: 前=各實施例所揭露的各種晶粒封環結構，例如在半導體= 所涵蓋的範圍。 〔等’此㈣型均屬本發明 綜上所述 及淺_下方=c::=基—底二 13 201030827 · 井，並藉由p型井與Μ井之間的位能差來阻隔晶粒區所傳 遞出來的雜訊。除此之外，本發明又可選擇在淺溝隔離之間 與井的上方的半導體基底形成不同型式的摻雜區或箭特基 接觸以及在井的下方製作出更深的深井。依據上述的實施 例’摻雜區、井及深井的導電型式又可分別由相同或不同導 電型式的摻質所構成。 ❹以上所述僅為本發日狀較佳實闕，凡依本發明申請專 利範圍所做之均等變化與修飾，皆蘭本發明之涵蓋範圍。 【圖式簡單說明】 第1圖為習知-系統單晶片結構之上視圖。 第2圖為本發明第—實施例之-晶粒封環之上視圖。 _第3圖為第2圖中晶粒封環沿著切線ΑΑ’之剖面示意圖。 第4圖至第5圖為本發明另—實施例之晶粒封環之剖面示意 圖。 第6圖為本發明另一實施例以蕭特基接觸取代Ρ+摻雜區之 晶粒封環剖面示意圖。 第7圖至第8圖為本發明另—實施例之晶粒封環之剖面示意 圖。 第9圖至第12圖為本發明其他實施例之晶粒封環之剖面示 意圖。 201030827 第13圖為本發明一實施例之晶粒封環上示圖。 【主要元件符號說明】
12 半導體基底 14 晶粒區 16 晶粒封ί衷區 18 切割道區 20 第一部份 22 第二部分 24 晶圓測試銲墊 26 輸入/輸出塾 42 半導體基底 44 晶粒區 46 晶粒封孩區 48 輸入/輸出墊 50 Ρ型井 52 Ν型井 54 淺溝隔離 56 淺溝隔離 58 淺溝隔離 60 Ρ+摻雜區 62 深Ν井 64 深Ν井 66 蕭特基接觸 70 Ν型井 72 Ρ型井 74 Ρ+摻雜區 76 Ν+摻雜區 78 層間介電層 80 導電插塞 15