TW201014202A - Decoding circuit and encoding circuit - Google Patents

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201014202 六、發明說明： 【發明所屬之技術領域】 【先前技術】 【發明内容】 本發明實施例通常係關於一解碼電路與一編碼電路。 低密度同位檢查（Low-density parity-check，LDPC)碼係 一種線性區塊碼。「低密度」所指的特徵為，相較於〇的 數量’一 LDPC同位檢査矩陣僅包括少數的「丨」。LDpc 碼所提供的效能非常接近於許多不同通道的通道容量並且 可以線性時間複雜性演算法來進行解碼。再者，LDpc碼還 適用於大量運用平行化（parallelism)的施行方式。 LDPC碼係由其同位檢查矩陣η來定義。對任何的同位 檢查矩陣Η來說，皆存在—對應的雙分圓㈣⑽七， 稱為坦納圖（Tanner graph)，其包括—组變量節點（v)和一組 檢查節點（C)。在坦納圖中，倘若該同位檢查矩陣H的元素 hij為1 ’那麼一檢査節，點c(標示㈣為〇便會被連接至一 變量節點V(標示符號為j)。 在資料傳送背景下的解碼中，該同位檢查矩陣Η的行 數Ν會對應於透過—通訊通道被傳送的編碼字元的編碼 子S位it的數;f冑過該通訊通道被傳送的編碼字元包括κ 個資訊位元以及Μ個同位檢查位元。該同位檢查矩陣^^的 列數會對應於同位檢査位元的數4 ]ν^該對應的坦納圖包 括Μ ΝΚ個檢査節點c(其中每_個檢查節點皆對應於該矩 陣Η中一列所給定的一檢查公式）；以及ν個變量節點，所 201014202 ^ 接收的編碼字元中每一個位元具有一個變量節點。 習知的LDPC解碼器已圖解在圖1與2之中。 圖1所示係一 LDPC解碼器100。 LDPC解碼器100包括一區塊列序列控制器101、一儲 存記憶體102、同位檢查更新方塊103、一同位檢查功能方 塊104、路由器電路系統105、位元更新方塊106、以及反 向路由器電路系統107。 舉例來說，一 ROM(唯讀記憶體）會被用來儲存該坦納 Ο 圖，舉例來說，作為該區塊列序列控制器1 οι的一部分。 一般來說，需要用到一複雜的控制邏輯或狀態機來根據該 坦納圖進行控制。 再者，該等路由/反向路由網路（它們會連接變量節點和 檢查節點處理器）通常包含大量的多工器庫。 圖2所示的係一 LDPC解碼器200。 LDPC解碼器200包含一 ROM圖形記憶體201以儲存 該坦納圖。該LDPC解碼器200還另外包含一第一 RAM(隨 © 機存取記憶體）202以儲存要被發送至該等檢查節點的資料 (由先驗預測值或對數相似值比來初始化）；一切換器203 ; 一檢查節點處理器方塊204; —第二RAM 205以儲存該等 檢查節點處理器輸出（Rev);以及一同位檢查功能方塊206。 同樣對此LDPC解碼器來說，切換器203通常包括大量 的多工器庫。 在實施例中可以看見的本發明的目的係提供比已知的 LDPC編碼器和LDPC解碼器更有效及/或較不複雜的（LDPC) 5 201014202 編碼器和（LDPC)解碼器。 藉由具有根據申請專利範圍獨立項之特點的解碼電路 和編碼電路便可達成此目的。 在-實施例中提供-種解碼電路，其包括：一資料緩 衝器’其包括複數個儲存元件，用以儲存資料符號；以及 -處理電路，纟包括複數個輪入和複數個輸出。該處理電 路會被配置成用以處理透過該等複數個輪入所收到的 符號並且透過料複數個輸出來輸出該等經過處理的 符號。該等複數個储存元件中的每一個儲存元件皆會被轉 合至該等複數個輸入中的一相關聯的輸入，其中該等複數 個儲存元件和該等複數個輸入的關聯性係取決於:第一解 碼參數。該等複數個儲存元件中的每-個儲存元件皆會被 耦合至該等複數個輸出中的一相關聯的輸出，纟中該等複 數個儲#元件和該等複數個輸出的關聯性係取決於一第二 解瑪參數。該第-解碼參數和該第二解碼參數皆取決於= 解碼規則’而且該第一解碼參數和該第二解碼參數在 解碼過程中皆不會改變。 於另一實施例中提供一種編碼電路，其包括：一資料 緩衝器’其包括複數個儲存元件’用以儲存資料符號；以 及-處理電路’其包括複數個輸人和複數個輸出。該處理 電路會被配置成用以處理透過該等複數個輸入所收到的 料符號並且透過該等複數個輸出來輸出該等經過處理 料符號。該等複數個儲存元件中的每一個儲存元件皆會被 耗合至該等複數個輸入中的一相關聯的輸入其中該等複 201014202 ' 數個儲存元件和該等複數個輸入的關聯性係取決於一第一 編碼參數。該等複數個儲存元件中的每一個儲存元件皆會 被耦合至該等複數個輸出中的一相關聯的輸出，其中該等 複數個儲存元件和該等複數個輸出的關聯性係取決於一第 二編碼參數’其中該第一編碼參數和該第二編碼參數皆取 決於一編碼規則，而且該第一編碼參數和該第二編碼參數 在整個編碼過程中皆不會改變。 【實施方式】 © 下述在編碼電路上下文111所述的實施例同樣適用於解 碼電路；反之亦然。 舉例來說，LDPC(低密度同位檢查）碼可用於從一發送 裝置進行資料傳送至一接收裝置，如圖3中所示。 圖3所示的係根據一實施例的通訊系統3〇〇。 該通訊系統3 00包括一傳送器301，其會透過一通訊通 道303將要被傳送的資料304傳送至一接收器3〇2。 該要被傳送的資料304會被一編碼器305編碼成複數 ❹個編碼字元。該編碼器305會將已編碼的資料3〇6供應給 一發送電路3 07(舉例來說，其包括一調變器、一傳送天線 等），該發送電路3〇7會透過通訊通道3G3將該已編碼的資 料306發送至接收器3〇2。 該已編碼的資料306會被一接收電路3〇8(舉例來說， 其包括-解調變器、一接收天線等）接收而成為接收資料 309。因為該等編碼字元會在傳送中受到通訊通道如的雜 訊影響，所以接收電路308不會精確地重建編碼字元， 201014202 會產生該等被接收編碼字元位元的對數似然比 (log-likelihood ratio，LLR)309。該些對數相似值比會被供 應至一解碼器310,其會重建該等被傳送的編碼字元。 舉例來說’編碼器305與解碼器310會根據一錯誤修 正碼（舉例來說，根據LDPC)來配置。 LDPC碼係由其同位檢查矩陣η來定義^對任何同位檢 查矩陣Η來說皆存在稱為坦納圖之一對應偶囷，其包括一 組變量節點（V)和一組檢查節點（C)。在坦納圖中，倘若該同 位檢查矩陣Η的元素hij為1 ’那麼一檢查節點c(標示符號 為i)便會被連接至一變量節點V(標示符號為j)。 該同位檢査矩陣Η的行數N會對應於一被傳送的編碼 字元的編碼字元位元的數量。每一個編碼字元皆包括尺個 資訊位元及Μ個同位檢查位元。該同位檢查矩陣Η的列數 會對應於同位檢查位元的數量Μ。該對應坦納圖包括 Μ=Ν-Κ個檢查節點C(其中每一個檢查節點皆對應於該矩陣 Η中一列所給定的一檢査公式）；以及Ν個變量節點該被 接收的編碼字元中每一個位元係針對一個變量節點。 於一以區塊為基礎的LDPC碼中，該等同仇檢查矩陣可 被分割成大小為ZxZ的方形子區塊（子矩陣）。一子矩陣可能 係單位矩陣Iz的一循環置換子矩陣Pi或是一零子矩陣。 ,一循環置換子矩陣川係藉由將一 ZxZ的單位矩陣中的 行往右循環移動i個元素而從該單位矩陣處所取得。矩陣 po為該ZxZ的單位矩陣。 舉例來說，對Z=8來說， 201014202 1 0 … * · · 0' 0 1 0 0 P〇= *** 0 … 0 ··· 0 • · · 0 1 0 _0 • · · ... 0 1 '0 1 ... ... 0 … 0 1 0 Ρι = … • * · … 1 0 0 • ·> • · · 0 1 -1 0 … 0 0_ 「0 0 1 ... 0' 0 0 0 1 ... P2 = 0 ... ... ... • · ♦ 1 0 • · · 0 1 0 1 0 ··♦ 0 該等矩15車Pl肖P2係分別藉由將單位矩陣ιζ=ρ0中的行 往右循環移動1個位置和2個位置所產生的。 此結構可以平行方式處理至少Z個訊息。 區塊-LDPC碼同位檢查矩陣H的範例顯示在圖4中。 圖4顯示出一第一同位檢查矩陣4〇1、一第二同位檢查 矩陣402、以及一第三同位檢查矩陣4〇3。 φ 各同位檢查矩陣皆包含32個區塊行（編號從1到32)。 第一同位檢查矩陣401包含16個區塊列（標號從1到16)， 第二同位檢查矩陣402包含8個區塊列（標號從1到8)，而 第三同位檢查矩陣403包含4個區塊列（標號從1到4)。 於此範例中，Z=21，而編碼字元長度為672(32個區塊 行乘以每行21個子區塊行），也就是，該等對應的編碼則為 長度672的LDPC碼。對應於同位檢查矩陣401、402、以 及403的編碼已經針對新興的ieEE 802.15.3c高速無線個 人存取網路（WPANs)標準被提出。 201014202 從第三同位檢查矩陣403中可以看出，矩陣中的元素 非常規律：每一個區塊列皆為其上方區塊列的循環移動（移 動長度為4)。下文中所述的實施例可視為係以此高度結構 性LDPC碼的類型為基礎。 圖5所示的係根據一實施例的解碼電路5〇〇。 該解碼電路500包括一資料緩衝器5(Π，其包括複數個 儲存元件502，用以儲存資料符號。 該解碼電路500還進一步包括一處理電路5〇3，其包括 複數個輸入504和複數個輸出505。該處理電路5〇3會被配 置成用以處理透過該等複數個輸入5〇4所收到的資料符號 並且透過該等複數個輸出505來輸出該等經過處理的資料 符號。該等複數個儲存元件5〇2中的每一個儲存元件皆會 被耦合至該等複數個輸入5〇4中的一相關聯的輸入，其中 該等複數個儲存元件和該等複數個輸入的關聯性係取決於 一第一解碼參數。 該等複數個儲存元件502中的每一個儲存元件皆會被 耦合至該等複數個輸出505中的一相關聯的輸出，其中咳 等複數個儲存元件和該等複數個輸出的關聯性係取決於一 第一解碼參數。 皆取決於一解碼規 解碼參數在整個解 該第一解碼參數和該第二解碼參數 則其中而且該第—解碼參數和該第二 碼過程中皆不會改變。 圖示中，於一解碼（編碼）電路中的該等 理電踉夕„ μ * λ 1予兀件和該處 之間的耦合會在解碼或編碼過程期間保持不變，也 201014202 就是’會相依於以該解碼或編碼過程為特徵的— ^ 我夕個參 數來選擇，舉例來說：由例如一同位檢查矩陣的特性所飨 定的特性碼予以詳述之解碼或編碼技術所給定的參數。 於一實施例中，該第一解碼參數和該第二解碼參數為 非負的整數。 於一實施例中，該第一解碼參數和該第二解碼參數會 各自依照該等複數個輸入和該等複數個輸出來詳述由一資 料符號區塊的移動。 於一實施例中’該解碼規則係由錯誤修正碼所給定。 於一實施例中，該錯誤修正碼為同位檢查碼。 於一實施例中，該錯誤修正碼為低密度同位檢查碼。 於一實施例中’該等資料符號對應於透過一通訊通道 所收到的傳送符號。 於一實施例中’該等資料符號為該等傳送符號的對數 似然比。 於一實施例中，該處理電路會被配置成用於以該等資 料符號為基礎來檢查是否滿足預設準則。 於一實施例中，該預設準則係以該等資料符號的同位 檢查為基礎。 於一實施例中，每一個儲存元件皆會被配置成用以將 其已儲存的資料符號輸出至其相關聯的輸入。 於一實施例中’每一個儲存元件皆會被配置成用以在 將其已儲存的資料符號輸出至其相關聯的輸入之後，從其 相關聯的輸出處接收另一資料符號，儲存該另一資料符號 11 201014202 並且將該另一資料符號輪出 於一實施例中，每_個 合為硬繞線。 至其相關聯的輸入。 儲存元件矛口其相關聯輸入的耦 於一實施例中 合為硬繞線。 每—個儲存元件和其相 關聯輸出的耦 於一實施例中， 的電路。這意謂於一 共享資源》 該解碼電路係一用於編碼與解碼兩者 實施例巾’在編碼$和解碼^之間會 於一實施例中，提俾_ λ* ... 脾用签 &供種用於解碼的方法，其包括： 將用於儲存資料符號的複數 件耦合至-處理電路之複數個於凡件中的母一個儲存元 處理電路會被配置成用以處理透過二=輸入，該 的資料符號並且透過料複數 人所收到 的資料_ ^ 複數個輪出來輸出該等經過處理 =資料m中該等複數個储存元件和該等複數個輪入 的關聯性係取決於一第—解 ' ^^ 致，將該等複數個儲存元 件中的母-個儲存元件輕合至-

Q 聯輸出，，中該等複數個儲存元件和二相關 聯性係取決於n碼參數㈣輸出的關 解碼參數皆取決於一解碼規則，且其中該第一解辱參 和该第二解碼參數在整個解碼過程中皆不會改變。 舉例來說，根據該第-解碼參數和該第二解碼參 輕合在整個解碼過程中皆不會改變。 於—實施例中，提供-種用於編碼的方法，其包括· 將用於儲存資料符號的複數個储存元件令的每一個儲存元 12 201014202 -件麵合至-處理電路之複數個輸入中的 處理電路會被置成用以處 ^入〜 的資料符號並且透過該等複數個；出==人所收到 的資料符號，其中該等複數個儲二：輪出該等經過處理 儲存兀件和該等複數個輸入 =聯!·生係取決於—第一編碼參數；

件中的每一個儲存元 ·^数個傑存TG ^ ^ ^ ° 該等複數個輸出中的一相關 聯輸出，其中該等複數個儲在_ 聯性传楚 牛和該等複數個輸出的關 噼性係取決於一第二編碼參 〇 ^ .. A „ ，其中該第一編碼參數和該 數和該第二編碼參數在整個編碼其中§亥第—編碼參 社堂個編碼過程中皆不會改變。 2來說’根據㈣—編碼參數和該第二編碼參數的 耦合在整個編碼過程中皆不會改變。 j ·該處理電路會被配置成將透過該等複數個輸入 所收到的資料符號傳遞至該等複數個輸出（可能經過處理）。 tb舉例來說，該資料緩衝器具有Μ個餘存單元群，各群 ❹自包括K*R個儲存單元庫，各庫皆包括ν個儲存單元。 舉例來說，該處理電路包含W同位檢查單元（舉例來 說’檢查節點處理器)’每-個同位檢查單元皆包括M*K*R 個輸入’每-輸入皆來自該等M*K*R個儲存單元庫中每一 者，而且每一個同位檢查單元皆包括個輸出。 於—實施例中，第p群第q庫的儲存單元中n個輸出 t和該等n個同位檢查單元中每一者的第（㈤）*K*R+q)個 輪入相關聯。 例如：該等N個同位檢查單元中各者的第（(叫^叫 13 201014202 個輸出會與第r群第u庫的儲存單元中W輸入相關聯。 於-實施例中，該處理電路包括細個同位檢查單元， D為-整數，N/D為-整數，各個同位檢查軍元皆包括 M*K*R個輸入，各個輸入皆和該等，K*R個儲存單元庫中 各者相關聯；而且各個同位檢查單元皆包括⑽㈣個輪出。 舉例來說，第p群第q庫的館存單元中經選定的㈣ 個輸出會和該等N/D個同位檢查單元中每一者的第 ((p-l)H+q)個輸入相關聯，而後，第p群第^庫的儲存 單元令經選定的另夕卜N/D個輸出會和該等n/d個同位檢查 單元中每一者相同的第(㈣义》個輸入相關聯丨因 此’第Ρ群第q庫的健存單元中所有Ν個輸出會在D次回 合中和該等N/D個同位檢查單元中每一者相同的第 ((p-l)*K*R+q)個輸 入相關聯。 於一實施例中，該等N/D個同位檢查單元中每一者的 =(0·-1 )*K*R+S)個輸出會與第Γ群第u庫的儲存翠元中經選 疋的N/D個輸入相關聯’ s和u不同；而後，該等歸個 同位檢查單元中每一者相同的第(㈣化纽，個輸出會與 第r群第u庫的儲存單元中經選^的另外Ν/β個輸入相關 聯；因此，該等N/D個同位檢查單元中每一者相同的第 ^1)^R+S)個輸出會在D次回合中和第r群第u庫的儲 存單元中所有N個輸入相關聯。 於一實施例中，該處理電路在編碼時會在該資料符號 於資料緩衝器和其本身間被傳遞尺次後才處理該資料符號。 於-實施例中H-循環中更新—「巨集層（macr〇 201014202 i:㈣」的檢查節點’和檢查節點權量無關。對編碼器來說, ^碼專待時間可能和該同位檢查矩陣中的「巨集」層數量 -樣少。實施例可能會在一時脈循環中產生一個(至少一個) 同位檢查位元庫。

於-實施例中提供-種解碼電路系統，用於解碼所收 到之根據低密度同位檢查（LDPC)碼被編碼的資料流，立中 =電路系統包括：-變量節點記憶體，用於儲存初始機率 值及後續更新機率數值；多個同位檢查更新單元，用於 更新該等機率數值並且產生檢查節點數值；多條硬繞線相 互連接，用於將該等機率數值從該變量節點記憶體的輸出 處路由繞送至該組同位檢查更新單元（舉例來說，同位檢查 单兀）；以及硬繞線相互連結，用於將該等經更新機率數值 從該組同位檢查更新單元連結至該變量節點記憶體。 於一實施例中，該等同位檢查單元會在該等後續更新 的機率數值於不同的變量節點記憶體和不同的同位檢查更 新單元之間被傳遞次之後處理該等後續更新的機率數 值，B為一整數。 _於實施例中，該等硬繞線相互連結會將該等N/D個 同位檢查更新單元中每一者相同的第（⑹）*K*R+s)個輸出 路由繞送至第！·群第U庫的儲存單元中經選定的N/D個輸 s和u不同，而後，該等N/D個同位檢查更新單元中每 一者相同的第（(r-DHcpR+s)個輸出會被路由繞送至第r群 第u庫的儲存單元中經選定的另外n/d個輸入；因此，該 N/D個同位檢查更新單元中每一者相同的第 15 201014202 ((r-l)*K*R+S)個輸出會被路由繞送至第Γ群第u庫的儲存單 元中所有N個輸入。 實施例中所使用的s己憶體可能係揮發性記憶體（舉例來 說，DRAM(動態隨機存取記憶體）），或是非揮發性記憶體（舉 例來說，PR〇M(可程式化唯讀記憶體）、EpR〇M(可抹除式 PROM)、EEPROM(可電抹除式PR0M))，或是快閃記憶體（舉 例來說’浮動閘記憶體、電荷陷捕記憶體、MRAM(磁阻式 隨機存取記憶體）或是PCRAM(相變式隨機存取記憶體））。 於一實施例中，「電路」可被理解成任何種類的邏輯❹ 施行實體，其可能係特別用於電路系統或一執行被儲存在 一記憶體中的軟體的處理器、韌體、或兩者任何組合。因 此於一實施例中，「電路」可能係硬繞線邏輯電路或可程 式化邏輯電路，例如可程式化處理器（舉例來說複雜指令 集電腦（Complex instruction set Computer，CISC)處理器或 是精簡指令集電腦（Reduced Instructi〇n Set c〇mputer , ris〇 處理器）。「電路」亦可能係一執行軟體（舉例來說，任何種 類電腦程式，舉例來說，利用例如jAVA程式之虛擬機械碼❹ 的電腦程式)的處理器。根據一替代實施例，下文將更詳細 說明個別功能的任何其它種類的施行方式亦可被理解為 「電路」。舉例來說，-「區塊」便可被理解為一電路。 圖6所不的係根據—實施例的編碼電路600。 編碼電路600包括—資料緩衝器6〇1，其包括複數個儲 存元件602，用以儲存資料符號。該編碼電路進—步包 括一處理電路603,其包括複數個輸入6〇4和複數個輸出 16 201014202 • 6G5。該處理電路咖會被配置成用以處理透過該等複數個 輸入綱所收到的資料符號並且透過該等複數個輸出咖 來輸出該等經過處理的資料符號。該等複數個料元件6〇2 中的每-個儲存元件皆會被耦合至該等複數個輸入6〇4中 的-相關聯輸入，其中該等複數個儲存元件和該等複數個 輸入604的關聯性係取決於一第一編碼參數。 進一步言之，該等複數個儲存元件6〇2中的每一個儲 存元件皆會㈣合至該等複數個輸出6G5中的__相關聯的 ◎輸出，其中該等複數個儲存元件和該等複數個輸出6〇5的 關聯性係取決於一第二編碼參數。 該第一編碼參數和該第二編碼參數皆取決於一編碼規 則，其中該第一編碼參數和該第二編碼參數在整個編碼過 程中皆不會改變。 例如，該等資料符號（至少部分）為待編碼的資訊位元。 例如，該編碼器會產生該等資訊位元的同位檢查位元。 於一實施例中，該處理電路在解碼時會在該等後續更 罾新機率數值於資料緩衝器和其本身之間被傳遞B*R次之後 才處理該等後續更新的機率數值，B為一整數。 該處理電路可用於進行編碼與解碼，也就是，電路5〇〇 與600可被結合成一個電路。 於一實施例中提供一種通訊系統，其包括一具有上述 解碼電路的接收器以及一具有上述編碼電路的傳送器。 在下文中會參考圖7來說明根據一實施例的高處理量 LDPC解碼器架構的範例。 17 201014202 圖7所示的係根據一實施例的解碼電路7〇〇。 於一實施例中，會運用分層解碼以達較佳收傲效果， 如2004年3月23日所提中之共同中請且―起受讓的申請 案第職M79號，其已被公開為美國專利申請公開案第 2〇〇5/_271A1號，本文以引^式將其併人。爲簡化起 見，在圖7中並未顯示該等輸入/輸出資料暫存器。 解碼電路700包括-記憶體咖用以儲存—被接收編 碼字元的對數似然比（LLR)(也就是，於—實施財會利用該

被接收編碼字元的對數似然比或是該被接收編碼字元的先 驗預測值來初始化）。 記憶體703會藉由一第一相互連接7〇1和一第二相互 連接702來與一檢查節點處理器陣列7〇4相互交換一後驗 LLR(QV)。舉例來說，在每一次重複作業中，被儲存在記憶 體703中的資料符號皆會被更新（從接收電路31〇所供應的 被接收編碼字元的LLR開始）為一後驗預測值QV。

於一實施例中，和習知解碼器不同係介於記憶體7〇3 和檢查節點處理器陣列704的相互連接701、7〇2為硬繞線 且不需複雜控制邏輯和多工器庫。再者於一實施例中，該 解碼電路700並不包含用於儲存同位檢查矩陣的記憶體。 在圖8中會顯示根據一實施例的LDPC分層解碼器的更 洋細架構的範例。 圖8所示的係根據一實施例的解碼器8〇0。 於此範例中，記憶體703係一包含複數個記憶體庫801 至805(編號1至32)的變量節點（VN)陣列，而該檢查節點處 18 201014202 理器陣列則包含複數個檢查節點處理器8〇6至8〇9。 於此範例中’記憶體庫的數量（32個）及檢查節點處理 器的數夏（21個）、每一個檢查節點處理器的輸入與輸出的 數量（32個）、以及介於該等記憶體庫和該等檢查節點處理 器之間的相互連接（其會對應於相互連接線701、702)會對 應如在圖4中所示的同位檢查矩陣401、402、403所給定 的IEEE 8〇2.15.3C草案中所定義的LDpC碼。

變量節點（VN)陣列801至8〇5係一變量節點記憶體。 車歹j 801至805會利用通道LLR來初始化，也就是，利用 接收電路308所供應的目前編碼字元(也就是現在要被解 碼的編碼字元）的對數似然比來初始化。 車列801至805的長度為編碼字元長度672。庫8〇丨至 8〇5會被聚集成M=8個群。每一個庫8〇ι至8〇5皆包括㈣ 個儲存單元。每一個庫8〇1至8〇5中的該等Η個儲存單元 會被連接至該等21個檢查節點處理器祕至8〇9的輸入， 其中每-個儲存單元皆會被耦合至剛好其中—個檢查節點 處理器806至809的輸入。 解碼電路8GG包含-同位檢査功能方塊，用以測試 解碼過程（舉例來說，其包括複數次重複作業）的收斂性並且 用以為該解碼器提供时早期停止機制。 如圖7中所示，圖中有兩個相互連接7〇ι、7〇2，其可 被看作兩種類型的路由網路，也就是，VN至CNP網路及 CNP至VN網路。於一眘竑，山 、貫&例中，該些網路皆為硬繞線。 VN陣列8〇1至8〇5的輸 J爾出（也就是，庫801至805的儲 19 201014202 存元件）和CNP陣列806至809的輸入之間的連接可被視為 由一第一解碼參數來給定’換言之’由第三同位檢查矩陣 403的第一區塊列以循環移動方式來給定。 舉例來說’因為H( 1，1 )=0(請注意，此處的η被解釋為 由多個子矩陣所組成的一 4x32矩陣；登錄項i則代表置換 矩陣P0，所以第一 VN庫801將會以i對i的方式被連接 至母一個CNP的第一輸入而沒有任何置換，也就是，該第 一 VN庫801中的第一儲存元件會被耦合至第一 eNp 8〇6 的第一輸入’該第一 VN庫801中的第二儲存元件會被耦合❿ 至第二CNP 807的第一輸入，依此類推。 此部分的VN至CNP相互連接圖解在圖8中的第一庫 連接811與812。 因為H(l，2) = 18，所以第二VN庫802將會以 VN2(19) + CNP1、VN2(20) + CNP2、··.、VN2(2) + CNp5、 VN2(1) + CNP4的方式被連接至每一個CNp的第二輸入，其 中VN2(i)今CNPj係意謂該第二VN庫802的第i個儲存元 件會耦合第j個CNP 806的（第二）輸入。 ❿ 此部分的VN至CNP相互連接圖解在圖8中的第二庫 連接813與814。 CNP至VN相互連接（亦即介於cnp陣列806至809的 輸出和VN陣列801至8〇5的輸入的連接）可被視為由一第 二解碼參數來給定，換言之，由第三同位檢査矩陣4〇3的4 循環結構來給定。例如：在第三同位檢查矩陣4〇3的第一 區塊列中前四個登錄項404、4〇5、4〇6、4〇7(從左到右）會 20 201014202 依序於第四登錄項407、第一登錄項4〇4、第二登錄項4〇5 及第三登錄項406來出現在第三同位檢查矩陣403的第二 區塊列中，亦即以第一列為基準向右進行一個循環移動。 圖8 _將對應於此規律編碼結構的CNP至VN相互連 接（也就是，從CNP 8〇6至8〇9到VN陣列8〇1至8〇5的路 由連接網路）圖解為第一群連接815至818。請注意可以 將庫801 i 8G5視為構成M=8群四庫，每—者皆根據此循 環CNP至VN相互連接結構。

該等第群連接815至818符合圖4中第三同位檢查 矩陣403所給定的編碼循環結構··該CNp陣列中的第二輸 出（也就是，所有CNP 806至8〇9的第二輸出）會透過連接 被麵合至第-_庫8(H1 CNp陣列中第三輸出會透 過連接817㈣合㈣二VN庫跡該CNp陣列中第四輸 出會透過連接818被耦合至第三而庫8〇3，而該⑽陣列 中第一輸出則會透過連接815被耦合至第四庫。 依此方式達成的VN至CNP相互連接會幫助該解碼方 法於-循環中更新一區塊列中的訊息並且開始在下一個循 環中處理下-個區塊列的訊息。利用此結#，該解碼方法 的-重複作業僅需用到四個循環：不僅適用於對應第三同 位檢查矩陣403的編碼，亦適用 J週用於對應第一同位檢查矩陣 401和第二同位檢查矩陣402的總π a 平2的編碼，下文將作更詳細解釋。 利用上述直接硬繞線式额至CNp以及CNp至⑼相 互連接®巾所不的不範性結構會特別適用於對應於同 位檢查矩陣4(n、402、以及4〇3的LDpc喝。 21 201014202 根據一實施例的第一群庫（庫801至804)的VN至CNP 以及CNP至VN相互連接圖解在圖9中。 圖9所示的係根據一實施例的Vn至CNP以及CNP至 VN相互連接。 CNP陣列900對應於CNP陣列806至809。 第一庫9(H、第二庫902、第三庫903、以及第四庫904 對應於第一群庫801至804。因此，圖9中所示的相互連接 係根據第三同位檢查矩陣403中前四個登錄項的連接。 明確地說，第一循環移動區塊905至908對應於該第 二同位檢查矩陣403中前四個登錄項’且每一個第—循環 移動區塊905至908皆會根據該第三同位檢查矩陣4〇3中

的對應登錄項（也就是，對應的置換矩陣）來對被儲存在對方 庫901至904中的資料符號實行循環移動。 為在下一個循環中有正確順序，CNP陣列9〇〇的輸d 會因第二循環移動區塊9〇9至912而被循環移動，該等負

二循環移動區塊909至912會實行由該等第—循環移動Q

塊905至908所實行之循環移動的反向循環移動。明確扣 說循環移動0的反向為循環移動〇,循環移動18的反卢 為循環移動3(因為每一個庫901 i 9〇4的長度為21，所1 總數為對應於0的21)，循環移動6的反向為 — ^ Α 门馬循環移動15(激 數為U)，而循環移動5的反向為循環移動16(總數為2 塊：—實施例中’如圖8中所示，被顯示為循環移動屆 塊01S 904以及909至912的循環移動係藉 件分別對應繞線連接至儲存元件的輸人與輸出來實現。子乃 22 201014202 第一 VN庫901的輸入/輸出繞線以「俯視圖」的方式 顯示在圖10A中，而第二乂;^庫9〇2的輸入/輸出繞線則以 「俯視圖」的方式顯示在圖10B中。 圖10A與10B所示的係根據—實施例的一個VN庫之 VN至CNP以及CNP至V]s[相互連接。 CNP陣列1003、1〇〇8對應於CNP陣列900。第一庫1〇〇! 對應於第一庫901，而第二庫10〇6對應於第二庫9〇2。第 一循環移動區塊1002、1007分別對應於第一循環移動區塊 9〇5、906，而第二循環移動區塊1〇〇4、1〇〇9分別對應於第 —循環移動區塊909、910。 第一庫1001的輸出會經由0移動第一循環移動單元 1〇〇2直接連接至CNP陣列1003的第一輸入。第一庫ι〇〇ι 的輸入來自CNP陣列1003的第二輸出，如第三同位檢查矩 陣403的4循環循環結構所詳述^ CNP至VN相互連接循環 移動（循環移動區塊1〇〇4所示）為第二VN庫1006連接至 ❽ CNP陣列10〇8之第二輸入的VN至CNP相互連接的循環移 動（循環移動區塊1〇〇7所示）的反向移動（循環移動3)。 第一複數條連接1005為介於（第一庫）第二循環移動區 塊丨〇〇4和該第一庫1〇〇1的直接i對i連接線。請注意循 王展移動區塊1〇〇4的循環移動可藉由對應繞線連接來實現。 該第一 VN庫1〇〇6的輸出會透過（第二庫）第一循環移 動區塊1007被耦合至CNP陣列1〇〇8的第二輸入，用以施 行18次循環移動，因為H(l，2)=18。 該CNP至VN相互連接的循環移動（由循環移動區塊 23 201014202 1009所示者）為第三VN庫903至CNP陣列900的第三輸入 -的VN至CNP相互連接的反向連接。第二複數條連接1〇1〇 為介於（第二庫）第二循環移動區塊1009和該第二庫1〇〇6的 直接1對1連接線。 圖11中以「正視圖」的方式圖解VN庫801至805和 CNP陣列806至809的輸入/輸出繞線連接。 圖11所示的係根據一實施例的VN至CNP相互連接。 圖11中所示的VN至CNP相互連接圖式係VN至CNP 相互連接的對應關係，其具有對應於第三同位檢查矩陣403 © 的編碼的4循環結構。 第一群連接1101(對應於第一群連接815至81 8)符合第 三同位檢查矩陣403所給定編碼的循環結構：該等第一群 連接1101會連接CNP2 + VN1，也就是，該CNP陣列中的 第二輸出會透過該等第一群連接11〇1被耦合至由VNl所指 定的第一 VN庫。 同樣地’該等第一群連接11(π會連接CNP3^VN2、 CNP44VN3、以及CNP1~>VN4。該等第一群連接線1 ιοί ❹ 的連接線對應於該第三同位檢查矩陣4〇3中區塊行1至4 的4循環結構（也就是’在前面四個區塊行1至4中以逐個 區塊列的方式循環向右移動一個區塊列）。 進一步言之’第一群連接1102同樣會連接 CNP6~>VN5、CNP7~>VN6、CNP8今VN7、以及 CNP5 + VN8， 其對應於該第三同位檢查矩陣4〇3的4循環結構。該等第 一群連接1102的連接對應於該第三同位檢查矩陣4〇3中區 24 201014202 塊行5至8的4猶環結構（也就是，在接續的四個區塊行$ 至8中以逐個區塊列的方式循環向右移動一個區塊列）。 對其它的六個庫群來說，VN纟CNp相互連接⑽至 ⑽網路）包含考量到該第三同位檢查矩陣彻中個別區塊 行之4循環結構的雷同群連接。 本發明已經發現，續·笼面a & 士， 視㈣同位檢查矩陣尹該等區塊列被 ❹ 處理的特殊順序會影響解碼效能。上面所討論且圖解在圖8 t的自然順序僅為達到解釋目的。於其它實施例中，可藉 由重新排序區塊列解碼順序來達成更佳的錯誤率效能。對 此來說’可以重新繞線連接圖8中所示的相互連接。 ^提出圖i中所示架構、圖2中所示架構及一實 施例架構(例如類似上面參考圖8所述架構)之間的比較。 〇 CNP^VNlTiirj~~ —+ ~~ 利用 _ί_Ξ_5^ι 實施例 』_£^5_庫 硬繞線 且 硬繞線 儲存R與L L R的r a μ 相同 r 是 否 相同 相同 位元節點更新 整體記憶體需灰 簡單 簡單 高 -- 整體複雜性 尚 -__ 低 高 低 總處理量 低 低 高 Η的循環需求 無 表1 是 25 201014202 該檢查節點處理器1200包含複數個輸入12(π，如上面 所述，它們會耦合VN庫8〇1至805的輸出。 該檢查節點處理器1200進一步包含複數個輸出12〇2， 如上面所述，它們會耦合乂；^庫8〇1至8〇5的輸入。 對應於圖8中所示的範例，該檢查節點處理器包含^ 個輸入1201以及32個輸出1202。 透過每一個輸入，該檢查節點處理器12〇〇會接收一後 驗預測值Qv，並且透過個別的輸出來輸出—經過更新的後 驗預測值Qv。 為剛好在-循環中解碼—區塊層，該CNp i2Q()的資料 ® 路徑於一實施例中為純組合式。 一 Rev更新模組^们會實施機率數值Rcv的更新作業。 由該Rev更新模組120所輸出的經更新Rcv數值輸出 會被回授至對應於相同VN庫的個別記憶體12〇4當作Qv 數值，從中會產生經更新的Rcv數值。 每-個記憶體1204皆以先入先出（FIF〇)方式來操作 (舉例來說，利用多個偏移暫存器或—RAM來施行），並且 ◎ 會被配置成用以儲存四個數值。因為在每一個循環中一個 Rcv數值會被產生並且被回授至記憶體12〇4，所以一經過 更新的Rcv數值於四個循環之後（亦即在下一次重複作業中） 便會被記憶體1204輸出’巾且該經過更新@ Rcv數值因而 會在合法Qv被輸入時（亦即對應於（亦即作為一更新）其中 產生該Rcv數值之Qv數值的Qv)的循環中被該記憶體12〇4 輸出。這係因為該等Qv數值遵循該四循環結構（舉例來說， 26 201014202 - 圖11中所示）並且每隔四次循環便會重新造訪（其可能已經 過更新）一 VN庫，並且因而每隔四次循環便會透過一輸入 1201被重新輸入（其可能已經過更新）。 減法器1205會以對應輸入12〇1所收到的qv數值扣除 s己憶體1204所輸出的rcv數值。結果會被回授至Rcv更新 模組1 203 ’且被回授至加法器1205而被加入該經過更新的 Rev數值中以產生經過更新的qv數值。 下文中會參考圖13與14來解釋根據一實施例的Rev ® 更新模組1203的架構。於此實施例中，會採用正規化最小 和（normalized min-sum，NMS)演算法來作解釋。 圖1 3所示的係一 2輸入次序模組13 〇 1和一 4輸入次 序模組1302的電路設計。 2輸入次序模組丨3〇丨會比較兩個振幅輸入並且以一經 排序方式予以輸出（該等兩個數值中的最小值透過上方輸出 而最大值透過下方輸出）。4輸入次序模組1302會採用兩群 Q 、里過事先疋序的振幅輸入（也就是，每一群皆已被定序成該 f的最小值和最大值）並且會輸出最小值和次小值（也就 是，輸出該等四個輸入數值（χ1至χ4)中兩個最低的數值）。 圖所示，藉由在該4輸入次序模組13〇2的前方所耦合的 兩個2輸入次序模組13〇1便可達成對該4輸入次序模組 2的輸入進行前置定序的目的。為決定次小值，該4輸 人序模組會用到一 3輸入最小值模組^3〇3(也就是，一會 輸出三個輸入數值中之最小數值的模組）。 為簡化起見’在圖13中並未顯示最小值的標示符號。 27 201014202 以2輸入次序模組1301和4輸入次序模組1302為基 礎的Rev更新模組圖解在圊14中。 圖14所示的係根據一實施例的Rev更新模組14〇〇。 對應於圖8中所示之範例中的VN庫數量，該RCV更新 模組1400係一 32輸入Rev更新模組。該Rcv更新模組14〇〇 為純組合式。 該Rev更新模組1400包含四個8輸入模組1403，其中 該等8輸入模組1403的結構如最上方§輸入模組Mo]所 示的範例。 該等8輸入模組1403針對其各個輸入皆包含一分歧單 元1404，其會將透過該輸入所收到的數值分成其記號（從該 分歧單元1404的上方輸出所輸出）以及其振幅（從該分歧單 元1404的下方輸出所輸出）。 該等編號從1至32之32個輸入數值的記號會被分群 成四個八記號群。此等四個群會被輸入至一記號以決定電 路1430，其可為該RCV更新模組14〇〇的一部分但是為有 更佳的審視效果起見，在圖14中將其分開顯示。 每一記號群中的記號會由第一 x〇R元件1413至i4i6 進行XOR運算。該等第一 x〇R元件1413至1416的輸出會 進一步被配對並且由第二X0R元件1417、1418進行x〇r 運算。該等第三XOR元件1417、1418的輸出會由產生一 全域記號作為其輸出之第三x〇R元件1419進行x〇r運算。 每一個8輸入模組1403皆包含一四輸入模组i術作 為最末級並且因而（參見圖14)會輸出兩個數值。對每—個8 28 201014202 輸入模組1403來說，由該8輸入模組14〇3所輸出的兩個 數值會被縮放模組1405縮放相同的常數倍數’該縮放模組 會產生個別經過縮放的輸出數值對14〇6至14〇9。 和記號運算雷同，該些輸出數值對14〇6至14〇9會進 一步被配對以作為兩個四輸入模組1431的輸入，該等四輸 入模組1431會輸出再次被饋送至一四輸入模組1432的數 值對1410、1411，以產生一最終的輸出數值對1412。

所有局部/全域振幅/記號（亦即由x〇R元件所輸出的數 值對1406至1412和記號）皆被輸入至一選擇模組142〇。 該選擇模組1420可為該尺…更新模組14〇〇的一部分， 但是為有更佳的審視效果起見，在圖14中將其分開顯示。 該選擇模組1420的操作可能會受控於編碼速率。 。亥選擇模組1420會根據此範例中所詳述i/2、3/4、或 7/8的編碼速率產生四群所希的記號和振幅“η至“Μ。 每群1421至1424皆包括下述記號和振幅群：最小 值、次小值、記號、以及最小值的標示符號。 每群1421至1424皆會控制四個多工器群中其中一 群1425，用以取得每—群的合法振幅。每—群多工器皆為 -輸出級模組⑷3的一部分，但是為有更佳的審視效果起 見，在圖14中將其分開顯示。 在每一個輸出級模、组1433之中，會藉由組合器屬 來組合該等振幅和該等記號，用以取得構成該^更新模 組1400的32個輸出之經更新Rev數值。 謹慎地設計該等同位檢查矩陣，如圖7中所示之實施 29 201014202 例的實施例便能夠支援具有相同長度和不同編碼速率的多 重LDPC碼。於一實施例中，為支援此結果，會從一個「主」 編碼中推知該些同位檢查矩陣。於—實施例中，會使用對 應於該第三同位檢查矩陣403的編碼作為「主」編碼。其 具有4層而編碼率r=7/8。 從此碼中以保持4循環之循環特性的方式可以建構出 由第二同位檢查矩陣402所給定編碼速率3/4的編碼以及由 第一同位檢查矩陣401所給定編碼速率ι/2的編碼。

經由對「主」同位檢查矩陣（亦及第三同位檢查矩陣4〇3) 進行行擴張便可達成此目的。例如探討第二同位檢查矩陣 4〇2。藉由對第三同位檢查矩陣彻的_區塊列進行擴張便 可產生第二同位檢查矩陣4〇2的兩個區塊列。可以將對應 於該第二同位檢查矩陣402的編碼視為具有擴張係數2。

該等兩個區塊列群可保有該4猶環的循環特性，如圖 中第二同位檢查矩陣4〇2中的登錄項4〇8至‘Η所示。d 等經過擴張的兩個區塊列可同時被處理，因為對此等兩4 區塊列來說只有一個邊緣需要更新，所以不會有任何衝多 存在。該第-同位檢查矩陣4〇1具有擴張係數4並且可C 雷同方式來解碼’四區塊列群可以同步被處理且—重㈣ 業僅需要用到4個循環。 上面參考® 7所述的實施例支援所有此等編碼，其 不需要改變該等相互連接網路。冑14中所示的示範性 控制模組⑽能夠根據所詳述編碼速率及簡單控制邏化 多工器來控制Rev更新。雖然圖8中所示實施例能夠支才 30 201014202 表大擴張係數為4的編喝， 任何擴張係數的任何編碼組 不過該架構同樣可套用至呈有 上面參考圖8所述實施例係圖解圖7中所示LDPC解碼 器的種το全平行式施行方式。不過應該注意亦可 施例配置成半平杆忐竑t , 仃式施仃方式。舉例來說，針對低複雜性 應用來說，可藉由分時⑴—幻㈣而將⑽7〇4的 數量(圖7中)縮減為二分之—。為支援該資源共享目的，舉 例來說，可藉由插設一容 。

夕工盗庫來修正圖7中所示的直接 相互連接701與702。此作法圖解在圖15中。 圖1 5所不的係根據一實施例的解碼器1 500。 解碼器15GG的架構和解㉝器_的架構雷同，而且解 碼器1500具有和參考8所述的解碼胃_雷同的器件。 差別在於解碼器_中僅例示1/3的檢查節點處理器 (CNP1至CNP7，而非CNP1至CNp21)。對此來說，在 至CNP網路中會有一多工器庫1501且在CNP至VN網路 中會有解多工器庫15〇2,也就是，在對應於圖7中所示 解碼器的相互連接701、702之相互連接中。 藉由將被儲存在該等VN庫之不同儲存元件中的分量 多工處理至相同CNP(每一分量皆針對某一分時處理）並且 將該輸出解多卫處理至正確储存元件，可讓—⑶p處理被 ，存在該冑VN庫中之不同f料符號（在不同時間處，也就 是在不同分時處理）。 依此方式所設計出來的LDPC解碼器具有較低的總處 理量’不過矽材尺寸會縮減。 31 201014202 根據一實施例使用如圖16中所示的LDPC編碼器架構β . 圖16所示的係根據一實施例的編碼器ι6〇〇。 對照於圖7中所示解碼器700的架構，編碼器16〇〇包 含和解碼器700的器件701至704雷同的器件1601至ι6〇4。 編碼器1600和解碼器700的差別在於：編碼器16〇〇 已經移除Rev記憶體705和同位檢查功能706。進一步言 之’編碼器1600包含一記憶體1603 ’其位元寬度為一位元 並且用來緩衝儲存該編碼字元’裝置7〇3反之係用來儲存 來自通道的軟LLR數值（亦即針對被收到訊號所產生的）。 ❹ 編碼器1600進一步包含一 CNP陣列1604，根據一實 施例，其複雜性小於如圖7中所示CNP陣列704的示範性 施行方式。 總結來說’根據一實施例’相互連接丨丨與丨6〇2、記 憶體1603、以及CNP陣列1604可分別被視為圖7中所示 器件701至704的子集合。 根據一實施例的示範性LDPC編碼器顯示在圖1 7中。 圖17所示的係根據一實施例的編碼器1 7〇〇。 ❹ 編碼器1700的架構和上面參考圖8所述的分層解碼器 800雷同。 編碼器1700和解碼器8〇〇的差別在於QV陣列（也就 是，該等VN庫）係利用待編碼的資訊位元來初始化，且藉 由編碼器1700中的相互連接線路1711至1718所交換之所 有訊息（也就是’該等符號）皆為1位元的位元寬度。再者於 一實施例中’ CNP 1706至17〇9所施行複雜性係低於（也就 32 201014202 是’比較簡單）編碼器800的CNP 806至809。 圖1 8所示的係根據一實施例的檢查節點處理器1 800。 CNP 1800係編蝎器17〇〇的cnp 1706至1709的範例。 CNP 1800的器件和Rcv更新模組ι4〇〇雷同，例如， 分群/反向分群模組18〇1與18〇2，以及3階互斥或（x〇R) 模組1803至1805。 據此，數值1806至1812會在和圖14中的數值1406 至1412雷同的處理過程中被產生。 CNP 1800可在多工器1813和相關聯的控制邏輯中所 看見的唯一經常性運算係將正確同位檢查位元選擇至對應 辞(也就是，輸出）。 根據一實施例’圖18中所示針對檢查節點處理器18〇〇 的示範性電路能夠支援對應於圖4中所示之同位檢查矩陣 401至403的所有編碼速率。 具有可用於對應第三同位檢查矩陣403之編碼的較低 複雜性示範性編碼器CNP電路圖解在圖19中。 圖19所示的係根據一實施例的檢查節點處理器ι9〇〇。 此編碼並不需要用到分群/反向分群模組丨8〇丨、丨8〇2， 因為一「巨集」層對此編碼來說僅係一區塊層。 編碼器1600的記憶體1603(Qv陣列）會以來自外來資訊 位元串流的一 28位元資訊位元字元來初始化。該qv陣列 中的同位檢查庫（也就是’該QV中對應於該等同位位元的 第29庫和第32庫）會（在剛開始）被零予以填充。 一 32輸入XOR閘1901會計算不同分層的同位檢査位 33 201014202 元。經過XOR運算的位元接著會被輸出至第29輪出埠（透 過多工器1902)。在第一編碼循環中會產生第“位同位檢 查位το，而且會經由CNP至VN網路（舉例來說，其配置如 上面參考圖11所述）被循環移動至該Qv陣列的第32庫。 在第二編碼循環中會從所有28個輸入（也就是資訊位 π )加上新產生的第29位同位檢查位元（在第32個輸入埠處） 處產生第30位同位檢查位元並且同樣將其輸出至第“輸 出埠。依此方式會用到四個循環來填充對應於圖4中所示 第三同位檢查矩陣403之編碼的四個同位檢查庫。 舉例來說，圖17中所示架構可以使用圖18與19中所 示的示範性CNP電路系統。 此架構和圖8中所示的示範性解碼架構雷同。所以根 據一實施例，在編碼過程能夠分享解碼過程之資源的半雙 工應用中，編碼與解碼兩者皆會使用此架構。 根據一實施例，對於必須明確例示LDPC編碼器和解碼 器兩者的全雙工、單工、以及廣播應用來說，會使用一較 簡單的編碼器架構。此架構圖解在圖20中。 圖20所示的係根據—實施例的編碼器2〇〇〇。 編碼器2000包含：資訊位元庫2〇〇1至2〇〇4 ;同位位 ^庫以及一 CNP陣列，其具有以個檢查節點處理 器 2006 至 2009 。 於此範例中，該等資訊位元庫2〇〇 1至2〇〇4彼此會局 部連接，而該等CNP 2〇06至2009僅會輸出同位檢查位元°。 和圖8中所示的解碼器800雷同，該編碼器2〇〇〇包含 34 201014202 • 第一庫連接2011和2012以及第二庫連接2013和2014。 圖21中給定編碼器2000之示範性架構的平面圖。 圖2 1所示的係根據一實施例的編碼器2丨〇〇。 編碼器2100對應於編碼器2000並且包含：資訊位元 庫2101 ;同位檢查位元庫2102 ;以及CNP 2105。 該等資訊位元庫2101會以待編碼的資訊位元來初始 化’該等同位檢查位元庫21〇2全部會被初始化為零。對該 等資訊位元庫2101(以資訊位元來初始化）來說會使用一局 © 部循環連接21 03,每一個資訊位元庫2101會在每一個循環 中透過該局部循環連接2103來接收先前被儲存在其它資訊 位元庫2101中一者的數值。相反地，被儲存在該等同位檢 查位元庫2102中的數值則會透過CNP至VN連接2104(對 應於圖20中同位庫的CNP至VN連接2015至201 8)由個別 CNP輸出來更新。應該注意：編碼器2丨〇〇中的VN至CNp 連接和CNP至VN連接係施行如上面參考圖9所解釋的循 環移動。舉例來說，該等同位檢查位元庫2102中VN至CNp 連接和CNP至VN連接的循環移動係由第三同位檢查矩陣 403中編號29至32的最後四個區塊行來給定。 CNP 2006至2009的架構範例顯示在圖22a與22b中。 圖22a與22b顯示根據一實施例的CNP 2201、2202。 圖22a中所示的CNP 2201可以使用在對應於同位檢查 矩陣401至403的所有編碼，也就是，用於所有編碼率。 CNP 2201雷同於上面參考圖8所述的CNP 1800，但是 沒有所標號1到16的輸出。 35 201014202 CNP2202可使用對應第三同位檢查矩陣彻的編碼。 其雷同上面參考圖19所述的CNpi觸但僅包括第μ輸出。 雖然上述範例係參考IEEE耻15上草案標準中所定 義的LDPC碼來作說明，不過本發明實施例亦可用於預期用 在删802· 15.3e無線網路巾的LDpc碼以外的其它編碼。 舉例來1¾ #考圖i 6所述的實施例亦可用於針對新姐

WiMedia標準所提㈣LDpc^，如圖23中所示。八 圖23顯示根據一實施例的同位檢查矩陣23〇卜Μ”。 對應於第-同位檢查矩陣23〇1的編碼為編碼速率㈣〇 的LDPC碼，而對應於第二同位檢查矩陣的編碼為編 碼速率0.8的編碼。從被標記的登錄項23〇3至23〇6中可以 看出，第二同位檢查矩陣23〇2的4循環循環結構如同圖2 中所示的同位檢查矩陣401至4〇3。 為支援該些編碼，可以使用圖17和圖2〇兩者中所示 的示範性結構。要使用在對應於第二同位檢查矩陣23〇2之 編碼的CNP的示範性電路圖解在圖24中。 圖24所示的係根據一實施例的檢查節點處理器24〇〇。 ❹ 與對應於第三同位檢查矩陣403之編碼的CNP 19〇〇相 比較，XOR閘2401已變成40輸入x〇R閘，而且除了多工 器2402外，還會在輸出埠處增加一額外多工器24〇3。這係 因為該等同位檢查矩陣的同位檢查部分具有雷同的逐個區 塊三角函數關係。對應於圖23中第一同位檢查矩陣23〇1 的編碼可以使用雷同的電路系統。 利用本發明一實施例（舉例來說，僅具有硬繞線式相互 36 201014202 連接的LDPC瑪施行方式）便會有下面的效用： •筇省同位檢查矩陣儲存體的資源以及用於路由連 接網路的複雜控制邏輯。

•在數個循環中便能夠完成一次重複作業，其和H 列權重無關，因而適用於高總處理量/低延遲應 用。同時因為運用分層解碼還可保證達到快速收 欽/效能。 ❹ ❹ 對於從一「主」編碼中推知的多個LDpc碼來說， 僅使用到固定的硬繞線式相互連接。這免除用於 儲存Η矩陣的R0M需求，並且大幅降低ic設計/ 配置與路線中相互連接的路由連接麥塞。所示的 係有此等編碼的解碼等待時間皆為相同。 在硬體複雜性和處理延遲之間提供彈性折衷。 利用少許的硬體經常性運算，編碼器便能夠完全 利用解碼器資源。 編碼器和解碼器兩者皆有非常低的延遲。 為達比較目的，® 25中圖解一種習知LDpc編碼器 其包括一He分解器2501和一 計算器25〇2，以及 一 P計算器2503。A呌瞀 為汁算达，必須儲存同位檢查矩陣並且 ;用複雜的定址/控制邏輯。最重要在習知的LDPC編碼器 二完Γ支有考量到解碼架構。相反地，根據-實施例的 則完全利用LDPC解碼器的資源並且僅需要用 J微乎其微的經常性運算。 【圖式簡單說明】 37 201014202 上述已經參考圖式解釋過本發明的例示性實施例。在 解碼電路上下文中所說明的實施例同樣適用於編碼電路。 圖1所示的係一習知的LDPC解碼器。 圖2所示的係一習知的LDPC解碼器。 圖3所示的係根據一實施例的通訊系統。 圖4所示的係一第一同位檢查矩陣、一第二同位檢查 矩陣、以及一第三同位檢查矩陣。 圖5所示的係根據一實施例的解碼電路。 圖6所示的係根據一實施例的編碼電路。 圖7所示的係根據一實施例的解碼電路。 圖8所示的係根據一實施例的解碼器。 圖9所示的係根據一實施例的VN至CNP以及CNP至 VN相互連接。 圖10A與1 〇B所示的係根據一實施例的一個VN庫的 VN至CNP以及CNP至VN相互連接。 圖11所示的係根據一實施例的VN至CNP相互連接。 圖12所示的係根據一實施例的檢查節點處理器。 圖13所示的係一 2輸入次序模組和一 4輸入次序模組 的電路設計。 圖14所示的係根據一實施例的Rev更新模組。 圖1 5所示的係根據一實施例的解碼器。 圖16所示的係根據一實施例的編碼器。 圖17所示的係根據一實施例的編碼器。 圖1 8所示的係根據^實施例的檢查節點處理器。 38 201014202 圖1 9所示的係根據一實施例的檢查節點處理器。 圖20所示的係根據一實施例的編碼器。 圖2 1所示的係根據一實施例的編碼器。 圖22a與22b所示的係根據一實施例的CNP。 圖23所示的係根據一實施例的同位檢查矩陣。 圖24所示的係根據一實施例的檢查節點處理器。 圖25所示的係根據一習知LDPC編碼器架構。 【主要元件符號說明】

100 LDPC(低密度同位檢查）解碼器 101 區塊列序列控制器 102 儲存記憶體 103 同位檢查更新區塊 104 同位檢查功能方塊 105 路由器電路系統 106 位元更新方塊 107 反向路由電路糸統 200 LDPC(低密度同位檢查）解碼器 201 ROM圖形記憶體 202 第一 RAM(隨機存取記憶體） 203 切換器 204 檢查節點處理器方塊 205 第二 RAM 206 同位檢查功能方塊 300 通訊系統 39 201014202 301 傳送器 302 接收器 303 通訊通道 304 待傳送資料 305 編碼器 306 已編碼資料 307 發送電路 308 接收電路 309 接收資料/對數似然比（LLR) 310 解碼器 401 第一同位檢查矩陣 402 第二同位檢查矩陣 403 第三同位檢查矩陣 404-411 登錄項 500 解碼電路 501,601 資料緩衝器 502,602 儲存元件 503,603 處理電路 504,604 輸入 505,605 輸出 600 編碼電路 700 解碼電路 701 第一相互連接 702 第二相互連接 201014202

❹ 703 記憶體 704 檢查節點處理器陣列 705 Rev記憶體 706 同位檢查功能 800 解碼器 801-805 記憶體庫 806-809 檢查節點處理器 810 同位檢查功能方塊 811,812 第一庫連接 813,814 第二庫連接 815-818 第一群連接 900,1003,1008 檢查節點處理器（CNP)陣列 901,1001 第一（VN)庫 902,1006 第二（VN)庫 903 第三（VN)庫 904 第四（VN)庫 905-908,1002,1007 第一循環移動區塊 909-912,1004,1009 第一循環移動區塊 1005 第一複數條連接 1010 第一複數條連接 1101 第一群連接 1102 第二群連接 1200 檢查節點處理器（CNP) 1201 輸入 201014202 1202 輸出 * 1203 Rev更新模組 1204 記憶體 1205 減法器/加法器 1301 2輸入次序模組 1302 4輸入次序模組 1303 3輸入最小值模組 1400 Rev更新模組 1402 4輸入模組 _ 1403 8輸入模組 1404 分歧單元 1405 縮放模組 1406-1409 經過縮放的輸出數值對 1410,1411 輸出數值對 1412 最終輸出數值對 1413-1416 1417,1418 第一 XOR元件 第二XOR元件 © 1419 第三XOR元件 1420 選擇模組 1421-1424 所希記號/振幅群 1425 多工器群 1426 組合器 1430 記號決定電路 1431,1432 4輸入模組 42 201014202

1433 輸出級模組 1500 解碼器 1501 多工器庫 1502 解多工器庫 1600 編碼器 1601,1602 相互連接 1603 記憶體 1604 檢查節點處理器（CNP)陣列 1700 編碼器 1701-1705 記憶體庫 1706-1709 檢查節點處理器（CNP) 1711-1718 相互連接線路 1800 檢查節點處理器 1801,1802 分群模組/反向分群模組 1803-1805 3階互斥或（XOR)模組 1806-1812 數值 1813 多工器 1900 檢查節點處理器 1901 32輸入XOR閘 1902 多工器 2000 編碼 2001-2004 資訊位元庫 2005 同位位元庫 2006-2009 檢查節點處理器 43 201014202 201 1,2012 第一庫連接 2013,2014 第二庫連接 2015-2018 CNP至VN連接 2100 編碼 2101 資訊位元庫 2102 同位檢查位元庫 2103 局部循環連接 2104 CNP至VN連接 2105,2201,2202 檢查節點處理器 2301 第一同位檢查矩陣 2302 第二同位檢查矩陣 2303-2306 經標記登錄項 2400 檢查節點處理器 2401 輸入XOR閘 2402 多工器 2403 額外多工器 2500 LDPC編碼器 2501 He分解器 2502 L計算器 2503 P計算器 44

Claims (1)

1. 201014202 • 七、申請專利範圍·· 1.—種解碼電路，其包括： 心胃科緩衝器’其包括複數個儲存元件，用以m 料符號； 丨卞用以儲存資 =理電路，其包括複數個輸人和複數個輸出， 具中该處理電路會被配置成用以處理透 輸入所收到的眘钮&缺 還過該等複數個 ❹ 透過料複數個㈣來輪h 等經過處理的資料符號； ％出該 輕人等複數個儲存元件中的每—個儲存元件皆會被 ° #複數個輸入令的一相關聯輸入，其令該蓉. 個儲存元件和該等複數個輸入的關聯性：子 碼參數； 成於第一解 其中該等複數個儲存元件中的每一個儲存元件皆會被 :該：複數個輸出中的一相關聯輪出，其中該等複數 個儲存a件和料複數個輸㈣關聯㈣取 碼參數； 、第一解 ❹ 其中該第-解碼參數和該第二解碼參數皆取&於一解 碼規則，且其中該第一解碼參數和該第二解崎參數在整個 解碼過程中皆不會改變。 2.如申請專難圍第i項之解碼電路，其巾該第一解瑪 參數和該第二解碼參數為非負的整數。 3·如申請專利範圍第1項之解碼電路，其中該第一解碼 參數和該第二解碼參數會各自依照該等複數個輪入和該等 複數個輸出來詳述一資料符號區塊的—移動。 45 201014202 4·如巾請專利範圍第丨項之解碼電路， 係由一錯誤修正碼所給定。 八中该解碼規則 5_如申請專利範圍第4項之 碼為-同位檢查碼。 ―路，其中該錯誤修正 6.如申請專利範圍第5項之 碼為-低密度同位檢查碼。’’、、、中該錯誤修正 7·如申請專利範圍第！項之解碼電路，其中該等 號對應於透過-通訊通道所收到的傳送符號。

   …8·如申請專利範圍第7項之解碼電路，其中該等資料符 號為該等傳送符號的對數似然比（LLr)〇 9·如申請專利範圍第i項之解碼電路，其中該處理電路 會被配置成詩以該等資料符料基礎來檢查是否滿足一 預設準則。 10.如申請專利範圍第9項之解碼電路，其中該預設準 則係以該等資料符號的一同位檢查為基礎。 11·如申請專利範圍第1項之解碼電路，其中每一個储 存元件皆會被配置成用以將其已儲存的資料符號輸出至其 ◎ 12.如申請專利範圍第n項之解碼電路，其中每一個储 存元件皆會被配置成用以在將其已儲存的資料符號輸出至 其相關聯輸入之後從其相關聯輸出處接收另一資料符號， 儲存該另一資料符號’並且將該另一資料符號輸出至其相 關聯輸入。 13.如申請專利範圍第1項之解瑪電路，其中每—個储 46 201014202 存元件和其相關聯輸入的耦合處理為硬繞線β 14. 如申請專利範圍第1項之解碼電路，其中每—個锦 存元件和其相關聯輸出的耦合處理為硬繞線。 15. 如申請專利範圍第i項之解碼電路，其中係作為用 於編碼處理與解碼處理兩者的一電路。 16. —種編碼電路，其包括： 一資料緩衝器，其包括複數個儲存元件，用以储广 料符號； ~ Ο

   終狂电塔穴〇仍i取调侧八f吸歎個輸出， 其中該處理電路會被配置成用以處理透過該等複數個 輸入所收到的資料符號並且透過該等複數個輸出來輸出該 等經過處理的資料符號； / 其中該等複數個儲存元件中的每一個儲存 =該等複數個輸入中的一相關聯輸入，其 件和該等複數個輪入的關聯性係取決於一第 '編 其中該等複數個儲存元件中的每一 輕合至該等複數個輸：儲存元件皆會被 :存元件和該等複數個輪出的關聯性係取； 馬參數1中該第一編瑪參數 ：於-第二編 -編碼規則，…第1竭參數和；第=數皆取決於 個編碼過程中皆不會改變。 第一編碼參數在整 種通訊系統，其包 之解碼電路的一接收器以、申^專利範圍第1項 具有編碼電路的傳送器， 47 201014202 該編碼電路包括： 編碼器貝料緩衝器，其包括複數個儲存元件，用以 儲存資料符號； 一編碼器處理雷 路’其包括複數個輸入和複數個輸 出’其中該編碼器處理雷政合址财里#由 里電路會被配置成用以處理透過該等 複數個輸入所收到的眘祖Λ立妹并〇 貢抖符號並且透過該等複數個輸出來 輸出該等經過處理的資料符號； 其中該等複數個儲存元件中的每-個儲存元件皆會被 耗合至該等複數個齡·.

   個輸入中的一相關聯輸入，其中該等複數 個健存元件和該等複數個輸人的關聯性係取決於—第一編 〃 §等複數個儲存元件中的每—個健存元件皆會被 «至該等複數個輸出令的一相關聯輸出其中該等複數 個錯存元件和該等複數個輸出的關聯㈣ :參數’以㈣-編碼參數和㈣二編碼參數皆^於

   編碼規則’纟中該第—編碼參數和該第三編碼參數在整 個編碼過程中皆不會改變。 8.—種用於解碼的方法，其包括： 將用於儲存資料符號之複數個儲存元件中的每一個 :疋件耦合至-處理電路之複數個輸入中的一相關聯 該處理電路會被配置成' 用w、* 置成用以處理透過該等複數個輸 所收到的資料符號，並且锈 . 且透過該等複數個輸出來輸出該 過處理的資料符號，其中兮莖雜如 观其㈣等複數個料元件和該等 數個輸入的關聯性係取決於—第—解碼參數； 48 201014202 將該等複數個儲存元件中的每一個儲存元件耦合至該 等複數個輸出中的一相關聯輸出’其中該等複數個儲存元 件和該等複數個輸出的關聯性係取決於一第二解碼參數； 其中該第一解碼參數和該第二解碼參數皆取決於—解碼規 貝J，且其中該第一解碼參數和該第二解碼參數在整個解碼 過程中皆不會改變。 ’ 9.一種用於編碼的方法，其包括： ❹

   將用於儲存資料符號之複數個儲存元件中的每一個儲 存兀件耗合至-處理電路之複數個輸人中的—相關聯輸 2該處理電路會被配置^以處理透過料複數個輸入 2㈣符號、並料過該等複數個輸出來輸出該等 、，’_^過處理的資料符號，甘士 # β 數個齡’其中該等複數個儲存元件和該等複 數個輸人的關聯性絲第—編碼參數； 將該等複數個儲存元件中的 等複數個輸出中的—相關聯輸出每甘個健存…合至該 ，其中該等複數個儲存元 仵矛該荨複數個輸出的關聯性 其中該第一編碼參數和該第4於一第二編碼參數； 碼規則，且其中該第—編碼:編財數皆取決於-編 編碼過程中皆不會改變。 該第二編碼參數在整個 八、圖式： (如次頁） 49