TW201010035A - Quad flat non-leaded package - Google Patents

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TW201010035A TW098101388A TW98101388A TW201010035A TW 201010035 A TW201010035 A TW 201010035A TW 098101388 A TW098101388 A TW 098101388A TW 98101388 A TW98101388 A TW 98101388A TW 201010035 A TW201010035 A TW 201010035A
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Chun-Ying Lin
Shih-Wen Chou
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Chipmos Technologies Inc
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201010035 ID-200808003 16666twf-0p2.doc/n 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種晶片封裝，且特別是有關於一種 四方扁平無引腳（Quad Flat Non-leaded，QFN )封裝。 【先前技術】 隨著半導體工業的高度發展，電子及半導體裝置廣泛 地被應用於日常生活中’如娛樂、教育、交通運輸及家電 用品等方面。電子產品朝向設計複雜、尺寸小、重量輕及 人性化方面發展，以帶給使用者更多的方便。在封裝結構 中，導線架是常用的元件之一且應用於多種封裝產品。以 導線架的類型而言，四方扁平封裝（Quad Flat package， QFP)可分為！型接腳之四方扁平封裝（quadflatpackage with，T，iead’QFI)、J型接腳之四方扁平晶片封裝（quad flatpackage with，，j” lead，QFJ)及四方爲平無引腳
FlatN〇n—leaded，QFN)封裝。四方扁平無引腳封裝之導線 架的引腳*超㈣裝結構的邊緣，故其具有較小的體積。 此外四方扁平無引腳封f具有較短的訊號傳遞路徑及較 快之訊!賴遞速度，因此—直是低驗Uow pin count) 構裝型態的主流之一。 -般而言，在四方扁平無弓丨腳封裝的製造過程中，會 片配置於導線架上，其中導線架包括多個相互連 線制『電各晶片被—引腳組所環繞。各晶片透過打 線衣私電性連接於—引腳組。接著，形朗以包覆導線架、 3 201010035 ID-200808003 16666twf-0p2.doc/n 晶片及焊線的一封裝膠體。最後，透過單體化製程形成多 個四方扁平無引腳封裝。 【發明内容】 本發明提供一種四方扁平無引腳封裝，其具有較小的 厚度。 ❹ 本發明提出一種四方扁平無引腳封裝，包括一圖案化 導電層、一第一焊罩層、一晶片、多條焊線及一封装膠體。 圖案化導電層具有一表面。第一焊罩層配置於表面，其中 第一知罩層暴露出部分表面。晶片配置於第一焊罩層，其 中第一焊罩層位於圖案化導電層及晶片之間。焊線^性^ 接於晶片及第一焊罩層暴露出的圖案化導電層。封裝膠體 匕覆圖案化導電層、第一焊罩層、晶片及焊線。 _ 在本發明之—實施射’上叙W具有—主動表 墊面的—背面及配置於杨表面的多個焊 曰日月的背面與第一焊罩層接觸。 導電，包括-圖案化 圖案化導電層具有一 、多條焊線及一封裝膠體。 第—焊罩層暴露_分=第=罩層配置於表面，其t 出的部分表面。焊線 B曰片配置於第一焊罩層暴露 _，層。封電層焊= 201010035 ID-200808003 16666twf-〇p2.doc/n 層、晶片及焊線。 在本發明之一實施例中’上述之圖案化導電層包括― 晶片座及圍繞晶片座的多個引腳。 在本發明之一實施例中’上述之第一焊罩層從圖案化 導電層的表面延伸至晶片座及引腳之間的區域。 在本發明之一實施例中’上述之四方扁平無引腳封事 更包括一第二焊罩層’配置於晶片座及引腳之間。 在本發明之一實施例中，上述之第二焊罩層不與第一 焊罩層接觸。 θ ~ 在本發明之一實施例中，上述之晶片具有一主動表 面、相對主動表面的一背面及配置於主動表面的多個焊 墊，且晶片的背面與圖案化導電層的第一表面接觸。 在本發明之-實施例中，上述之四方扁平無引腳封裝 更包括一黏著層，配置於圖案化導電層及晶片之間。 —在本發明之-實施例中，上述之黏著層包括一 Β階黏 者層。 甘，本發明的四方解無引腳封裝具有用以強 化—構強度的焊罩層’以使得圖案化導電層可具有較、 的厚度。 為讓本發明之上述特徵和優點能更明顯易懂，下 舉實施例，亚配合所附圖式作詳細說明如下。 ' 【實施方式】 [第一實施例] 5 201010035 iU-2(JO8OS003 丨 6666twf-0p2.doc/n 圖1A至圖、1G為本發明第—實施例之四方扁平無引 腳封裝的製程剖視流程圖。請參考圖1A，提供具有一第一 表面m及一第二表面的導電層11〇。接著，部分地 移除位於預定區域之導電層110，以在導電層11〇的第一 表面m上形成多個凹⑽。在本實施例中，是透過半蝕 刻（half-etching )製程形成凹槽R。 ^請參考圖1B，形成一第一焊罩層120以完全覆蓋導 ❸ 電層110的第一表面112，以使得形成於導電層110的第 :表面112之凹槽R被第一焊罩層12〇所填滿。在一較佳 具施例中’更可在導電層110上進行掠化（br〇wn 〇xidati〇n) 處理或黑化（black oxidation )處理，以增加導電層11 ο之 表面粗度，進而提升導電層11〇與第一焊罩層12〇之間的 結合力。 接著，請參考圖1C，對第一焊罩層120進行圖案化 以形成多個第一開口 122，其中第一開口 122暴露出部分 第一表面112。換言之，形成於部分第一表面112的第一 烊罩層120定義出多個第一焊整U8。 在本實施例中，第一焊罩層120可為一固態狀焊罩 膜’且第一開口 122在第一焊罩層120被貼附於導電層no 之前或之後被形成。在一可選擇的實施例中，可將—液態 、焊罩塗層塗佈在導電層110的第一表面112上，並將其固 化及圖案化以形成第一焊罩層12〇。在本實施例中，第一 浑罩層120例如是一感光β階膜（photosensitive B-staged film)。 6 201010035 i^-zw〇u〇003 16666twf-0p2.d〇c/n 此外，在一較佳實施例中，可透過電鍍（plating)製 程在第一焊墊118上形成一電鍍導電層（未繪示）。電鍍 導電層可為鎳金疊層或其它適用的金屬層。值得注意的 是’可在第一焊罩層12〇形成於導電層11〇之前或之後形 成電鍍導電層。 請參考圖1D’將多個晶片130黏著於第一焊罩層 120’接著並形成多條焊線15〇以電性連接晶片13〇及導電 層11〇’其中各晶片130具有一主動表面132、相對主動表 面132的一背面134及配置於主動表面132的多個第二焊 墊136。各晶片130透過位於晶片130及導電層no之間 的一黏者層140而黏著於第一焊罩層120，以使得第一焊 罩層120位於導電層110及各晶片13〇之間。 在本實施例中，可透過打線（wire bonding)製程形成 焊線150，以使得各焊線150電性連接於一第一焊墊118 及一第二焊墊136之間。悍線150例如是金線。 在本實施中’黏著層140例如是一 b階黏著層 ❿ （B-Staged adhesive layer ) 。B 階雜著層 140 可為 ABLESTIK 的 8008、8008HT、6200、6201、6202C 或 HITACHI Chemical CO·，Ltd.提供的 SA_2〇〇_6、 SA-200-10。在本發明之一實施例中，B階黏著層14〇是被 开>成於一晶圓的背面。在切割晶圓之後可得到具有位於背 面134之黏著層140的多個晶片130。因此，b階黏著層 140適於大量生產。此外，可透過旋塗、印刷或其它適用 的製私以形成B階黏著層140。黏著層140係預先被形成 7 201010035 ID-200808003 16666twf-0p2.doc/n 於晶片130的背面134。特別的是，可先提供具有陣列地 排列之多個晶片130的一晶圓。接著，在晶片13〇的背面 134形成一二階黏著層，並透過加熱（heating)或紫外線 照射（UV irradiation)將其部分固化，以形成B階黏著層 140。此外，亦可在晶片130被貼附於第一焊罩層12〇之前， 在第一烊罩層120上形成B階黏著層14〇。 在本實施例中，B階黏著層14〇是在晶片13〇被貼附 參 於第一焊罩層⑽之後完全固化，或在之後透過後固化 (post curing)處理而完全固化，或在被封裝膠體16〇包 覆後完全固化。 請參考圖1E’形成包覆導電層11〇、第—焊罩層12〇、 晶片13〇及焊、線ISO的一封裝膠體。封裝膠體_的 材質例如是環氧樹脂（ep〇Xy resjn )。 請參考圖IF，對導電層110的第二表面114進行蝕刻 (etching)以形成一圖案化導電層11〇，，其中圖荦化導電 層11〇’包括一晶片座胸及環繞晶片座1 l〇a的多個引腳 ❹ 11Gb。㈣，透過單體化餘形成綠四方4平無引腳封 裝100。值得注意的是，可在於導電層110上形成第—焊 罩層120之後的任何製程步驟中’從第二表雨川將部八 導電層110移除。從第二表面114將部分導電層11〇移二 的方法例如是背餘刻（back-side etching )製卷。 ::1F所繪示，本發明的四方扁平無弓丨腳封裝_ 主要包括—圖案化導電層11G，、-第-焊罩層12〇' —曰 片130、多條焊、線15〇及一封裝膠體16〇。圖曰案化導電^曰 8 201010035 ιυ-^υυ»υϊ$003 16666twf-0p2.doc/n
❹ 110’具有一第一表面112,其中圖案化導電層110’包括一 晶片座110a及環繞晶片座110a的多個引腳110b，且第― 焊罩層120從圖案化導電層110’的第一表面112延伸至晶 片座110a及引腳110b之間的區域。第一焊罩層120配置 於第一表面112，其中第一焊罩層120暴露出部分第一表 面112。晶片130配置於第一焊罩層120,其中第一焊罩層 120位於圖案化導電層11〇,及晶片130之間。焊線150電 性連接於晶片130及第一焊罩層120暴露出的圖案化導電 層110’。封裝膠體160包覆圖案化導電層110’、第一焊罩 層120、晶片130及焊線150。 請參考圖1G，在一可選擇的實施例中，可在第一焊 罩層120形成多個第二開口 124,以使得各晶片130被配 置於一第二開口 124,且黏著於被第一焊罩層120暴露出 的第一表面112上。 [第二實施例] 圖2A至圖2H為本發明第二實施例之四方扁平無引 腳封裝的製程剖視流程圖。請參考圖2A，提供具有一第一 表面212及-第二表面214的導電層21()，並部分地移除 位於預定區域之導電層210，以在導電層21{)的第二表面 3 Ϊ形Ϊ多個^ 本實施例中，是透過半_ C half-etching )製程形成凹槽R。 言月參考圖2B，在導電層21〇的第二表面叫上之凹 槽R所在區域形成H罩層挪， 焊罩層220所填滿。接著，請炎 槽R被弟一 月麥考圖2C ’在導電層210 9 201010035 ιυ-ζυυδυδ003 16666twf-0p2.doc/n 的第一表面212形成具有多個第一開π ^ 汗早 層230，其中各弟一開口 232對應於一凹槽r ,且第一開 口 232暴露出部分第一表面212。 ❹
請參考圖2D，對被第一開口 232暴露出的導電層21〇 進行蝕刻，以形成一圖案化導電層210,，其中圖案化導電 層210’包括一晶片座21〇a及環繞晶片座21〇a的多個引腳 210b。請參考圖2E，對第一焊罩層230進行圖案化以形成 多個第二開口 234，其中第二開口 234暴露出部分第一表 面212。換言之，形成於部分第一表面212的第一焊罩層 230定義出多個第一焊墊216。 在本實施射’第-焊罩層23〇可為態狀焊罩 膜，且第一開口 232及第二開口 234是在第一焊罩層23〇 =貼附於導電層210之前或之後被形成。在一可選擇的實 知例中，可將一液態焊罩塗層塗佈在導電層21〇的第一表 面212上’並將其固化及圖案化以形成第一焊罩層別。 在本實施例中，第—焊罩層謂例如是—感光b階膜。 ，外’在-餘實_巾，可透過麵餘在第一焊 墊16上形成一電鍍導電層（未 =叠層或其它適用的金屬層。值得注意 ί層21G上形成第™焊罩層⑽之前叙後形成電鑛導電 230，並接 m 條5 201010035 1U-2UU8U»003 16666twf-0p2.doc/n 對主動表面242的一背面244及配置於主動表面242的多 個第二焊墊246。各晶片240透過位於晶片24〇及圖案化 導電層210’之間的一黏著層250而黏著於第一焊罩層23〇 上以使付苐一知罩層230位於圖案化導電層21〇,及各晶 片240之間。 在本實施例中，焊線26〇是透過打線製程被形成，以 使得各焊線260電性連接於一第一焊墊216及一第二 246之間。 請參考圖2G ’形成包覆圖案化導電層21〇，、第—焊 罩層230、第二焊罩層220、晶片240及焊線260的一封裝 膠體270。請參考圖2H，透過單體化製程形成多個四方^ 平無引腳封裝200。 相較於圖1F之四方扁平無引腳封裝10〇，圖2H之四 方扁平無引腳封裝200更包括配置於晶片座210a及引腳 2l〇b之間且不與第一焊罩層23〇接觸的—第二焊罩層22〇。 —在一可選擇的實施例中，可在第一焊罩層230形成多 > 個第二開口（未繪示），以使各晶片240配置於一第三開 口且黏著於被第一焊罩層230暴露出的第一表面212。 [第三實施例] 圖3A至圖3F為本發明第三實施例之四方扁平無引腳 封骏的製程剖視流程圖。請參考圖3A，提供一第一焊罩層 及具有—第一表面312及一第二表面314的一導電層 ，且第一焊罩層320是透過模造（molding)或印刷 (Printing)而形成於第一表面312。 11 201010035 ιυ-ζυυδυ^003 16666twf-0p2.doc/n 接著明參考圖3Β，透過微影（photolithography)钱 刻製程形成-圖案化導電層，，其中圖案化導電層逝 包括曰曰片座310a及環繞晶片座31〇a的多個引腳310b。 接著，請參考圖3C，對第一焊罩層32〇進行圖案化 以形成多個第-開口 322。換言之，形成於部分第一表面 312的第-焊罩層320定義出多個第一焊塾316。值得注意 的是，本發明並不限制用以形成圖案化導電層 310’及第一 ❹ 焊罩層320的第一開口 322之圖案化製程的順序。 在本實施例中，第—焊罩層320可為一固態狀焊罩 膜且第開口 322在第一焊罩層320被貼附於導電層310 之前或之後被形成。在—可選擇的實施例中，可將一液態 焊罩塗層塗佈在導電層31〇的第一表面312上，並將其固 化及圖案化以形成第_焊罩層32〇。在本實施例中，第一 焊罩層320例如是一感光b階膜。 此外在車乂佳實施例中，可透過電鐘製程在第一焊 整m上形成-電錢導電層（未繪示）。電鐘導電層可為 © 「鎳金疊層或其它適帛的金屬層。值躲意的是，可在於 導電層310上形成第—焊罩層32〇之前或之後形成電鑛導 電層。 請參考圖3D，將多個晶片33〇黏著至第一焊罩層 320’並接著形成多條焊線35()以電性連接晶片㈣及圖案 化導電層310,，其中各晶片33〇具有一主動表面说、相 對主動表面332的-背面334及配置於主動表面说上的 夕個第一焊墊336。各晶片33〇透過位於晶片33〇及圖案 12 201010035 JLJ-V 003 16666twf-0p2.doc/n 化導電層310,之間的-黏著層340而黏著於第—焊單層 32〇’以使得第-焊罩層32〇位於各晶片顶及圖案化導 層310’之間。 ％ 在本實施例中，焊線350是透過打線製程被形成，以 使付各焊線350電性連接於一第—焊塾316及 336之間。 請參考圖3E，形成包覆圖案化導電層,、第 ί^32#0、二片330及焊線350的—封裝膠體360。請參考 製程形成多個四方扁平無引腳封裝· 扁平心卿方扁平無引腳封裝100’圖3F之四方 扁千”、、引腳封裝300不從圖案化導電 312延伸至晶片座31〇a及 ^^ m 310a^ 之間的區域，且晶片 個第二開口7= Γ例中，可在第—焊罩層32g形成多 ❹ ㈣）’以使各晶片330配置於—第一門 口且焊罩層32〇暴露出的第—表面上開 、-不上所述，相較於傳統之四方扁 :之四:扁平無引腳封裝具有用以強化的= 使產能⑽職ghput)獲/提體/度及敕低的製造成本，以 雖然本發明已以實施例揭露如上 本發明，任何所屬技術領域中具 ^^非用以限定 本發明之精神㈣_，# 者，在不脫離 卞二并之更動與潤飾，故本 13 16666twf-0p2.doc/n 201010035 發明之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1A至圖1G為本發明第一實施例之四方扁平無引 腳封裝的製程剖視流程圖。 圖2A至圖2H為本發明第二實施例之四方扁平無引 腳封裝的製程剖視流程圖。 圖3A至圖3F為本發明第三實施例之四方扁平無引腳 ® 封裝的製程剖視流程圖。 【主要元件符號說明】 100、200、300 :四方扁平無引腳封裝 110、210、310 :導電層 110’、210’、310’ ：圖案化導電層 110a、210a、310a :晶片座 110b、210b、310b :引腳 參 112、212、312 :第一表面 114、214、314 :第二表面 118、216、316 :第一焊墊 120、230、320 :第一焊罩層 122、232、322 :第一開口 124、234 :第二開口 130、240、330 :晶片 132、242、332 :主動表面 14 201010035 υυ/-ζ.υυου 〇003 16666twf-0p2.doc/n 134、244、334 :背面 136、246、336 :第二焊墊 140、250、340 :黏著層 150、260、350 :焊線 160、270 :封裝膠體 220 :第二焊罩層 R :凹槽
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Claims (1)

  1. 201010035 〇υ〇003 16666twf-0p2.doc/n 七、申請專利範圍： 1. 一種四方扁平無引腳封裝，包括： 一圖案化導電層，具有一表面； 一第一焊罩層，配置於該表面，其中該第一焊罩層暴 露出部分該表面； 一晶片，配置於該第一焊罩層，其中該第一焊罩層位 於該圖案化導電層及該晶片之間； Φ 多條焊線，電性連接於該晶片及該第一焊罩層暴露出 的該圖案化導電層；以及 一封裝膠體，包覆該圖案化導電層、該第一焊罩層、 該晶片及該些焊線。 2.如申請專利範圍第1項所述之四方扁平無引腳封 裝，其中該圖案化導電層包括一晶片座及圍繞該晶片座的 多個引腳。 3.如申請專利範圍第2項所述之四方爲平無引腳封 裝，其中該第一焊罩層從該圖案化導電層的該表面延伸至 © 該晶片座及該些引腳之間的區域。 4.如申請專利範圍第2項所述之四方扁平無引腳封 裝，更包括一第二焊罩層，配置於該晶片座及該些引腳之 間且不與該第一焊罩層接觸。 5.如申請專利範圍第1項所述之四方扁平無引腳封 裝，其中該晶片具有一主動表面、相對該主動表面的一背 面及配置於該主動表面的多個焊墊，且該晶片的該背面與 該第一焊罩層接觸。 16 16666twf-0p2.doc/π 201010035 “ V SJ \·» «» 0 0 3 6. 如申請專利範圍第1項所述之四方扁平無引腳封 裝，更包括一黏著層，配置於該第一焊罩層及該晶片之間。 7. 如申請專利範圍第6項所述之四方扁平無引腳封 裝，其中該黏著層包括一 B階黏著層。 8. —種四方扁平無引腳封裝，包括： 一圖案化導電層，具有一表面； 一第一焊罩層，配置於該表面，其中該第一焊罩層暴 露出部分該表面； ® 一晶片，配置於該第一焊罩層暴露出的部分該表面； 多條焊線，電性連接於該晶片及該第一焊罩層暴露出 的該圖案化導電層；以及 一封裝膠體，包覆該圖案化導電層、該第一焊罩層、 該晶片及該些焊線。 9. 如申請專利範圍第8項所述之四方扁平無引腳封 裝，其中該圖案化導電層包括一晶片座及圍繞該晶片座的 多個引腳。 0 10.如申請專利範圍第9項所述之四方扁平無引腳封 裝，其中該第一焊罩層從該圖案化導電層的該表面延伸至 該晶片座及該些引腳之間的區域。 11. 如申請專利範圍第9項所述之四方扁平無引腳封 裝，更包括一第二焊罩層，配置於該晶片座及該些引腳之 間。 12. 如申請專利範圍第Π項所述之四方扁平無引腳 封裝，其中該第二焊罩層不與該第一焊罩層接觸。 17 201010035 Λ-J-^ 003 16666twf-0p2. doc/n 13. 如申請專利範圍第8項所述之四方扁平無引腳封 裝，其中該晶片具有一主動表面、相對該主動表面的一背 面及配置於該主動表面的多個焊墊，且該晶片的該背面與 該圖案化導電層的該第一表面接觸。 14. 如申請專利範圍第8項所述之四方扁平無引腳封 裝，更包括一黏著層，配置於該圖案化導電層及該晶片之 間。 15. 如申請專利範圍第14項所述之四方扁平無引腳 ® 封裝，其中該黏著層包括一 B階黏著層。
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