201005912 UMCD-2008-0051 27920twf.doc/n 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體元件，且特別是有關於一 種用於靜電保護放電保護電路之橫向擴散金氧半導體 (lateral double diffused metal oxide semiconductor； LDMOS) 元件。 【先前技術】 靜電放電(Electrostatic Discharge ; ESD)是造成大多數 的電子元件或電子系統受到過度電性應力（Electrical Overstress ; EOS)破壞的主要因素。這種破壞會導致半導體 元件以及電腦系統永久性的毁壞，因而影響積體電路 (Integrated Circuits ; ICs)的電路功能，使得電子產品工作 不正常。 在深次微米半導體製程中’由於元件尺寸微縮，元件 的靜電放電(Electrostatic Discharge ; ESD)耐受度相對變 差，因此，靜電放電防護設計在1C設計時即必需加以考 量。通常商用1C的靜電放電耐受度必需通過人體放電模 式(Human Body Model ·’ HBM) 2 kV與機器放電模式 (Machine Model ; MM) 200 V 的測試。 為了能夠承受如此高電壓的靜電放電測試，1C上的 靜電放電防護元件常具有大元件尺寸的設計。為了盡可能 節省晶粒面積，在佈局(layout)上，這種大尺寸的元件通常 以指狀(multi-finger)的方式來實現。 然而’對於目前廣泛使用於電源管理的LDMOS元件來 201005912 UMCD-2008-0051 27920twf.doc/n 說，指狀的LDMOS元件目前仍無法通過人體放電模式 (HBM)2kV與機器放電模式(MM)200V的測試，因此， 亟需一種具有足夠之靜電放電耐受度的LDMOS元件來作 為靜電放電保護電路之元件。 【發明内容】 本發明提供一種用於靜電放電保護電路之LDMOS元 件，其具有較高的靜電放電耐受度。
本發明提出一種靜電放電保護電路元件，其包括至少 一個橫向擴散金氧半導體（LDMOS)元件。LDMOS元件 包括具有第一導電型之基底、具有第二導電型之深井區。 基底包括第一區域與第二區域。深井區位於基底的第一區 域與第二區域之内。LDMOS元件還包括閘極、具有第一 導電型的植入區、具有第二導電型之階區、具有第二導電 型之第一摻雜區、具有第一導電型之基體區、具有第二導 電型之第二摻雜區以及具有第一導電型之摻雜區。閘極位 於第區域區與第二區域之間的基底上。植人區位於基底 之第一區域内。階區位於第一區域的深井區中。第一摻雜 區位於階區中。基體區位於第二區域的深井區中。第二掺 雜區位於基體區中。摻雜區位於基體區中，且與第二摻雜 區相鄰。 一 y 依照本發明之-實施例所述，上述之用於靜電放電保 護電路it件中，上述植人區位於第—摻魏與階區之間。 依照本料之—實施例所述，上述之祕靜電放電保 濩電路兀件中’上述植人區位於第—摻雜區下方。 201005912 UMCD-2008-0051 27920twf.doc/n 靜電放電保 靜電放電保 之間。 靜電放電保 依照本發明之一實施例所述，上述之用於 護電路元件中’上述植入區位於階區之中。 依照本發明之一實施例所述，上述之用於 護電路元件中，上述植入區位於階區與深井區 依照本發明之一實施例所述，上述之用於 護電路元件中，上述植入區位於深井區之中。 ❹ 上述第二導電型 喝·依照本發明之—實關所述，上述之用於靜電放電保 邊電路7〇件中，上述第一導電型為p型 為N型。 料依照本發明之—實施例所述’上述之祕靜電放電保 瘦電路元件中’上述第—導電型為，上述第二導電型 依照本發明之一實施例所述，上述之用於靜電放電保 護電路元件更包括—第二導電型淡摻雜區，位於閘極與第 二摻雜區之間的基體區中。 依照本發明之一實施例所述，上述之用於靜 護電路元件更包括：具有第-導電型之輕，位 的外圍；以及防護環，位於井區中。 依照本發明之一實施例所述，上述之用於靜電放電保 護電路元件更包括隔離結構，位於防護環與第二摻雜區^ 間。 依照本發明之一實施例所述，上述之用於靜電放電保 ，電路元件中，上述隔離結構包括場氧化層結構或淺溝渠 201005912 UMCD-2008-0051 27920twf.doc/n ，照本發明之-實施例所述，上述之用於靜電放電保 濩電路7G件包括數個上述之£]〇]^〇8元件。 ’、 護電實施例所述，上述之驗靜電放電保 " 返那些LDM0S元件之數個間極彼此連 接0 依照本發明之-實施例所述，上述之用於靜電放 =元件中，上述那些LDM0S元件之數個閉極連接呈 本發明之用於靜電放電保護電路之LDMOS元件，立 摻雜區下方形成植人區確實可以達到提⑽ 為讓本發明之上述特徵和優點能更明顯易懂 舉較佳實施例，並配合所關式，作詳細朗 ， 【實施方式】 本發明之用於靜電放電保護電路之LDm〇s ❿ 以=DNM〇S元件或LDPM〇s元件。以下，是以㈣應 其中以p型來表示第一導電型，而以n型來 但本發明並不以此為限。熟習此技藝者 可以將第一導電型置換成n型’將第二 導電型置換成P型以形成LDPMOS元件。 護電LDN觀s元件所構成之靜電放電保 4電路兀件為例來做詳細說明，但並_以 本發明並不對LDMOS元件的數量做特別的限制。 圖1為依照本發明之-實施例所緣示的用於靜電放電 8 201005912 UMCU-2〇08-0051 27920twf.doc/n 保護電路之LDNMOS元件的剖面示意圖。 請參考圖1，靜電放電保護電路元件包括LDNMOS元 件10、20包括P型基底1〇〇與n型深井區102。P型基 底100分為第一區域140、第二區域150a與第二區域 150b。第一區域140在第二區域15〇a與第二區域i5〇b之 間。N型深井區1〇2位於基底1〇〇的第一區域14〇、第二 區域150a與第二區域150b之中。在一實施例中，形成N 型深井區102的能量例如是16〇〇〜2000 KeV ;劑量例如是 1011 〜3xl012/cm2。 用於靜電放電保護電路之LDNMOS元件10還包括閘 極 110a、N 型第一摻雜區 l〇6、N 型階區(grade region)130、 兩個N型第二摻雜區i〇8a、P型摻雜區134a及P型基體 區104a。LDNMOS元件20還包括閘極u〇b、N型第一摻 雜區106、N型階區130、兩個N型第二摻雜區1〇沾、p 型摻雜區134b及P型基體區i〇4b。 N型階區130，其位於第一區域14〇内的深井區1〇2 中。在一實施例中，形成N型階區13 〇的能量例如是5 〇〜j 5 〇 KeV ;劑量例如是 ίο11 〜5xi〇I2/cm2。 N型第一摻雜區1〇6例如為摻雜區’其位於同導電 型的階區130中’作為用於靜電放電保護電路之 元件10、20的共同汲極區，藉由接觸窗與鮮墊電性連接。 在一實施例中，形成N型第一摻雜區1〇6的能量例如是 60~1〇〇1^¥;劑量例如是1〇14〜2><1〇15/(：1112。 P型基體區104a、104b分別位於第二區域15〇a、15肋 201005912 UMCD-2008-0051 27920twf. doc/n 内的N型深井區1〇2中。在一實施例中，形成p型基體區 104a、104b的能量例如是160〜200KeV;劑量例如是1〇]2〜4 xlO13 /cm2。 N型第二摻雜區l〇8a、l〇8b例如為N+摻雜區，分別 位於基體區104a、104b中，作為用於靜電放電保護電路之 LD丽OS元件10、20的源極區。在—實施例中形成n 型第二摻雜區108a、108b的能量例如是6〇〜1〇〇 KeV ;劑 量例如是1014〜2xl〇15/cm2。 P型摻雜區134a、134b例如為p+摻雜區，其分別位 於P型基體區104a、104b中，且夾於兩個N型第二摻雜 區l〇8a以及兩個！^型第二摻雜區1〇孙之間。在一例 中’形成P型摻雜區134a、134b的能量例如是35〜75 KeV; 劑量例如是1〇14〜SxloM/cm2。？型摻雜區13知、13牝分別 與N型第二摻雜區1〇8a、1〇8b透過接觸窗與源極電性 接。 ^閘極110a位於第一區域140與第二區域l5〇a之間的 /木井區102上’並且延伸至第一區域内的n型階區 上方’且延伸至第二區域15〇a内的部分的卩型基體區l〇4a 上方。閘極110b位於第一區域14〇與第二區域15〇b之間 的深井區102上’並且延伸至第一區域14〇内的N型階區 130上方，且延伸至第二區域15%内的部分的p型基體區 104b上方。閘極11〇a、11〇b是由閘極導電層以及閘介電 層所構成’閘極導電層以及閘介電層之侧壁還可以形成間 隙壁。在一實施例中，閘極110a、110b彼此電性連接，呈 201005912 UMCD-2008-0051 27920twf.doc/n 兩指狀。當然，靜電放電保護電路元件可以是由多個 LDNMOS元件構成，且各LDNMOS元件的閘極可以彼此 連接，而呈多指狀，如圖1A所示。 在一實施例中’用於靜電放電保護電路之LDNMOS 元件10、20還分別包括N型淡摻雜區136a、136b。N型 淡摻雜區136a位於閘極ll〇a與N型第二掺雜區i〇8a之 間；N型淡摻雜區136b位於閘極ll〇b與N型第二摻雜區 108b之間。 本發明之用於靜電放電保護電路之LDNMOS元件 10、20還可以包括P型井區116a與116b及防護環118a與 118b。P型井區116a、116b分別位於N型深井區102的外 圍。防護環118a、118b分別位於N型井區116a、116b中。 在一實施例中，防護環118a、118b分別以隔離結構l〇ia、 101b與N型第二摻雜區i〇8a、i〇8b隔絕。隔離結構l〇ia、 101b可以是淺溝渠隔離(STI)結構或是場氧化層(FOX)結 構。 值得注意的是’在本發明中’用於靜電放電保護電路 之LDMOS元件10、20還包括p型植入區132，其位於基 底100的第一區域140内^ p型植入區132中的摻質例如 是硼。P型植入區132的面積大於N型第一摻雜區1〇6之 面積’且小於N型階區130之面積。p型植入區132可與 現有的CDMOS製程整合’僅需藉由植入罩幕的形成以及離 子植入製程的施行即可形成之。p型植入區132的形成時 機並無特別的限制。p型植入區132的植入的深度與其植 11 201005912 UMCU-ZU08-0051 27920twf.doc/n 入的能量有關，其植入的能量約為10〜250 KeV。在一實施 例中’P型植入區132的劑量為N型階區130之劑量的0.5 〜1.5倍。在又一實施例中，p型植入區132的劑量為N 型階區130之劑量的〇.7〜1.3倍。在另一實施例中，p型 植入區132的劑量為N型階區130之劑量的〇·9〜U倍。 請參照圖1，在一實施例中，P型植入區丨32位於n 型第一摻雜區106與N型階區130之間。形成p型植入區 132的能量例如是i〇〜15 KeV ;劑量例如是2χ1〇13〜8χ1〇13 ’ /cm2。 在另一實施例中，請參照圖2, P型植入區132位於N 型階區130之十。形成p型植入區丨32的能量例如是15〜25 KeV;劑量例如是 2xl〇13〜8xl〇13/cm2。 在又一實施例中，請參照圖3，P型植入區132位於N 型階區130與N型深井區1〇2之間。形成P型植入區132 的能量例如是25〜35〖6¥;劑量例如是2父1〇13〜8\1〇13化1112。 在又一實施例中，請參照圖4, p型植入區132位於N ί 型深井區102之中。形成p型植入區132的能量例如是 100〜200 KeV ;劑量例如是 2χ1〇13〜8xl013 /cm2。 以圖4所示之本發明之用於靜電放電保護電路之 LDNMOS元件10來說，當所施加的ESD電壓值大於 LDNMOS元件10的N型深井區1〇2以及p型基體區i〇4a、 P型植入區132的接面的崩潰電壓時，透過累增崩潰機制 (avalanche breakdown mechanism) ’ 將產生電子流與電洞 流。電洞流將流經P型基體區l〇4a而到達與源極線連接的 12 201005912 υινι^ο-^υ08-005 1 27920twf.doc/n Ρ型摻雜區134a，使得Ρ型基體區l〇4a、Ρ型植入區132 的電壓準位增加。詳而言之，當跨壓於ρ型基體區l〇4a 電阻上的壓降大於侧向npn BJT的切入電壓（cut-in voltage)，由N型深井區102、P型基體區l〇4a以及N型 第二摻雜區108a所構成的側向npnBJT將被觸發。當侧向 npnBJT的被開啟之後’電洞流將注入經由ρ型植入區132 而被注入於P型掺雜區134a，以增加P型植入區132的電 ©壓準位。然後，當所注入的電洞流大於一臨界值時，由N 型第一摻雜區106、P型植入區132以及N型深井區102 所構成的垂直npn BJT將被開啟。一旦侧向npn BJT的以 及垂直npn BJT同時被開啟，在N型第一摻雜區1〇6、P 型植入區132、N型深井區102以及P型摻雜區134a形成 低阻抗路徑，以有效釋放ESD電流。 同樣地，對於圖1〜3之用於靜電放電保護電路之 LDNM0S元件10來說，在N型第一摻雜區1〇6與N型 階區130之間所形成的P型植入區132,或是在N型階區 # 130之中所形成的P型植入區132’抑或是在N型階區130 與N型深井區102之間所形成的P型植入區132,均可以 與N型第一掺雜區106、N型深井區102構成垂直npn ΒΓΓ，而與N型深井區102、P型基體區l〇4a、N型第二摻 雜區108a組成之側向npnBJT形成低阻抗路徑，以有效釋 放ESD電流。 在以上的實施例中’均是以單一且位於N型第一摻雜 區106正下方的P型植入區132來說明之。然而，本發明 13 201005912 u«aw(„〇8-〇〇51 27920twf.doc/n 並不以此為限，P型植入區132可以是由多個分離的小區 域所構成。例如是，p型植入區132是由多個與基底表面 平行的小區域所構成。抑或是，由縱向排列的多個小區域 所構成，例如，P型植入區132可以選擇性地同時位在圖 1至圖4所示的任意兩個、三個區域或同時位在這四個區 域之中。 P型植入區132也不限於在N型第一摻雜區1〇6的正 ❹ I方’其可以略微偏離N型第一摻雜區106的正下方而較 罪近閘極110a或ll〇b。此外，p型植入區132的濃度並 不限於均自分佈’也可以是成梯度分佈。 實驗例是以本發明之18伏特的LDNM〇s元件來作為 用於ESD靜電放電保護電路元件。實驗例所形成的 LDNMOS兀件在進行封|之前，經測量之後的電性關係圖 如圖5所不。實驗例所形成的LDNMOS元件及傳統的 LDNMOS兀件在進行封裝之後，經人體放電模式(HBM) #機1§放1：模測量之後的結果分別如表丨與表2 • 所示。 表1 HBM 測試（KV) __ 逆向 正向 2 晶粒3 晶粒4 晶粒5 晶粒6 1.8 1.8 1.8 >-8 __>8 >8 >8 >8 >-8 1 HBM 測試 (KV) 傳統元件 1 實驗例 | >8 >8 201005912 / kjivik,u-^〇0S-005\ 27920twf.doc/n 表2 MM MM測試（V) 測試 逆向 正向 (V) 晶粒1 晶粒2 晶粒3 晶粒4 晶粒5 昆粒6 傳統元件 125 200 150 125 -275 -825 -750 實驗例 >800 >800 >800 >800 -750 -750 -800
由圖5的結果顯示：實驗例之LDNMOS元件可以耐 受8安培以上的電流且其觸發電壓可維持在23伏特左右。 由表1、2的結果顯示：實驗例之人體放電模式(hbm) 測試的結果大於8 · 0 kV;機器放電模式(MM)測試的結果大 於 800 V。 綜合以上所述，本發明之用於靜電放電保護電路之 LDMOS元件可以在作為汲極的摻雜區下方增加不同導電 型的植入區確實可以達到提升用於高壓元件之ESD保護 兀件之效能，使其可以通過商用IC的靜電放電耐受度必 需通過人财龍式(HBM) 2 kv與顧放電 200 V的測試。 ’ 、另外，本發明之用於靜電放電保護電路之ldM〇s元子 可Hf 5有冑源管理之半導體元件(PGwet management I< t j簡單且可與現有的CDM0S製程整合，且成本低，ί 具万兄景力0 太路Γ然^發邮以實關揭露如上，然其並非用以限; 本發明之技術賴巾具有通常知識者，在不戲 、月子範圍内，當可作些許之更動與潤飾，因必 15 201005912 ^^^-^.«08-0051 27920twf.doc/n ^發明之保護範圍當視後附之申請專利範圍所界定者為 【圖式簡單說明】 圖1為依照本發明之—實施例所緣示的用於 保護電路之LDNMOS元件之剖面示意圖。 电電 圖1A為依照本發明之一實施倾緣示的用於 電保護電路之LDNMOS元件之上視圖。 、罨
圖2為依照本發明之另—實施例所緣示的用於 電保護電路之LDNMOS元件之剖面示意圖。 電 ，3為依照本發明之又—實施例所♦示的用 電保護電路之LDNMOS元件之剖面示意圖。 電 圖4為依照本發明之再—實 電保護電路之LDNMOS元件之剖衫親。、靜電放 谁-^ 為依^本發明實驗例卿成的LDNM0S在 進仃封裝之前所測量的電性關係圖。 社 【主要元件符號說明】 10、20 : LDNMOS 元件 100 : P型基底 101a、101b :隔離結構 102 : N型深井區 104a、104b : P型基體區 106、108a、108b : N 型換雜區 110a、110b :閘極 116a、116b : P 型井區 27920twf.doc/n 201005912 wxvx\_xjl-/-^.v/08-005 1 134a、134b : P型摻雜區 118a、118b ··防護環 130 :N型階區 132 : P型植入區 136a、136b : N型淡摻雜區 140 :第一區域 150a、150b :第二區域
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