TW200949971A - Structure and method for determining a defect in integrated circuit manufacturing process - Google Patents

Structure and method for determining a defect in integrated circuit manufacturing process Download PDF

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Description

200949971 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種使用粒子束系統(particle beam system) 之積體電路製程，特別是有關於一種在積體電路製程中，判定缺 陷的測試結構及方法。 【先前技術】 帶電粒子束系統(charged particle beam system)，例如電子束檢 查系統(electron beam inspection system: EBI)逐漸被應用於先進積 o 體電路製造。該系統具有高解析度，可被用以檢查光學檢查系統 無法檢查之微小物理缺陷。電子束檢查系統的另一個優點是，續 由表面帶電所產生的灰階差異(gray level variati〇n)，電子束檢查永 統3b夠彳貞測電路中的電壓對比缺陷(v〇itage⑺血脱defect)，例如續 路(open circuit)、短路(short circuit)或晶圓表面下的漏電流 (leakage)〇 在動態機存取記憶體(dynamic random access memory)的製 造中，可以因為字線(评沉以^^間的層間介電層^泔灯丨吵打出以沈打七 ILD)之沈積製程之空孔(void)或餘孔(keyhole)而形成管線缺陷 (piping她ct)。導電材料，例如多晶矽，被填充於接觸孔時，毯 會填入相鄰接觸塞(contact plug)之間的層間介電層之空孔或綸 孔’因而導致相鄰接觸塞(contactplug)之間的電性短路。對於未道 ^之多晶雜觸塞來說’此種缺陷非常不易細，有時需要以破 火製程’確保電子束檢查系統能夠細管線缺陷。 隨著動J賴存取記紐的尺寸持_小，字賴嶋之寬度深 度比(aspectratio)之增大，管線問題更具挑戰性。 【發明内容】 本發明揭露-齡積體電路触巾，舣-雜之結構與意 200949971
''ST ，。具有缺陷之微電子裝置(defective microelectronics device)(以卞 簡稱缺陷裝置)可以被形成於一測試結構，藉以使用一帶電粒子束 系統監控積體電路製程。本發明所提供之測試結構具有規律性間 隔之正常裝置與缺陷裝置，其一目的為偵測接觸塞之間的電性短 路’例如：管線缺陷。該等裝置之間隔可以是每隔一列、每隔二 列、每隔一行、或每隔二行等。 另一方面，本發明揭露一種在積體電路製程中，用以判定一 缺陷之方法’該方法包含下列步驟：提供位於一樣本(sample)之複 數之正常主動區(normal active area);安置複數之缺陷主動區 (defective active area)至該樣本，其中，該正常主動區與該缺陷主 動區交錯；得到該樣本之一帶電粒子顯微鏡影像(charged particl& microscope image)，例如一掃描式電子顯微鏡影像(scanning electron microscope image);以及藉由該帶電粒子顯微鏡影像，判 定位於該樣本之該缺陷。 該缺陷可以是正常主動區之由空孔所引發的短路 (void-induced short)或非開路接觸(non-open contact)。該等主動區可 以是，導體裝置之主動區，最佳地，複數之正常主動區形成於複 數之第一陣列，以及複數之缺陷主動區形成於複數之第二陣列匕 其中，第一陣列與第二陣列之配置可以是下列配置之一或其任何 結合：每二該第二陣列被至少一該第一陣列隔開；每二該第一陣 列被至少一5亥第二陣列隔開；至少二該第一陣列被並列形成；至 少一§亥.第一陣列被並列形成。 【實施方式】 本發明是有關於一種使用粒子束系統之積體電路製程。下列 欽述係用以使該領域普通技術人員能了解本發明之内容並據以實 施。然而，除了如下描述外，本發明還可以廣泛地在其他的實砵 例施行’且本發明的範圍並不受實施例之限定，本發明的範圍並 200949971 不受實施例之限疋，舉凡其他未脫離本發明所揭示精神所完成之 各種等效改變或修飾都涵蓋在本發明所揭露的範圍内。 根據本發明之系統與方法，積體電路裝置刻意地摻雜在離子 摻雜製程中’形成井區(well)、通道(channel)、源極/汲極(s〇urce /drain)及袋狀區(pocket)之特定種類粒子，藉以成為洩漏或短路之 電路。這些裝置可被作為在生產線前端(front end of line: FEoL)之 製程控制中，以灰階(gray level)量測監控裝置漏電流的參考圖樣 (reference pattern) 〇 ❹ 第一圖顯示一具有管線缺陷108之半導體裝置1〇〇，管線缺 陷108位於兩多晶石夕導電塞(landing pad plug)之間，管線缺陷 由字線(wordline) 107之間的空孔所引發。第一圖也顯示多晶石夕導 電塞(landing pad plug)之接觸開路(contact open) 109，該接觸開路 (contactopen) 109也是一個致命缺陷。如圖所示，該半導體裝置同 時包含一 ρ型摻雜基板(p-type doped substrate) 101、一 p型摻雜井 區(p-type doped well) 102、重摻雜 η 型源極與汲極(heavily n-typb doped source and drain) 103、淺溝槽隔離(shallow trench isolation: STI) 104 及層間介電層(interlayer dielectric: ILD) 105。 o 第二A圖顯示一正常p型金氧半導體褒置(p-type doped metal-oxide-semiconductor: PMOS)200 之剖面圖。該 p 型金氧半導 體裝置 200 包含一 ρ 型摻雜基板(p-type doped substrate) 202、一 ii 型摻雜井區(n-type doped well) 204、一 η型摻雜袋狀區(η-ίγρέ doped pocket) 206、一 η 型摻雜通道(n-type doped channel) 208、查 摻雜 p 型源極與汲極(heavily p-type doped (P+) source and drain) 210、一極薄之閘介電層（gate dielectric) 212、一導電閘電極 (conducting gate electrode) 214 及側壁間隔物(sidewall spacer) 216。第二B圖顯示一正常n型金氧半導體裝置(n-type doped metal-oxide-semiconductor: NMOS) 250 之剖面圖。該 n 型金氧半_ 200949971 體裝置 250 包含一 p 型摻雜基板(p_type doped substrate) 252、一 p 型摻雜井區(p-type doped well) 254、一 p型摻雜袋狀區(p-type doped pocket) 256、一 p 型摻雜通道(p-type doped channel) 258、聋 掺雜 n 型源極與没極(heavily n-type doped source and drain) 260、 一極薄之閘介電層(gate dielectric) 262、一導電閘電極(conducting gate electrode) 264 及側壁間隔物(sidewall spacer) 266。 藉由將具有n型摻雜源極/沒極之裝置之p型井區之摻雜以口 型井區之摻雜取代，可形成具有源極/没極與井區間短路之裝置。 這些^有缺陷的裝置造成所連接之多晶矽導電塞(landing pad plu^ 具有亮電壓對比（bright voltage contrast)。當η型井區為一巨大共 同井區’多晶梦導電塞連接至一虛接地^〇ιιη_ 第三A圖顯示一正常n型金氧半導體裝置250之剖面圖(同第 二B圖）。第三B圖顯示一具有源極/没極與井區間短路之n型金 氧半導體裝置300之剖面圖。源極/没極與井區間短路係藉由刻意 地使用不正確的井區摻雜類型301而形成。不使用ρ型摻雜粒子^ 例，硼(boron) ’而改用η型摻雜粒子，例如磷(phosphor)，摻雜 於該井區。第三C圖顯示一具有缺陷之裝置35〇，裝置35〇具有p 型摻雜基板(p-type doped substrate) 354及一 p型摻雜井區 doped well) 352 ’裝置350不具有源極/汲極，裝置35〇係刻意地省 略η型摻雜源極/汲極之摻雜製程而形成。 本發明揭露一種在積體電路製程中，用以判定一缺陷之方 广包含下列步驟：提供位於—樣本(讓_之複數之正常主動區 ;安置複數之缺陷主動區(defective active㈣ 士I 中正常主動區與該缺陷主動區交錯；得到該樣 « ίi访顯微鏡影像(Charged particle microscope image);以 及藉由該帶餘子顯魏影像，欺位於雜本之該缺陷。 200949971 r ./'缺，了以是正常主動區之由空孔所引發的短路 (voi -m uce short)或非開路接觸(non_〇pen c〇ntact)。例如由空孔 所引發的鱗可以藉由驗触祕之帶雜子酿鏡影像=亮 電壓對比(bright voltage ，嶋為bvc)影像簡定，而非 開路接觸可以藉由監控該絲區之帶錄子臟郷像之暗電壓 對比(darkvoltagecontrastimage，簡稱為DVC)影像而判定，該暗 =對比影像具有大電壓對比差異（large ν〇1_ difference)。另一方面’該樣本包含一動態隨機存取記憶體咖腿^ random access memory)，而且該帶電粒子顯微鏡影像包含一掃描式
電子顯微鏡影像(scanning electron microscope image) 〇 該等主動區可以是半導體裝置之主動區，例如，該正常主動 區可以疋具有重摻雜η型源極與汲極(heavily d〇ped s〇urce and drain)以及p型摻雜井區(p_^ype d〇ped weii)之半導體裝置之至 動區(N+/P-well);該缺陷主動區可以是具有重摻雜p型源極與汲 極(heavily p-type doped source and drain)以及 p 型摻雜井區❻令坪 (!〇1^1^^11)之半導體裝置之主動區(?+/?^611)，或者是具有重換雜 n 型源極與沒極(heavily n-type doped source and drain)以及 n 型摻 雜井區(n-type doped well)之半導體裝置之主動區…痛意丨丨）。^ 另外，該缺陷主動區可以是具有重摻雜p型源極與汲極 (heavily p-type doped source and drain)以及 n 型摻雜井區(n_type doped well)之半導體裝置之主動區(p+/N_weU);或者是具有 摻雜井區(p-type doped well)與未摻雜源極與汲極(undoped s〇urce and dram)之半導體裝置之主動區(p_weli);或者是具有n型摻雜井 £(n type doped well)與未換雜源極與没極(und〇ped source dnd dram)之半導體裝置之主動區(N-well)。最後，該缺陷主動區可以是 具有P型摻雜基板(p-type doped substrate)之半導體裝置之主動區。 在本實施例之一例子中，該複數之正常主動區形成於複數之 200949971 第一陣列’而且該複數之缺陷主動區形成於複數之第二陣列，其 中’第一陣列與第二陣列之配置可以是下列配置之一或其任何結 合：每二該第二陣列被至少一該第一陣列分開；每二該第一陣列 被至少一該第二陣列分開；至少二該第一陣列被並列形成；至少 一該第一陣列被並列形成。 第四圖顯示一根據本發明之揭露之方法之流程圖4〇〇。如圖 所示’首先，如步驟410，提供複數之正常主動區(normal active area);接著，如步驟420，提供複數之缺陷主動區(defectiveactive area) ’接著’如步驟430以及步驟440，得到一帶電粒子顯微鏡之 影像，例如一掃描式電子顯微鏡（scanning eleetr〇n micr〇sc〇pe)之 影像’並且藉由該影像判定目標缺陷(target defe叫。 ·,ί 本發明揭露一種在積體電路製程中，用以判定一缺陷之測試 結構，該被揭露之測試結構包含：複數之正常主動區形成於複數 之第一陣列；以及複數之缺陷主動區形成於複數之第二陣列，其 中，该第一陣列與該第二陣列交錯，而且該缺陷係藉由監控該主 ，區之該帶電粒子顯微鏡影像之電壓對比(voltage contrast)而判 定0 該缺陷可以是正常主動區之由空孔所引發的短與 (void-induced short)或非開路接觸(non_open c〇ntact)。例如，由空子丨 所引發的短路可以藉由監控該主動區之帶電粒子顯微鏡影像之亨 電壓對比(bright voltage _rast，帛麟bvq影像關定，而# 開路接觸可以藉由監控該絲區之帶電粒子織鏡影像之暗電層 對比(dark voltage contrast，簡稱為DVC)影像而判定，該暗電壓 比影像具有大電壓對比差異(large v〇itage contrastdifference)。另一 方面，該樣本包含一動態隨機存取記憶體(dynamic _〇ιη a_ ^emory)，巧該料奸顯織雜包含-掃料電子顯微鏡景 像(scanning electron microscope image)。 200949971 該等主動區可以是半導體裝置之主動區，例如，該正常主動 區可以是具有重摻雜η型源極與汲極(heavily n_type doped source and drain)以及p型摻雜井區(p-type doped well)之半導體裝置之主 動區(N+/P-Well);該缺陷主動區可以是具有重摻雜p型源極與汲 極(heavily p-type doped source and drain)以及 p 型摻雜井區(p-type (1叩以〜611)之半導體裝置之主動區(?+/?，11)，或者是具有重換雜 n 型源極與汲極(heavily n-type doped source and drain)以及 n 型摻 雜井區(n-typedopedwell)之半導體裝置之主動區另 外’該缺陷主動區可以是具有重摻雜p型源極與汲極(heavily p々pe d0Ped source and drain)以及 η 型摻雜井區(n_type doped well) © 之半導體裝置之主動區(P+/N-well)。最後，該缺陷主動區可以是具 有P型摻雜井區(p-type doped well)與未摻雜源極與汲極(und〇ped source and drain)之半導體裝置之主動區(P_well);或者是具有n型 摻雜井區(n-type doped well)與未摻雜源極與汲極(undoped s〇urce and drain)之半導體裝置主動區(N-weu);或者是具有p型摻雜基板 (ρ-type doped substrate)之半導體裝置主動區。 ·» 第一陣列與第二陣列之配置可以是下列配置之一或其任何結 合：每二該第二陣列被至少一該第一陣列分開；每二該第一陣列 ❹ 被至少一該第二陣列分開；至少二該第一陣列被並列形成；至少 一s亥第二陣列被並列形成。 參考第五A圖、第五B圖、第七A圖以及第七B圖作為本 發明之一1子。第五B圖的測試結構是一個具有缺陷的動態隨機 存取§己憶單元(DRAM cell)，主動區的每隔一列具有源極/汲極與井 區間短路。因此，此測試結構具有一列正常主動區、一列缺陷主 動區的交錯設置。如第七B圖所示，此一測試結構的帶電粒子顯 微鏡影像具有規律性明暗間隔電壓對比之導電塞，例如多晶梦攀 電塞(polysilicon plug)。相對地，第七a圖顯示如第五a圖正常的 動態隨機存取記憶單元(DRAM cell)的多晶矽導電塞之帶電粒子 200949971 contrast
顯微鏡影像，其具有非常小之電壓對比差異(v〇lt variation) ° B 參考第六A圖、第六B圖、第八A圖以及第八B圖作為本 =之另-例子。第六B圖_試結構是—個具有 機存取記憶單元(DRAM edl)，主動_每隔二列具有p型摻^ 板(p-type doped substrate)、p型摻雜井區如咖如㈣^職未$ 雜源極與汲極(undoped source and由㈣。因此，此測試結構且有 兩列正常主祕、兩列缺陷主動區的交錯設置％u圖所示， 此-測試結構的帶餘子顯微鏡影像具有規律_暗間隔電壓對 比之導電塞’例如多晶石夕導電塞(p〇ly sQic〇n Plug)。相對地，第八 A圖顯示如第六A圖正常的動態隨機存取記憶單元(DRAM eell) 的多晶矽導電塞之帶電粒子顯微鏡影像，其具有非常小之電壓對 比差異(voltage contrast variation)。 要摘測如第五A圖所示之正常動態隨機存取記憶單元 (DRAM cell)之導電塞連接層(landing pad plug layer)的管線缺陷 (piping defect)是非常困難的。這是因為在正常導電塞與缺陷導電 塞之間，如第九A圖所示帶電粒子顯微鏡影像之虛線區 901A/902A ’只有非常小之電廢對比差異（v〇itage c〇ntrast variation)。相對地，偵測如第五B圏所示之具有缺陷的動態隨機 存取記憶單元(DRAM cell)[本發明所提供之測試結構]之導電塞連 接層(landing pad plug layer)的管線缺陷(piping defect)則容易許 多。如第九B圖所示帶電粒子顯微鏡影像之虛線區9〇iB/9〇2B， 其亮電壓對比缺陷(bright voltage contrast defect)十分容易辨別。 類似地，要偵測如第六A圖所示之正常動態隨機存取記憶單 元(DRAM cell)之導電塞連接層(landing pad plug layer)的管線缺 陷(piping defect)是非常困難的。這是因為在正常導電塞與缺陷:導 電塞之間，如第十Α圖所示，只有非常小之電壓對比差異(v〇itage 200949971 contrast variation)。相對地，偵測如第六b圖所示之測試結構則容 易許多，如第十B圖所示之帶電粒子顯微鏡影像，管線缺陷所導 致之亮電壓對比缺陷(bright voltage contrast defect: BVC defect)則 較為容易偵測 ' 第五B圖所示之結構也可以用來幫助偵測接觸開路卜⑽也以 open)，陷。第十一 A圖顯示在第五a圖所示之正常動態隨機存取 記憶單元(DRAM cell)中的接觸開路(contact 0pen)缺陷11〇1a。該 接觸開路(contact open)缺陷顯現暗電壓對比（dark vdtage c〇ntrast: DVC) ’且具有非常小的電壓對比差異(voltage contrast variation)。 ® 相對地’作為第五B圖的結果，第十一B圖顯示連接至N+/N_w谢 之導電塞的接觸開路(contact 〇pen)缺陷iioiB具有大電壓對比差 異(strong voltage contrast)。 類也，第十二A圖顯示在第六a圖所示之正常動態隨機存 取β己憶單元(DRAM cell)中的接觸開路(contact 0pen)缺陷。該接觸 開路(contact open)缺陷顯現暗電壓對比（dark讀卿e〇ntrast: DVC) ’且具有非常小的電壓對比差異(v〇itagec〇ntrastva如細）。 相對地，作為第六B圖的結果，第十二B圖顯示連接至 ❷ p-well/p-substrate之導電塞的接觸開路(contact〇pen)具有大電壓對 比差異(strong voltage contmst；)» 上述之實施例僅係為說明本發明之技術思想及特點，其 在使熟悉此技藝之人士能了解本發明之内容並據以實施，能 以定本發明之專利_ ’即凡其他未麟本發贿揭示精神 所完成之各鮮奴變絲飾都涵蓋林拥賴露 ， 均應包含在下述之申請專利範圍内。 固門 11 200949971 【圖式簡單說明】 第一圖顯示於動態隨機存取記憶體之導電塞連接層(landing pad plugjayer)之管線缺陷(piping defcct)與開路缺陷(〇pen也免以）。 第二A圖顯示一正常p型金氧半導體裝置pMos)之剖面圖。 第亡B圖顯示一正常n型金氧半導體裝置wmos)之剖面圖。 Α圖顯示一正常η型金氧半導體裝置mmos)之剖面圖。 第二Β圖顯示一具有源極/沒極與井區間短路之η型金氧半導 體裝置(NMOS)之剖面圖。 第二C圖顯示一具有ρ型摻雜基板、一 ρ型摻雜井區，不具 有源;^/汲極摻雜之具有缺陷之裝置(P-weM)-substrate)。
第四圖顯示本發明揭露之方法之流程圖。 第五A圓顯示一正常動態隨機存取記憶單元。 第五B圖顯示根據本發明一實施例之一測試圖樣(於贫 pattern)〇 第六A圖顯示一正常動態隨機存取記憶單元(DRAMcdl)。 第六B圖顯示根據本發明另一實施例之一測試圖樣(test pattern) ° 第七A圖顯示第五A圖之動態隨機存取記憶單元(DRAM cell) 之多晶石夕導電塞之預期電壓對比(expected v〇hage contras0。 ❹ 第七B圖顯示第五B圖之連接至測試圖樣(testpattem)之多晶 石夕導電塞之預期電壓對比(expected voltage contrast^ 第八A圖顯示第六A圖之動態隨機存取記憶單元(DRAM cell) 之多晶石夕導電塞之預期電壓對比(eXpected v〇itage contrast)。 第八B圖顯示第六b圖之連接至測試圖樣(testpattem)之多晶 矽導電塞之預期電壓對比(expected voltage contrast)。 第九A圖顯示第五a圖之具有管線缺陷⑼扣呢defect)之動態 隨機存取記憶單元（DRAM cell)之未回火多晶梦導電塞 (non-annealed polysilicon plug)之預期電壓對比(expected voltage contrast) ° 第九B圖顯示第五B圖之具有管線缺陷(pipingdefect)之測試 12 200949971 圖樣(test pattern)之未回火多晶石夕導電塞(n〇n-annealed polysilicon plug)之預期電壓對比(expected voltage contrast)。 第十A圖顯示第六A圖之具有管線缺陷(piping defect)之動態 隨機存取記憶單元(DRAM cell)之未回火多晶砍導電塞 (non-annealed polysilicon plug)之預期電壓對比(expected voltage contrast)。 第十B圖顯示第六B圖之具有管線缺陷(pipingdefect#測試 圖樣(test pattern)之未回火多晶石夕導電塞(non-gj^aied p〇iySiiicon plug)之預期電壓對比(expected voltage eontrast>。 第十一 A圖顯示弟五A圖之具有接觸開路缺陷(contact 0pen ® defect)之動態隨機存取記憶單元(draj^ cdl)之未回火多晶矽導電 塞(non-annealed polys ilicon plug)之預期電壓對比(eXpected dark voltage contrast)。 第十一 B圖顯示第五B圖之具有接觸開路缺陷(c〇ntact open defect)之測試圖樣（test pattern)之未回火多晶石夕導電塞 (non-annealed polysilicon plug)之預期電壓對比(expected dark voltage contrast) 〇 第十二A圖顯示第六A圖之具有接觸開路缺陷(c〇ntact 〇pen defect)之動態隨機存取記憶單元(dr^ cdl)之未回火多晶矽導電 〇 塞P〇1ysilicon Plug)之預期電壓對比(expected voltage contrast) ° •’ 乂 第十二B圖顯示第六B圖之具有接觸開路缺陷(c〇ntaet 〇pen defect)之測試圖樣（test pattern)之夫回*容曰欲连雷窠 (non-amiealed polysilicon plug)之預期電壓對比(ex^cted 讀卿 contrast) ° 【主要元件符號說明】 100 半導體裝置 101 P型摻雜基板 102 P型摻雜井區 200949971 103 104 105 107 108 109 200 202 204 206 208 210 212 214 216 250 252 254 256 258 260 262 264 266 300 301 350 352 354 400 重摻雜η型源極與没極 淺溝槽隔離 層間介電層 字線 管線缺陷 接觸開路 正常Ρ型金氧半導體裝置 Ρ型摻雜基板 η型摻雜井區 η型摻雜袋狀區 η型摻雜通道 重摻雜Ρ型源極與淡極 閘介電層 導電閘電極 側壁間隔物 正常η型金氧半導體裝置 ρ型摻雜基板 p型摻雜井區 Ρ型摻雜袋狀區 Ρ型摻雜通道 重摻雜η型源極與汲極 閘介電層 導電閘電極 側壁間隔物 具有源極/没極與井區間短路之η型金氧半導體裝置 不正確的井區摻雜類型 具有缺陷之裝置 Ρ型換雜井區 Ρ型摻雜基板 判定一缺陷之方法 200949971 410 提供複數之正常主動區 420 提供複數之缺陷主動區 430 得到一顯微鏡影像 440 藉由該顯微鏡影像判定該缺陷 901A 虛線區 902A 虛線區 1101A 接觸開路缺陷 1101B 接觸開路缺陷
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Claims (1)

  1. 200949971 七、申請專利範圍： 1. 一種在積體電路製程中，用以判定一缺陷之方法，包含： 提供位於一樣本(sample)之複數之正常主動區(n〇rmal active area); 女置複數之缺陷主動區(defective active area)至該樣本，其 中亥正常主動區與該缺陷主動區交錯(Interlaced); 得到該樣本之一帶電粒子顯微鏡影像(charged partide microscope image);以及 藉由該帶電粒子顯微鏡影像，判定位於該樣本之該缺陷。 2. 如申义專利範圍第【項所述之用以判定一缺陷之方法，其中，該❹ 缺陷係該正常主動區之一由空孔所引發的短路(v〇id_hduced shorts 〇 3. 如申請專利範圍第2項所述之用以判定一缺陷之方法，其中，該 由空所引發的短路係藉由監控該主動區之該帶電粒子顯微鏡影 像之冗電壓對比影像(bright voltage contrast image)而判定。 4. 如申請專利範圍第1項所述之用以判定一缺陷之方法，其中，該 缺1^係《亥正吊主動區之一非開路接觸(n〇n_〇pen⑺加啦）0 5. 如申請專利範圍第4項所述之用關定—缺陷之方法，其中，該 ^路，觸補由監減絲區之該帶餘子顯微鏡影像之暗電 壓對比影像(dark voltage contrast image)而判定，該暗電壓對比影僳 具有大電壓對比差異voltagec贈。 6. 如申請專利巧圍第1項所述之用以判定一缺陷之方法，其中，該 樣本包3動態隨機存取記憶體((^啦化rand〇m咖挪。 7. 如申請專利範圍第i項所述之用以判定一缺陷之方法，其中，該 16 200949971 等主動區係轉體裝置之主動區。 圍有第重;= (Ν+ΖΡ-wdl)之半導體| U極系及極以及* Ρ ϋ摻雜井區 9.如申請專利範圍第7項所述 缺陷主動區係具有重摻雜斤f型^疋一缺陷之方法，其中，該 (P+/P-well)之半導體襞置之主動區、。，、汲極以及P型摻雜井區 Ο 該缺之妓，其中， 之半導體裝置HU、極與没極以及η型摻雜井區 (P+/N-wdl)之半*體裝^之主動區，、波極以及n型摻雜井區 ^士T請翔朗第7項所叙用 ❷區係具有。型推雜井一 半Ϊ:裝 第7項所述之_仪一缺陷之方法，其中， ΐ之ΐ動區Γ n型摻雜井區^—e)之半導體裝 第7項所述之用以航一缺陷之方法，其中， 、 區係具有P型摻雜基板之半導體裝置之主動區。 15·如申請專利範圍第1項所述之用以判定-缺陷之方法，其中， 17 200949971 ㈣微鏡__ 區形成於複數之第二陣列。*陣列，該複數之缺陷主動 π·如申請糊_第16項所述之Μ 每二該第二陣列被至少一該第一陣列隔開。、方法，/、中， 〇 18. 如申請專利範圍第16項所述之用以判 ' 每二該第一陣列被至少一該第二陣列隔開。、 4八’ 19. 如申請專利麵第16項所述之用 至少二該第-陣列被並列形成。 心贼㈣万法其中’ ΐ.Γ 7„第16項所述之㈣判定-缺陷之方法，直中， 至少二該第二陣列被並列形成。 /、τ Ο 21·一ϊί繼Ϊ路餘巾，、用以狀—缺陷之職結構，包含·· 硬數之正㊉主動區形成於複數之第一陣列.以及 列與ίίί：!主錯動區形成於複數之第二陣列，其中，該第一陣 之電储城麟球^轉錄伟微鏡影像 申請專利範圍第21項所述之用以欺一缺陷之測士 ^^M^(v〇id-Lduced 18 200949971 23·如申請專利範圍帛22項所述之用以判定一缺陷之測試結構，其 中，該由空孔所引發的短路係藉由監控該主動區之該帶電粒子^ 微鏡影像之亮電壓對比影像(bright voltage c〇ntrast image)而判定。 24·如申請專利範圍第21項所述之用以峡一缺陷之測試結構 中，該缺陷係該正常主動區之一非開路接娜〇11_啊咖邮）。、 專利範圍第％項所述之用簡定—缺陷之測試結構，t 由f控該主動區之該帶電粒子顯微細象 定-缺陷之測試結構，其 所述之用以判定一缺陷之測試結構，其 參 t判定一缺陷之測試結構，其 區(P+/P-Well)之半置重型源極與淡極以及鳴雜井 中，該缺 定二缺陷之測試結構，其 區(N+m-wdl)之半導體裝置之主動^原極與汲極以及η型摻雜井 中，該缺陷主之用，定一缺陷之測試結構，其 區(P+/N-well)之半導體、裝置^主動^源極與汲極以及η型摻雜井 19 200949971 31.如申請制第26項崎之用㈣定—雜之測試結構了盆 區係具有P型摻雜井區之半； ΐ如Γΐ專概M 26撕叙㈣舣—賴之觀结構，1 n ^^^^^el^-substrateK 33.如申請專利範圍第26項所述之用以判 _ 中’該缺陷絲祕具有p㈣絲紅半導齡置其 陷之測試結構，其 =，=^^陷之測試結構，其 其 試結構, 37.如申請專利範圍第21項所述之用以判 中’至少二該第二Ρ車列被並列形成。 、之測試結構’其
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