TW200947650A - Semiconductor chip package structure for achieving negative face electrical connection without using a wire-bonding process - Google Patents

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Song-Yi Xiao
yun-hao Zhang
Zheng-Ji Chen
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200947650 九、發明說明： 【發明所屬之技術領域】 k 本發明係有關於一種半導體晶片封裝結構及其製作 方法’尤4曰一種不品透過打線製程（wire-bonding process ) 即可達成電性連接之半導體晶片封裝結構（semiconductor chip package structure )及其製作方法。 ❿ 【先前技術】 請參閱第一圖所示，其係為習知以打線製程 (wire-bonding process)製作之發光二極體封裝結構之剖 面示意圖。由圖中可知，.習知之發光二極體封裝結構係包 括：一基底結構1、複數個設置於該基底結構1上端之發 光二極體2、複數條導線3、及複數個螢光膠體4。 其中’每一個發光二極體2係以其出光表面2 〇背向 該基底結構1而設置於該基底結構1上，並且每一個發光 ❹一極體2上端之正、負電極區域2 1、2 2係藉由兩條導 線3以電性連接於該基底結構1之相對應的正、負電極區 域1 1、1 2。再者，每一個螢光膠體4係覆蓋於該相對 應之發光—極體2及兩條導線3上知》，以保護該相對廣之 發光二極體2 〇 • 然而，習知之打線製程除了增加製造程序及成本外， 有時還必須擔心因打線而有電性接觸不良的情況發生。再 者，由於該兩個導線3之一端皆設置於該發光二極體2上 而之正負電極區域21、2 2 ’因此當該發光二極體2夢 200947650 :射表:f 〇進行光線投射時’該兩條導線3將造成 二而降低該發光二極體2之發光品質。 顯然=不:二目前習知之發光二極崎結構， 更與缺失存在，而待加以改善者。 ❿ 來從事:方上Γ失Γ改善，且依據多年 理之運用，而ί 驗’悉心觀察且研究之，並配合學 發明。 知出一種設計合理且有效改善上述缺失之本 【發明内容】 打線製i即：t的技術問題，在於提供-種不需透過 及其製作方法。@/面電性導通之半導體晶片封裝結構 過打線製料m、發明之半導體晶片封裝結構不需透 程並且可免去因 ％性連接，因此本發明可省略打線製 為了解決上I而有電性接觸*良的情況發生。 案，提供’㈣本糾之其中一種方 半導體晶)ί & ^打線製程即可達成背面電性導通之 structure)，其包』，構（Semiconductor chip package 一基板單元、一笛·。〜封裝單元、至少一半導體晶片、 導電單元、及緣單心—第—導電單元、-第二 至少-中央容^7，緣單元。其巾，贿裝單元係具有 少-中央容置;述至^、半導體曰曰片係容置於該至 具有複數個導^執’且該至少—半導體晶片之上表面係 墊。該基板單元係設置於該封裝單元的 200947650 外圍。該第一絕緣單元係具有至少一形成於該尊導電焊墊 . 之間之第一絕緣層，以使得該等導電焊墊彼此絕緣。該第 .一導電單元係具有複數個第一導電層，並且每一個第一導 電層之一端係分別電性連接於該等導電焊墊。該第二導電 單元係具有複數個第二導電層，並且該等第二導電層係分 別成形於該等第一導電層上。該第二絕緣單元係成形於該 等第一導電層彼此之間及該等第二導電層彼此之間，以使 Φ 得該等第一導電層彼此之間及該等第二導電層彼此之間 產生電性隔絕。 為了解決上述技術問題，根據本發明之其中一種方 案，提供一種不需透過打線製程即可達成背面電性導通之 半導體晶片封裝結構之製作方法，其包括下列步驟：首 先，提供至少兩顆半導體晶片，其中每一顆半導體晶片係 具有複數個導電焊墊；接著，將一覆著性高分子材料 (adhesive polymeric material)黏貼於一具有至少兩個穿 孔之基板單元的下表面；然後，將上述至少兩顆半導體晶 片容置於上述至少兩個穿孔内並設置於該覆著性高分子 材料上，其中該等導電焊墊係面向該覆著性高分子材料； 接下來，將至少二個封裝單元分別填充於上述至少兩個穿 孔内，以覆蓋該覆著性高分子材料及上述至少兩顆半導體 晶片。 _ 緊接著，將該封裝單元反轉並且移除該覆著性高分子 材料，以使得該等導電焊墊外露並朝上；然後，成形具有 複數個第一導電層之第一導電單元，並且每一個第一導電 200947650 層之一端係分別電性連接於該等導電 =個第二導電層之第二導電單元，並且=成形具 層係为別成形於該等第一導電層上； X荨第一導電 單元於該等第—導電層彼此之間及_。$ -絕緣 ::之以門等第一導電層彼此之間及該;第4: 彼此之間產生電性隔絕；最後，依序 -導電層 :半導體晶片之間的絕緣單元、第二導電單二：至少兩 =構及基板單元，成至少兩顆以㈡ 案，提供，中—種方 =以構，其包括:-封==:工 ^丞扳早兀、一第一導雪留-片j φ 及-絕緣單其^早Ί二導電單元 槽。上述至少—丰莫姊=、:=兀係具有至少—中央容置 内’並且該至少—半：曰該至少-中央容置槽 谭墊。該基板單元传 ^上表面係具有複數個導電 之一端係八守电增亚且母一個第一導電層 係具有複二第該並等導電，墊，二導電單元 形於該等第一導雷 曰、’且該等第二導電層係分別成 電層彼此之間及該| 緣單元係成形於該等第-導 一導電層彼此之間及該之間^使得該等第 隔絕。 寻弟一導電層彼此之間產生電性 200947650 為了此更進_步瞭解本發明為達成預定目的所採取 • 之技術、手段及功效，請參閱以下有關本發明之詳細說明 ' 與附圖，相信本發明之目#、特徵與特點，當可由此得- 深入且具體之瞭解，然而所附圖式僅提供參考與說明用， 並非用來對本發明加以限制者。 【實施方式】 ❹—請參閱第二圖、及第二A圖至第二J圖所示，本發明 第一實施例係提供一種不需透過打線製程即可達成背面 電性導通之半導體晶片封裝結構之製作方法，其包括下列 步驟： 步驟S 1 〇 〇 :首先，請配合第二圖及第二A圖所 示’將一覆著性 r% 分子材料（adhesive polymeric material) A黏貼於一具有至少兩個穿孔1 〇 a之基板單元1 a的 下表面’其中該基板單元la係可為一由導電材料 鲁 （conductive material)所製成之導線架（lead frame )。 步驟S 1 0 2 :接著，請配合第二圖及第二B圖所 示’將至少兩顆半導體晶片2 a容置於上述至少兩個穿孔 1 0 a内並設置於該覆著性高分子材料a上，其中每一顆 半導體晶片2 a係具有複數個導電焊塾2 〇 a，並且談等 導電焊墊2 0 a係面向該覆著性高分子材料a。以第」實 施而言，每一顆半導體晶片2 a係可為一積體電路晶片 (IC chip) ’並且該等導電焊墊2 0 a係至少分成一=極 焊墊組（electrode pad set)及一訊號焊墊組（si^ai ad 10 200947650 set) 不 ，將至少二個封穿:二、弟二圖及第二C圖所 孔填充於上述至少兩個穿 顆半導體W 9 覆 材料A及上述至少兩 日日2 a。以第一實施而言，該封裝單元3係 可為一不透光材料^啊她也…狀早兀3^ ❹ ❹ 示，將步二V-0 6 :然後，請配合第二圖及第二D圖所 A，3 a反轉並且移除該覆著性高分子材料 A’以使得該等導電焊墊2〇^露並朝上。 干，工ft1 〇8 :接下來，請配合第二圖及第二E圖所 Γ广:弟一ΐ電材料Cla於上述至少兩顆半導體晶 歹、·^^封裝早兀3 a及該基板單元1 a上並電性連接 電桿塾2〇a。此外，該第—導電材料以以 ;、、鍍（，咖lon )、濺鍍（sputtermg )、電鍍 ^Γ〇〇Ρΐ^ ( electroless platmg ) 一步驟S 1 1 〇 :接著，請配合第二圖及第二？圖所 :第一導電材料C 1 a，以形成-具有複數 導電層4 0 a之第一導電單元4 a ’並且其中一第 電層4 〇 a的兩㈣分職性連接於該等導電焊塾 a $外其餘的第—導電層4之—端係分別電性 ^於該等導電焊墊2 0 a，其中該第-導電單元4 a係 :凸塊底層金屬（under bump metallization，UBM)。 外’上述移除部分的第—導電材料c工a之步驟係透過 200947650 曝光（exposure)、顯影（development)及蝕刻（etching) 過程的配合來完成。 . 步驟SI 1 2 :接著，請配合第二圖及第二g圖所 示，形成一第二導電材料C 2 a於該第一導電單元4 a 上。此外’該第二導電材料C 2 a係可以蒸鍍 (evaporation )、濺鍍（sputtering )、電鍍（dectr〇plating )、 或無電電鍍（electroless plating )的方式形成於該第一導 ❹ 電單元4 a上。 步驟S 1 1 4 :接著，請配合第二圖及第二η圖所 示，移除部分的第二導電材料C 2 a，以形成一具有複數 個第二導電層5 〇 a之第二導電單元5 a，並且該等第.二 導電層5 0 a係分別成形於該等第一導電層4 〇 a上。另 外’上述移除部分的第二導電封料c 2 a之步驟係透過曝 光（exp〇sure)、顯影（devel〇pment)及蝕刻（*恤 過程的配合來完成。 ❹ 步驟S 11 6 ··接下來，請配合第二圖及第二工圖所 示，成形-絕緣單元6 a於該等第一導電層4 〇 a彼此之 間、該等第二導電層5 〇 3彼此之間、及該第二導電單元 5 a上’以使得該等第一導電層4 〇 a彼此之間及該等第 二導電層5 0 a彼此之間產生電性隔絕。此外，該絕緣 元6 3係以印刷（printing)、塗佈（c〇ating)、或嘖塗 (spnng)的方式形成，然後再透過預烤（㈣侦、程 序以硬化（hardening)該絕緣單元6 a。 步驟S118:接下來’請配合第二圖及第二；圖所 12 200947650 示’延著第二I圖的虛線χ — χ進行切割，以形成至少兩 顆單顆的半導體晶片封裝結構（p 1 a、P 2 a )。換言 • 之，依序切割上述位於至少兩顆半導體晶片2 a之間的絕 緣單元6 a、第二導電單元5 a、第一導電單元4a、及 基板單元1 a，以形成至少兩顆單顆的半導體晶片封裝結 構（P 1 a、P 2 a )。 … 其中，每一顆半導體晶片封裝結構（p 1 a、p2 a ) 〇 係包括.一封裝單元（package unit) 3 a -、一半導體 晶片（semiconductor chip) 2 a、一基板單元（substrate unit) 1 a /、一第一導電單元（firstconductiveunit) 4 3 、一弟一—導電早元（second conductive unit) 5 &一、 及一絕緣單元（conductive unit) 6 a 一。 此外，該封裝單元3 a —係具有至少一中央容置槽 (center receiving groove) 3 0 a /。該半導體晶片 2 a 係谷置於該至少一中央容置槽内3 〇 a ""，並且該半導體 ❿.日日片2 a之上表面·係具有複數個導電焊墊（c〇n(juctive pad) 2 0 a。該基板單元1 a -係設置於該封裝單元3 a "的外圍0 再者，該第一導電單元4 a /係具有複數個成形於半 導體晶片2 a、該封裝單元3 a /及該基板單元1 a /上 之第一導電層（first conductive layer)( 4 0 a、4 0 a / )，並且每一個第一導電層（4 〇 a、4 〇 a -)之 一端係分別電性連接於該等導電焊墊2 〇 a。該第二導電 單元5 a '係具有複數個第二導電層（secondconductive 13 200947650 laye〇(5〇a、.5〇a. 一），其中該笔笛‘ a、5 0 a。係分別成形於該等第_ 電=5 0 4 0 a，）上。 于*導電層（4 0 a、 ，外，該絕緣單元6a'係成形於 a(4〇a、40广。彼此之間及該等第二導電 參 鲁 a、4〇r)彼此之間及該等第 3(40 〇 a 一）彼此之間產生電性隔絕。此外，該‘ a、5 的一部份«蓋㈣㈣二導電 緣早^ a 上。 、uua、5〇a一） a 藉此’每—個半導體晶片2 a之轉導 係/刀別透過該等第-導電層UQ a、4Q== 第二導電層（50 a、50 a)及該基板單元工广考 1性連接至該等半導體晶片封裝結構（p 1 a、: 之背面，而形成-種不需透過打線製 a ' 導通之半導體W縣結構。 卩了達^面電性 &請參閱第三圖、及第三A圖至第三j圖所示，太 :-實施例係提供一種不需透過打線製面 :導通之半導體晶片封裝結構之製作方法Si;: -，驟◦▲〇 :首先，請配合第三圖及第三A圖所 Γ私—覆著性南分子材料（adhesive p〇iymeric細㈤） 2貼於—具有至少兩個穿孔1 Ob之基板單元i㈣ 下表面。 14 200947650 —步驟S202:接著，請配合第三圖及第三3圖所 • ^將至少兩顆半導體晶片2 b容置於上述至少兩個穿孔 ^ b内並设置於该覆著性高分子材料a上，其中每一顆 半，體晶片2 b係具有複數個導電烊墊2 〇 b，並且至少 一第一絕緣層21b係成形於該等導電焊墊2〇b之 間，此外該等導電焊塾2 〇 b係面向該覆著性高分子材料 以第-實施而言，每一顆半導體晶片2 a係可為一積 ❹體電路晶片（ic chip)，並且該等導電焊墊2〇a係至少 分成一電極焊墊組（electr〇de pad set)及一訊號焊墊组 (signal pad set) ° 此外，該至少-第-絕緣層2工b的製作方法係包括 下列步驟（請配合第四A圖至第四c圖所示）：首先，提 供一顆昇有複數個導電焊塾2 0b之半導體晶片2b; = 後，形成-第-絕緣材料B ]3於該半導體晶片2匕及 導電焊墊2 0 b上；接著，移除部分的第一絕緣材料B b ❹而形成一第一絕緣層23b (第一絕緣單元），其形成於 該專V電烊墊2 0之間，並以露出談等導電焊墊2 〇 b的 方式包圍該等導電焊塾2 〇。其中，該第一絕緣材料b b 係以印刷（printing)、塗佈（coating)、或喷塗如 的方式形成於該半導體w2b上，並且經過預2 (pre-curmg)程序以硬化（hardening)該第一絕緣材料 B b，然後再透過曝光（exp〇sure )、顯影（）、 蝕刻（etching)、及烘烤（curing)過程的配合以移除上 述部分的第一絕緣材料Bb。 15 200947650 示，將至少-個接㈣配合第三圖 夕一個封裝單元3 b分別填充於上述至少 ^ 片2 b。以第二實施而言，該封農單 可為一不透光材料Up—em血ial)。 3係 步驟S 2 〇 6 :然後，請配合第三圖及第=
示’將該封裝單元3 b反轉並且移除《著性高 A ’以使得該等導電焊墊2 0 b外露並朝上。 ’ -步驟8^ 〇 8 :接下來，請配合第三圖及第三；2圖所 不’形成—第—導電材料C 1 b於上述至少兩顆丰導㉟曰 該第一絕緣層21b、該封裝單元3b&該基板 單几l b上並電性連接於該等導電焊墊2 〇 b。此外，該 第一 V宅材料C 1 b係以蒸鍍（evaporation )、藏鐘 (sputtering )、電鍍（eiectr〇piating )、或無電電鏡 ( electroless plating)的方式形成。 步驟S21〇:接著，請配合第三圖及第圖所 示，移除部分的第一導電材料C l b，以形成一具有複數 個第一導電層4〇b之第一導電單元4b，並且其中一第 一導電層4 0 b的兩端係分別電性連接於該等導電焊墊 2 0 b ’另外其餘的第一導電層4 〇 b之一端係分別電性 連接於該等導電焊墊2 0 b。其中該第一導電單元4 b係 為一凸塊底層金屬（under bump metallization，UBM)。 另外，上述移除部分的第一導電材料C 1 b之步驟係透過 曝光（exposure)、顯影（development)及钱刻（etching) 16 200947650 過程的配合來完成。 步驟S212 :接著，請配合第三圖及第三g圖所 示’形成一第二導電材料C2b於該第一導電單元4b 上。此外’該第二導電材料C 2 b係以蒸鍍 (evaporation )、賤錢（Sputtering )、電鍵（士你叩㈣％ )、 或無電電鑛（electroless plating)的方式形成。 __步驟S 2 1 4 :接著，請配合第三圖及第三Η圖所 ❿不1移除部分的第二導電材料C 2 b，以形成一具有複數 f第二導電屬5Qb之第二導電單元5b，並且該等第二 導電層5 0 b係分別成形於該等第一導電層4 〇 b上。另 外，上述移除部分的第二導電材料C 2 b之步驟係透過曝 光（eXp〇SUre)、顯影（4evelopment)及蝕刻（etching) 過程的配合來完成。 一步驟S 2 1 6 :接下來，請配合第三圖及第三丨圖戶; 二’成形一第二絕緣單元6b於該等第一導電層4〇b相 ❹t之間、該等第二導電層5 Q b彼此之間、及該第二導| 上’以使得該等第—導電層4 Q b彼此之間及寄 二磁二《•電層5 〇 b彼此之間產生電性隔絕。此外，該筹 弋喰泠早兀6 Μ以印刷（Printing)、塗佈（coating)、 或嘴塗（spring)的方式形成。 示驟】2 1 8 :接下來，請配合第三圖及第三J圖戶， 顆單顆三/圖的虛線Y — Y進行切割，以形成至” 之，依、半¥體晶片封裝結構（ρ 1 b、P2b)。換1 刀割上述位於至少兩顆半導體晶片2乜之間的释 17 200947650 緣早元6 b、第一導電早元5 b、第一導.電單元.4.b、基 板單元l b，以形成至少兩顆單顆的半導體晶片封裝結構 (P 1 b、P 2 b )° 其中’每一顆半導體晶片封裝結構（P 1 b、p 2 b ) 係包括：一封裝單元（package unit) 3 b 一、一半導體 晶片（semiconductor chip) 2b、一基板單元（substrate unit) 1 b 、一 第一絕緣單元（first insulative unit)、一 φ 第一導電單元 (first conductive unit) 4 b 一、一 第二導 電單元（second conductive unit) 5 b ^、及一第二絕緣 單元(conductive unit) 6 b ' ° 此外’該封裝單元3 b /係具有至少一中央容置槽 (center receiving groove) 3 〇 b 一。該半導體晶片 2 b 係容置於該至少一中央容置槽内3 0 b /，並且該半導體 晶片2 b之上表面係具有複數個導電焊墊（conductive pad) 2 ◦ b。該基板單元1 b 係設置於該封裝單元3 ^ b '的外圍。該第一絕緣單元係具有至少一形成於該等導 電焊墊2 0 b之間之第一絕緣層（first insuiative iayer) 2 1b，以使得該等導電焊墊2 0 b彼此絕緣。 再者’該第一導電單元4 b係具有複數個第一導電 層（40b、40b')，並且每一個第一導電層（4 〇 b ' 4 0 b )之一端係分別電性連接於該等導電焊塾2 0 b。s亥第一導電單元5 b係具有複數個第二導電層 (second conductive layer) (50b、50b / )，其中兮 等第二導電層（5〇b、50b >)係分別成形於該等第 18 200947650 一導電層C 4 0 b、4 0 b 一）上。 另外，該第二絕緣單元6b -係成形於該等第一導電 層（4〇b、40b /)彼此之間及料第 〇b、5〇b。彼此之間，以使得該等㈡二5 0 b、4 0 b )彼此之間及該等第二導電 = 此之間產生獅^ ❹ ^ ) :7部份係覆蓋於該等第二導電層(5 0 b、5 藉此’每一個半導體晶片2 係分別透過該等第一導電層（40b 二性連接至該等半導體晶片封裝結構(;反早d 導通之半導體晶片封裝結構。 、成以田丄 過打可半導體晶崎結構不需透 程並且可免去接’㈣本發日柯省略打線製 詳上=述惟最佳之-的具體實施例之 以限制本發明本發 限於此，並非用 圍為準，凡合於本發明申下述之申請專利範 之實施例，皆應包含於本發=神與其類似變化 藝者在本糾之賴 ^ ^㈣輯項技 蓋在以下本案之專利範圍Ύ。“心及之變化或修飾皆可涵 19 200947650 【圖式簡單說明】 第一圖係為習知以打線製程（wire-bonding process )製作 之發光二極體封裝結構之剖面示意圖； 第二圖係為本發明不需透過打線製程即可達成背面電性 導通之半導體晶片封裝結構之製作方法的第一實 施例之流程圖； 第二A圖至第二J圖係分別為本發明不需透過打線製程 _ 即可達成背面電性導通之半導體晶片封裝結構 (semiconductor chip package structure)的第一實 施例之製作流程剖面示意圖； 第三圖係為本發明不需透過打線製程即可達成背面電性 導通之半導體晶片封裝結構之製作方法的第二實 施例之流程圖； 第三A圖至第三J圖係分別為本發明不需透過打線製程 即可達成背面電性導通之半導體晶片封裝結構 φ ( semiconductor chip package structure)白勺第^實 施例之製作流程剖面示意圖；以及 第四A圖至第四C圖係為本發明第二實施例之第一絕緣 層的製作流程剖面示意圖。 【主要元件符號說明】 [習知] 基底結構 1 正電極區域 11 負電極區域 12 20 200947650 發光二極體 導線 螢光膠體 [本發明] (第一實施例） ❿ 基板單元 半導體晶片 封裝單元 第一導電單元 第二導電單元 絕緣單元 覆著性高分子材料 第一導電材料 ❿ 第二導電材料 (第二實施例） 基板單元 半導體晶片 封裝單元 第一導電單元 第二導電單元 第二絕緣單元 3 3 a a 3 3 3 3 一—12 b b bbbb 2 3 4 123456ACC 12 3 4 5 6 發光表面 20 正電極區域 21 負電極區域 22 穿孔 l〇a 導電焊墊 2 0a 第一導電層 4 0a 第二導電層 5 0a 穿孔 10b 導電焊墊 2 0b 第一絕緣層 2 1b 第一導電層 4 0b 第二導電層 5 0b 21 200947650
覆著性尚分子材料 A 第一絕緣材料 B b 第一導電材料 C 1 b 第二導電材料 C 2 b 〈早顆半導體晶片封裝結構 (第一實施例） 半導體晶片封裝結構P 1 a、 P 2 a 基板單元 1 a ^ 半導體晶片 2 a 導電焊墊 封裝單元 3 a ^ 中央容置槽 第一導電單元 4 a ^ 第一導電層 第二導電單元 5 a ^ 第一導電層 第二導電層 絕緣單元 6a、 第二導電層 2 0a 3 0a 4 0a 4 0a δ 0 a 5 0a
(第二實施例） 半導體晶片封裝結構P 1 b、P 2 b 基板單元 1 b ^ 半導體晶片 2 b 導電焊墊 2 0b 第一絕緣層 2 1b 封裝單元 3 b ^ 中央容置槽 3 0b 第一導電單元 4 b / 第一導電層 4 0b 第一導電層 4 0b 第二導電單元 5 b ^ 第二導電層 5 0b 22 200947650 第二導電層 5 0b 第二絕緣單元 6b ❹ ❿ 23

Claims (1)

  1. 200947650 十、申請專利範圍： 1、 一種不需透過打線製程即可達成背面電性導通之半導 體晶片封裝結構，其包括： 一封裝單元，其具有至少一中央容置槽； 至少一半導體晶片，其容置於該至少一中央容置槽 内，並且該至少一半導體晶片之上表面係具有複數 個導電焊墊； 一基板單元，其設置於該封裝單元的外圍； 一第一絕緣單元，其具有至少一形成於該等導電焊墊 之間之第一絕緣層，以使得該等導電焊墊彼此絕緣； 一第一導電單元，其具有複數個第一導電層，並且每 一個第一導電層之一端係分別電性連接於該等導電 焊墊； 一第二導電單元，其具有複數個第二導電層，並且該 等第二導電層係分別成形於該等第一導電層上；以 及 一第二絕緣單元，其成形於該等第一導電層彼此之間 及該等第二導電層彼此之間，以使得該等第一導電 層彼此之間及該等第二導電層彼此之間產生電性隔 絕。 2、 如申請專利範圍第1項所述之不需透過打線製程即可 達成背面電性導通之半導體晶片封裝結構，其中該基 板單元係為一由導電材料所製成之導線架（lead frame)。 24 200947650 達成背圍第1項所述之不需透過打線製程即可 ί=Γ導通之半導體晶片封裝結構，其中該基 具有複it電路板（pcb)，並且該電路板的外側係 4、 如n導通上下層之導電軌跡。 達成i面第1項所述之不需透過打線製程即可 少一 導通之半導體晶片封裝結構，其中該至 鲁 封裝單晶片係為—積體電路晶片（IC邮)，該 該等導带糸為不透光材料（0Paque material) ’並且 sen »电焊墊係至少分成一電極焊墊組（electrodePad 5、 如申咬 °孔號焊墊级（signal pad set)。 專利範圍第i項所述之不需透過打線製程即可 該辇1面電性導通之半導體晶片封裝結構，其中上述 二專分別電性連接於該等導電焊墊之第一導電層係 β、=形t該封裝單元及該基板單元上。 7 申，專利範圍第1項所述之不需透過打線製程即可 _成背面電性導通之半導體晶片封裝結構，其中該第 二絕緣單元的一部份係覆蓋於該等第二導電層上。 種不需透過打線製程即可達成背面電性導通之半導 ，晶片封裝結構之製作方法，其包括下列步驟： 提供至少兩顆半導體晶片，其中每一顆半導體晶片係 具有複數個導電烊墊； 等覆者性兩分子材料（adhesive polymeric material) 點貼於—具有至少兩個穿孔之基板單元的下表面； 網1上述至少兩顆半導體晶片容置於上述至少兩個穿孔 25 200947650 内並設置於該覆著性高分子材料上，其中該等導電 焊墊係面向該覆著性高分子材料； 將至少二個封裝單元分別填充於上述至少兩個穿孔 内，以覆蓋該覆著性高分子材料及上述至少兩顆半 導體晶片； 將該封裝單元反轉並且移除該覆著性高分子材料，以 使得該等導電焊墊外露並朝上； 成形具有複數個第一導電層之第一導電單元，並且每 一個第一導電層之一端係分別電性連接於該等導電 焊墊； 成形具有複數個第二導電層之弟二導電早元.，並且該 等第二導電層係分別成形於該等第一導電層上； 成形一絕緣單元於該等第一導電層彼此之間及該等第 二導電層彼此之間，以使得該等第一導電層彼此之 間及該等第二導電層彼此之間產生電性隔絕；以及 依序切割上述位於至少兩顆半導體晶片之間的絕緣單 元、第二導電單元、第一導電單元、及基板單元， 以形成至少兩顆單顆的半導體晶片封裝結構。 8、 如申請專利範圍第7項所述之不需透過打線製程即可 達成背面電性導通之半導體晶片封裝結構之製作方 法’其中該基板早元係為一由導電材料所製成之導線. 架（lead frame )。 9、 如申請專利範圍第7項所述之不需透過打線製程即可 達成背面電性導通之半導體晶片封裝結構之製作方 26 200947650 法，其中該基板單元係為一電路板（PCB)，並且該電 路板的外側係具有複數個用於導通上下層之導電軌 跡。 1 0、如申請專利範圍第7項所述之不需透過打線製程即 可達成背面電性導通之半導體晶片封裝結構之製作 方法，其中每一顆半導體晶片係為一積體電路晶片， 該封裝單元係為一不透光材料，並且該等導電焊墊係 至少分成一電極焊墊組及一訊號焊墊組。 1 1、如申請專利範圍第7項所述之不需透過打線製程即 可達成背面電性導通之半導體晶片封裝結構之製作 方法，其中上述提供至少兩顆半導體晶片之步驟中， 更進一步包括： 形成一第一絕緣材料於該半導體.晶片及該等導電焊· 墊上；以及 移除部分的第一絕緣材料而形成一第一絕緣層，.以露 出該等導電焊墊； ' 其中，該第一絕緣材料係以印刷（printing )、塗佈 (coating )、或喷塗（spring )的方式形成於該半導 體晶片上，並且經過烘烤（curing )程序以硬化 (hardening )該第一絕緣材料，然後透過曝光 (exposure )、顯影（development )、及钱亥ij ( etching ) 過程的配合以移除上述部分的第一絕緣材料。 1 2、如申請專利範圍第7項所述之不需透過打線製程即 可達成背面電性導通之半導體晶片封裝結構之製作 27 200947650 方法，其中上述成形該第一導電單元及該第二導電單 元之步驟中，更進一步包括： 形成一第一導電材料於上述至少兩顆半導體晶片、該 封裝單元及該基板單元上並電性連接於該等導電 焊墊； 移除部分的第一導電材料，以形成該等第一導電層； 形成一第二導電材料於該等第一導電層上；以及 移除部分的第二導電材料，以形成該等第二導電層； 其中，該第一導電材料及該第二導電材料皆以蒸鍍 (evaporation )、藏鐘（sputtering )、電鍵 (electroplating )、或無電電鍍（electroless plating) 的方式形成，然後透過曝光（exposure )、顯影 (development)及#刻（etching )過程的配合以 移除上述部分的第一導電材料及第二導電材料。 1 3、一種不需透過打線製程即可達成背面電性導通之半 導體晶片封裝結構，其包括： 一封裝單元，其具有至少一中央容置槽； 至少一半導體晶片，其容置於該至少一中央容置槽 内，並且該至少一半導體晶片之上表面係具有複數 個導電焊墊； 一基板單元，其設置於該封裝單元的外圍； 一第一導電單元，其具有複數個第一導電層，並且每 一個第一導電層之一端係分別電性連接於該等導電 焊墊； 28 200947650 一第二導電單元，其具有複數個第二導電層.，並且該 等第二導電層係分別成形於該等第一導電層上；以 及 一絕緣單元，其成形於該等第一導電層彼此之間及該 等第二導電層彼此之間，以使得該等第一導電層彼 此之間及該等第二導電層彼此之間產生電性隔絕。 1 4、如申請專利範圍第1 3項所述之不需透過打線製程 即可達成背面電性導通之半導體晶片封裝結構，其中 該基板單元係為一由導電材料所製成之導線架（lead frame)。 1 5、如申請專利範圍第1 3項所述之不需透過打線製程 即可達成背面電性導通之半導體晶片封裝結構，其中 該基板單元係為一電路板（PCB)，並且該電路板的外 側係具有複數個用於導通上下層之導電執跡。 1 6、如申請專利範圍第1 3項所述之不需透過打線製程 即可達成背面電性導通之半導體晶片封裝結構，其中 該至少一半導體晶片係為一積體電路晶片（1C chip )，該封裝單元係為一不透光材料（opaque material )，並且該等導電焊墊係至少分成一電極焊墊 組（electrode pad set)及一訊號焊塾組（signal pad set )。 1 7、如申請專利範圍第1 3項所述之不需透過打線製程 即可達成背面電性導通之半導體晶片封裝結構，其中 上述該等分別電性連接於該等導電焊墊之第一導電 層係成形於該封裝單元、該基板單元、及該至少一半 29 200947650 導體晶片上。 1 8、如申請專利範圍第1 3項所述之不需透過打線製程 即可達成背面電性導通之半導體晶片封裝結構，其中 該第二絕緣單元的一部份係覆蓋於該等第二導電層 上。
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