TWI353660B - - Google Patents

Download PDF

Info

Publication number
TWI353660B
TWI353660B TW097117378A TW97117378A TWI353660B TW I353660 B TWI353660 B TW I353660B TW 097117378 A TW097117378 A TW 097117378A TW 97117378 A TW97117378 A TW 97117378A TW I353660 B TWI353660 B TW I353660B
Authority
TW
Taiwan
Prior art keywords
conductive
unit
semiconductor
layers
chip
Prior art date
Application number
TW097117378A
Other languages
English (en)
Other versions
TW200947652A (en
Original Assignee
Harvatek Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Harvatek Corp filed Critical Harvatek Corp
Priority to TW097117378A priority Critical patent/TW200947652A/zh
Priority to US12/243,214 priority patent/US20090278159A1/en
Publication of TW200947652A publication Critical patent/TW200947652A/zh
Application granted granted Critical
Publication of TWI353660B publication Critical patent/TWI353660B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)

Description

1353660 九、發明說明： . 【發明所屬之技術領域】 ， 本發明係有關於一種半導體晶片封裝結構及其製作 方法’尤^曰 一種不品透過打線製程（wire-bonding process ) 即可達成電性連接之無基板半導體晶片封裝結構 (semiconductor chip package structure )及其製作方法。 [先前技術】 φ 請參閱第一圖所示，其係為習知从打線製程 (wire-bonding pr〇cess)製作之發光二極體封裝結構之剖 面示意圖。由圖令可知，習知之發光二極體封裝結構係包 括：一基底結構1、複數個設置於該基底結構丄上端之發 光二極體2、複數條導線3、及複數個螢光膠體$。 其中’每一個發光二極體2係以其出光表面2 〇背向 該基底結構1而設置於該基底結構i上，並且每一個發光 二極體2上端之正、負電極區域2 1、2 2係藉由兩條導 • 線3以電性連接於該基底結構1之相對應的正、負電極區 域1 1、1 2。再者，每一個螢光膠體4係覆蓋於該相對 應之發光一極體2及兩條導線3上端，以保護該相對應之 • 發光二極體2。 ~ . 然而，習釦之打線製程除了增加製造程序及成本外， 有時還必須擔心因打線而有電性接觸不良的情况發生。再 者，由於该兩個導線3之—端皆設置於該發光二極體2上 端之正負電極區域2 1、2 2，因此當該發光二極體2藉 由該出光表面2 〇進行光線投射時，該雨條導線3將造成 6 1353660 投射陰影，而降低該發光二極體2之發光品質 疋以’由上可知，目前習知之發光二 顯然具^便與缺失存在，而待㈣改善者體封裝結構， 緣是，本發明人有感上述缺失之可改呈， 來從事此方面之相關經驗，悉心觀察且研&且依據多年 :運用，而提出一種設計合理且有效改善上述= 【發明内容】 本發明所要解決的技術問題，在於 打線製程即可達成正面電性導通之無基板半 裝結構及其㈣方法。因為本發明之無基板半導體』片_ 裝結構不需透過打線製程即可達輕性連接，因此=發曰 可省略打線製程並且可免去因打線而有電性接觸不^ 情況發生。 為了解決上述技術問題，根據本發明之其中一種方 ♦案’提供-種不需透過打線製程即可達成正面電性導通之 無基板半導體晶片封農結構（semic〇nduct〇r _㈣喂 • structure)，其包括…封裂單元、至少一半導體晶片、 .-第-絕緣單元、—第—導電單元、一第二導電單元、及 -第二絕緣單元。其巾’該封裝單元係具有至少—中央容 置槽。該至少-半導體晶片係容置於該至少一中央容置槽 内，並且該至少-半導體晶片之上表面係具有複數個導電 焊塾。該第-絕緣單元係具有至少一形成於該等導電焊塾 之間之第一絕緣層，以使得該等導電焊墊彼此絕緣。 7 1353660 該第一導電單元係具有複數個第一導電層，並且其中 . 一第一導電層係成形於該第一絕緣層上且位於該至少一 - 半導體晶片的上方，其餘的第一導電層之一端係分別電性 連接於該等導電焊墊。該第二導電單元係具有複數個第二 導電層，其中一第二導電層係成形於上述位於該至少一半 導體晶片上方之第一導電層上，其餘的第二導電層係分別 成形於上述該等分別電性連接於該等導電焊墊之第一導 電層上。該第二絕緣單元係成形於該等第一導電層彼此之 • 間及該等第二導電層彼此之間，以使得該等第一導電層彼 此之間及該等第二導電層彼此之間產生電性隔絕。 為了解決上述技術問題，根據本發明之其中一種方 案，提供一種不需透過打線製程即可達成正面電性導通之 無基板半導體晶片封裝結構（semiconductor chip package structure)之製作方法，其包括下列步驟：首先，提供至 少兩顆半導體晶片，其中每一顆半導體晶片係具有複數個 導電焊墊；接著，將一覆著性高分子材料（adhesive 鲁 polymeric material)黏貼於一具有至少兩個穿孔之基板單 元的下表面；然後，將上述至少兩顆半導體晶片容置於上 述至少兩個穿孔内並設置於該覆著性高分子材料上，其中 該等導電焊墊係面向該覆著性高分子材料；緊接著’將一 • 封裂單元覆蓋.於該基板單元、該覆著性高分子材料、及上 述至少兩顆半導體晶片上。 然後，將該封裝單元反轉並且移除該覆著性高分子材 料，以使得該等導電焊墊外露並朝上；接下來，成形具有 複數個第一導電層之第一導電單元’並且其中兩個第一導 8 1353660 电層係分別位於該至少兩顆车道 -導電層之-端係分別電性連接；以：，其餘的第 成形具有複數個第二導電層之第二導2'蟬堅；然後， 個第二導電層係分別成形於上述·;於;^，並且其中兩 晶片上方之兩個第一導電層上，^至^兩顆半導體 成形於上述該等分別電性連別 電層上;接著，成形一具有複數個第-導 等第-導電層彼此之間及該等第 巴，早兄於5亥 得該等第-導電層彼此之間及該等第二y ^之間，以使 f生電性隔絕;最後，依序切割上述位於每:二㈡ 片兩側的第二導電單元、第一導電單元、^導脰曰曰 形成至少_顆的無基板單元之半導體晶片封;：構， 為了能更進一步瞭解本發明為诖 之技術、手段及功效，請參二=::= ，’相信本發明之目的、特徵與特點’當 瞭解’然而所附圖式僅提供參考與說明用’ 並非用來對本發明加以限制者。 【實施方式】 楚一Ϊ參閱第二圖、及第圖至第：κ圖所示，本發明 =施例係提供—種不f透過打線製程即可達成正面 ； 通之無基板半導體晶片封裝結構之製作方法，苴包 括下列步驟： —步驟s1 ο 〇:首先，請配合第二圖及第二A圖所 示’將—覆著性高分子材料（a(jhesive p〇iymeric material) 9 1353660 A黏貼於-具有至少兩個穿孔丄〇 a之基板單元工a的 下表面。 步驟S 1 Q 2 :接著’請配合第二圖及第二B圖所 不，將至少兩顆半導體晶片2 a容置於上述至少兩個穿孔 1 〇 a内並設置於該覆著性高分子材料AJi，其中每一顆 半導體晶片2 a係具有複數個導電焊墊2 〇 a，並且該等 ‘電知塾2 0 a係面向該覆著性高分子材料a。以第一實 施而s ’每-顆半導體晶片2 a係可為-發光二極體晶片 (LED chip) 〇 —步驟S 1 〇 4 :接著’請配合第二圖及第二c圖所 不，將一封裝單元3 a覆蓋於該基板單元丄a、該覆著性 高=子材料A、及上述至少兩顆半導體晶片2 a上。以第 一實施而言，該封裝單元3 a係可為一螢光材料 (fluorescent material)’並且該等導電焊墊2〇a係分成 —正極焊墊（positiveelectr〇depad) 2 〇 〇 a 及—負極焊 墊（negative electrode pad) 2 0 1 a，此外每一顆半導 ，晶片2 a係具有一設置於該等導電焊墊2 〇 a的相反 端之發光表面（light-emitting surface) 2 0 2 a。 —步驟S 1 0 6 :然後，請配合第二圖及第二D圖所 示，將該封裝單元3 a反轉並且移除該覆著性高分子材料 A ’以使得該等導電焊墊2 〇 a外露並朝上。 步驟S 1 ◦ 8 :接下來’請配合第二圖及第二e圖所 卞升’成一第一導電材料C 1 a於上述至少兩顆半導體晶 片2 a、該封裝單元3 a及該基板單元1 a上並電性連接 於5亥荨導電輝墊2 0 a。此外，該第一導電材料c 1 a係 10 1353660 以蒸鑛（evaporation )、漱鑛（sputtering )、電鍵 (electroplating)、或無電電鑛（electroless plating)的方 式形成。 步驟S 1 1 〇 .接著，請配合第二圖及第二ρ圖所 示，移除部分的第一導電材料C 1 a，以形成一具有複數 個第一導電層4〇 a之第—導電單元43，並且其中兩個 第一導電層4 0 a係分別位於該至少兩顆半導體晶月2 a的上方，其餘的第一導電層4 〇 a係分別電性連接於該 等導電焊墊2 0 a，其中該第一導電單元4 a係為一凸塊 底層金屬（under bump metallization，UBM)。另外，上 述移除部分的第一導電材料c i a之步驟係透過曝光 (exposure)、顯影（development)及|虫刻（etching)過 程的配合來完成。 一步驟S 1 1 2 :接著，請配合第二圖及第二G圖所 示，形成一第二導電材料C 2 a於該第一導電單元4 a 上。此外，該第二導電材料c 2 a係可以蒸鍍 (evaporation )、賊（sputtering )、電鑛（dec卿匕㈣）: 或無電電鍍（electroless plating)的方式形成於該第一導 電單元4 a上。 步驟S 1 1 4 :接著，請配合第二圖及第二η圖所 不’移除部分的第二f電材料C 2 a，以形成一具有複數 個第二導電層5 〇 a之第二導電單元5 a，並且其中兩個 苐一¥电層5 0 a係分別成形於上述位於該至少兩顆半 導體晶片2 a上方之兩個第一導電層4 〇 a上，其 〜導電層5 0 a係分別成形於上述該等分別電性連接於 I353660 2導電焊塾2〇a之第—導電層4Qa上。 矛除部分❹二導電材料C2a之步驟係透過曝= exposure)^ (development) Aik PI (etching) ^ 耘的配合來完成。 ^ 步驟S 1 1 6 ··接下來，請配合第二圖及第y圖所 成形.7絕緣材a於該等第—導電層4 Q a彼此之 :、该等第二導電層5 Q a彼此之間、及該第二導電單元 =上。此外，該絕緣材料B a係以印刷㈣） i_lng)、或喷塗（spring)的方式形成，然後再透過 = We_CUring)程序以硬化（hardenmg)言亥絕緣材料
步驟S 1 1 8 :接下來，請配合第二圖及第二了 =，移除部分之絕緣材料B a以形成—具有複數個絕緣層 6 0 a之絕緣單6 a於該等第一導電層4 〇 a彼此之 間、該等第二導電層5 〇 a彼此之間、及部分第二導電單 元5 a上’以使得該等第-導電層4Q a彼此之間及該等 第二導電層5 0 a彼此之間產生電性隔絕。上述移除部分 的絕緣材料B a之步驟係透過曝光（exp〇sure)、顯= (development )、# 刻（etching )、及烘烤（cudng κ = 硬化（hardening)該等絕緣層6 〇 a )過程的配合來完成。 步驟S 1 2 0 ··接下來’請配合第二圖及第二尺圖所 示，延著第二J圖的虛線X — X進行切割，以形成至少兩 顆單顆的無基板單元1 a之半導體晶片封裝結構（p工 a、P 2 a )。換言之，依序切割上述位於每一顆半導體 晶片2 a兩侧的第二導電單元5 a、第一導電單元4 a、 12 1353660 及封裝單元3 a，以形成至少兩顆單顆的無基板單元丄a 之半導體晶片封裝結構（P 1 a、P 2 a )。 ,其中，每一顆半導體晶片封裝結構（P i a、P2 a ) 係包括.一封裝單元（package unit) 3 a /、一半導體 晶片（Sem1C0nductor chip ) 2a、一第一導電單元（价 晴ductive她）4a '一第二導電單元（謂μ conductive umt) 5 a '及一絕緣單元他） 6 a . ° 此外，該封裝單元3 a /係具有至少一中央容置槽 (center receiving groove) 3 〇 a /。該半導體晶片 2 a曰 ，容置於該至少-中央容置槽内3 ◦ a、並且該半導體 晶片2 a之上表面係具有複數個導電焊墊（如比μ pad) 2 0 a 。 、再者’該第-導電單元4，係具有複數個成形於半 導體晶片2 a及該封裝單元3 a /上之第一導電層（first conductive layer) ( 4 〇 a、4 0 a ^)，並且其中9一第一 導電層4 0 a係位於該半導體晶片2 a的上方，其餘的第 一 ‘電層4 0 a之一端係分別電性連接於該箄導雪、@ 塾20a。該第二導電單元5a、系具有複數個 層（second conductive layer) (5〇a、50a〆），其中 一第一導電層5 0 a係成形於上述位於該半導體晶片2 a上方之第一導電層40a上，其餘的第二導電層5〇 a 係分別成形於上述邊專分別電性連接於該等導電烊 塾20a之第一導電層40a/上。 13 1353660 另，，該絕緣單元6 a /係具有複數個絕緣層6 〇 a，該等絕緣層6 〇 a係成形於該等第一導電層（4 〇 a、4 0 a )彼此之間及該等第二導電層（5 〇 a、5 〇 a -)彼此之間，以使得該等第一導電層（4 〇 a、4 〇 a / )彼此之間及該等第二導電層（5 ◦ a、5 〇 a ) 彼此之間產生電性隔絕。此外，每一個絕緣層6 〇 a的一 部份係覆蓋於該等第二導電層5 〇 a -上。 卜，參閱第三圖、及第三A圖至第三κ圖所示，本發明 第二實施例係提供一種不需透過打線製程即可達成正面 電性導通之無基板半導體晶片封裝結構之製作方法，並包 括下列步驟： 〃 _步驟S 2 0 Q :首先，請配合第三圖及第三人圖所 不，將一覆著性高分子材料（adliesive polymeric materiai ) A黏貼於一具有至少兩個穿孔i 〇 b之基板單元丄匕的 下表面。 步驟S 2 Q 2 :接著，請配合第三圖及第三3圖所 示，將至少兩顆半導體晶片2 b容置於上述至少兩個穿孔 1 0 b内並設置於該覆著性高分子材料a上，其中每一顆 半導體晶片2 b係具有複數個導電烊墊2 〇七，並且至少 一第一絕緣層2 1 b係成形於該等導電焊墊2 〇 b之 間，此外該等導電焊墊2 〇 b係面向該覆著性高分子材料 A。以第一實施而言’每一顆半導體晶片2 b係可為一發 光一極體晶片（LED chip )。 此外，該至少一第一絕緣層2 1 b的製作方法係包括 下列步驟（請配合第四A圖至第四C圖所示）：首先，提 14 丄〇)允60 =-顆具有複數個導電焊塾2◦b之半導體晶片2 b ;然
ΐ形成ϋ緣材料B 1 b於該半導體晶片2 b及該 ¥電焊墊2 ◦ b上；接著，移除部分的第—絕緣材料8 lb而形成-第—絕緣層2 i b (第―絕緣單元），其形 成於該等導轉墊2 〇之間，並以露出料導電焊塾2 〇 b的方式包圍該等導電賴2 ◦。其中，該第—絕緣材料 B 1 b係以印刷（printing)、塗佈（咖㈣）、或喷塗 (spring)的方式形成於該半導體晶片2 b上，並且經過 預烤（pre-curing)程序以硬化（hardening)該第一絕緣 材料B 1 b，然後再透過曝光（exp〇sure )、顯影 (development)、蝕刻（etching)、及烘烤（curing)過程 的配合以移除上述部分的第一絕緣材料B丄b。 一步驟S204:接著，請配合第三圖及第三c圖所 ^，將一封裝單元3 b覆蓋於該基板單元丄b、該覆著性 咼=子材料A、及上述至少兩顆半導體晶片2 ]3上。以第 二實施而言，該封裝單元3 b係可為一螢光材料
(fluorescent material )，並且該等導電嬋墊2 〇 b係分成 一正極焊墊（positive electr〇de pad ) 2 〇 〇 b 及一負極焊 墊（negative electrode pad) 2 0 1 b，此外每一顆半導 體晶片2 b係具有一設置於該等導電焊墊2 〇 b的相反 端之發光表面（light-emitting surface) 2 0 2 b。 步驟S 2 0 6 :然後，請配合第三圖及第三D圖所 示’將該封裝單元3 b反轉並且移除該覆著性高分子材料 A ’以使得該等導電焊墊2 〇 b外露並朝上。 15 U53660 _ 7S 2 Q 8 :接下來，請配合第三圖及第三E圖所 Γ二\第—導電材料c1 b於上述至少1^顆半導體晶 一 4帛纟e緣層2 1 b、該封裝單元3 b及該基板 =兀上並電性連接於該等導電焊墊2〇b。此外，該 ，冷包材料C 1 b係以蒸鍍（evaporation )、濺鍍 sputtering )、電鍍（electjOplating )、$ 無電電鍵 (electroless plating)的方式形成。 乂驟32 1 ◦.接著，請配合第三圖及第三ρ圖所 :第移=7 一導電村料⑴，以形成-具有複數 弟-導電層40b之第—導電單元“，並且其中兩個 一導電層4 Q b係分別位於該至少兩顆半導體晶片2 ί的上方’其餘的第—導電層4 〇 b係分別電性連接於該 寻導電燁塾2 0 b。其中該第一導電單元4b係為一凸塊 底層金屬（under bump metallization，UBM)。另外，上 述移除部分的第-導電材料c丄b之步驟係透過曝光 (eXposure)、顯影（devel〇pment)及蝕刻（以吐丨叫）過 程的配合來完成。 一步驟S 2 1 2 :接著，請配合第三圖及第三G圖所 示，形成一第二導電材料C2 b於該第一導電單元 上。此外，該第二導電材料c 2 b.係以蒸鍍 (evaporation )、濺鑛（sputtering )、電鍍（electr〇plating)、 或無電電鑛（electroless plating)的方式形成。 步驟S 2 1 4 :接著，請配合第三圖及第三H圖所 示，移除部分的第二導電材料C 2 b，以形成一具有複數 個第二導電層5 0 b之第二導電單元5 b，並且其中兩個 16 1353660 $ —導電層5 0 b係分別成形於上述位於該至少兩顆半 導，晶片2 b上方之兩個第一導電層4 〇 b上，其餘的第 • 二‘电層5 〇 b係分別成形於上述該等分別電性連接於 該等導電焊塾2 Ob之第-導電層4 〇 b上，其中上述移 除部分的第二導電材料c 2 b之步驟係透過曝光 (eXposure)、顯影（devel〇pment)及蝕刻 程的配合來完成。 -步驟S 2 1 6 :接下來，請配合第三圖及第三工圖所 不，成形一第二絕緣材料B 2 b於該等第一導電層4 〇乜 彼ί之間、該等第二導電層5 0 b彼此之間、及言i第二導 電單元5 b上。此外，該第二絕緣材料B 2 b係以印刷 (printing)、塗佈（c〇ating)、或喷塗（spring)的方式形 成。 -步驟S 2 1 8 :接下來，請配合第三圖及第三】圖所 =，移除部分之第二絕緣材料B 2 b以成形一具有複數個 弟邑、’彔層6 0 b之第二絕緣單元6 b於該等第一導電 _層^ 0 b彼此之間、該等第二導電層5 〇 ^皮此之間、及 該第二導電單元5 b上’以使得該等第一導電層4 〇 μ 此之間及該等第二導電層5 〇 b彼此之間產生電性隔 •絕。上述移除部分的第二絕緣材料B 2 b之步驟係透過曝
光（exposure)、顯影（devel〇pment)、蝕刻（etching)、 及烘烤（curing)(以硬化（hardening)該等第二絕緣層 6 0 b )過程的配合來完成。 S _步驟S 2 2 0 :接下來，請配合第三圖及第圖所 示，延著第二J圖的虛線Υ — γ進行切割，以形成至少兩 17
丄JJJOOU 顆單顆的無基板單元之半導曰 2 b )。換古之嗜皮+牛古導紅日日片封裝結構（p 1 b、P b兩側二 J序切割上述位於每—顆半導體晶片2 弟-導電單元U、第-導電單元4b、及封裝 體曰至少兩鮮㈣無基板單元1 a之半導 肢日日片封裝結構（p丄b、p 2 b )。
#勺二中每—顆半導體晶片封裝結構（plb、p2b) =括.-封裝單元（package她）3 b '一半導體 曰曰片(_咖ductorchlp)2b、一第一絕緣單元㈤t insuativeunit)> ( first conductive unit) 、一第二導電單元（second conductive unit) 5 、及一第二絕緣單元（conductive unit) 6 b 一。 此外，該封裴單元3 b /係具有至少一中央容置槽 ^emerreceiVinggro〇ve) 3 〇 b，。該半導體晶片 2 b ，容置於該至少—中央容置槽内3 Q b /，並且該半導體 晶片2 b之上表面係具有複數個導電焊墊（c〇nductive
=1) 2 〇 b ^該苐一絕緣單元係具有至少一形成於該等 ‘ ％丈于墊2 〇 b之間之第一絕緣層（j^rsHnsuiaHve iayer) 2 1 b ’以使得該等導電焊墊2 0 b彼此絕緣。 /再者’該第一導電單元4b —係具有其具有複數個成 形於半導體晶片2b及該封裝單元3b，上之第一導電 層（40b、40b / )，並且其中一第一導電層40b 係成形於該第一絕緣層2 1丨〕上且位於該至少一半導體 晶片2 b的上方，其餘的第一導電層4 〇 b '之一端係分 別電性連接於該等導電焊墊2 〇 b。該第二導電單元5 b 係具有複數個第二導電層（second conductive layer) 18 1353660 二：LL5 ◦ b。，其中一第二導電層5 0 b係成形 上盆If 半導體晶片2b上方之第一導電層40b 別電性^二導電層5〇^係分別成形於上述該等分 h以生連接於該料電焊塾2 ◦ b之第-導電層4 〇 b 上。 曰 ^夕卜，該第二絕緣單元6 b、系具有複數個第二絕緣 ” 〇b，該等第二絕緣層6 0b係成形 ΐ 40b、4〇b。彼此之間及該等第 、5 0 b )彼此之間，以使得該等第一導電層 0\4彼此之間及該等第二導電層（5“、 之間產生電性隔絕。此外，每-個第二絕 、，彖層6 0 b的一部份係覆蓋於該等第二導電層5 〇乜一 上。 _此外，以第一實施例為例，該半導體晶片2 a與該 裝單元3 a係包括下列不同的選擇： -、X， 1、該半導體晶片2 a係可為-發光二極體晶片（led 咖P)，而該封裝單元3 a係可為—螢光材料 細隨1)，並且該料電焊墊2 Q a係分成—正極焊塾 (positive electrodepad)2 〇 〇 a及一負極嬋墊（n聊㈣ decide pad) 2 〇 i a。例如：若該發光二極體晶片係 -顆監色發光二極體晶片（blueLEDehip)，則透過該 發光二極體晶片與該螢光材料的配合，即可產生白色光束。 2、該半導體晶片2 a係可為-發光二極體晶片植 (LED chip set)，而該封裝單元3 a係可為一透明材料 (transparent material )，並且該等導電焊墊2 〇 a係分成 19 1353660 一正極焊墊（positive electrode pad) 2 〇 〇 a 及一負極焊 墊（negative electrode pad) 2 0 1 a。例如：若該發光二 極體晶片組係為一能夠產生白光之發光二極體晶片組（例 如由紅、綠、藍三種發光二極體所組成之發光二極體晶片 組）’則透過該夠產生白光之發光二極體晶片組與該透明材 料的配合，亦可產生白色光束。 3、 該半導體晶片2 a係可為一光感測晶片（ sensing chip )或一影像感測晶片（image sensing chip )，而 。亥封裝單元3 a係可為一透明材料（transparent material) 4 —透光材料（translucent material)，並且該等導電焊墊2 〇 3係至少分成一電極焊墊組（electrode pad set)及一訊號 4 塾組（signal pad set)。 4、 該半導體晶片2 a係可為一積體電路晶片（ ehlP )，而該封裝單元3 a係可為一不透光材料（〇paque material)’並且該等導電焊墊2 0 a係至少分成一電極焊塾 、、'且（electrode pad set)及·成波4塾組（signal pad set)。 綜上所述，因為本發明之無基板半導體晶片封農結構 不需透過打線製程即可達成電性連接，因此本發明可省略 打線製程並且可免去因打線而有電性接觸不良的情況發 生。 ^ 惟’以上所述’僅為本發明最佳之一的具體實施例之 詳細說明與圖式’惟本發明之特徵並不侷限於此，並非用 以限制本發明，本發明之所有範圍應以下述之申請專利範 圍為準’凡合於本發明申請專利範圍之精神與其類似變化 之貫施例，皆應包含於本發明之範®壽中，任何熟悉該項技 20 1353660 二者在本發明之領域内，可輕m之變化或修飾皆可涵 ‘ 盖在以下本案之專利範圍。 【圖式簡單說明】 第囷係為驾知以打線製程（wire-bonding process )製作 之發光二極體封裝結構之剖面示意圖； 第二圖係為本發明不需透過打線製程即可達成正面電性 ，通之無基板半導體晶片封裝結構之製作方法的 * 第一實施例之流程圖； 第一 A圖至第二K圖係分別為本發明不需透過打線製程 即可達成正面電性導通之無基板半導體晶片封裝 、”口構（semiconductor chip package structure)的第 一實施例之製作流程剖面示意圖； 第二圖係為本發明不需透過打線製程即可達成正面電性 導通之無基板半導體晶片封裝結構之製作方法的 第二實施例之流程圖； * 第三A圖至第三K圖係分別為本發明不需透過打線製程 即可達成正面電性導通之無基板半導體晶片封裝 結構（semiconductor chip package structure)的第 ' 二實施例之製作流程剖面示意圖；以及 * 第四A圖至第四C圖係為本發明第二實施例之第一絕緣 層的製作流程剖面示意圖。 【主要元件符號說明】 [習知] 1353660 基底結構 1 發光二極體 2 正電極區域 負電極區域 發光表面 正電極區域 負電極區域
3 4 導線 螢光膠體 [本發明] (第一實施例） 基板單元 半導體晶片 穿孔 10 導電焊墊 2 0 正極焊塾 2 0 負極焊墊 2 0 發光表面 2 0 第一導電層 4 0 第二導電層 5 0 絕緣層 6 0 穿孔 10b 導電焊墊 2〇b 封裝單元 3 a 第一導電單元 4 a 第二導電單元 5 a 絕緣單元 6 a 覆著性南分子材料 A 絕緣材料 B a 第一導電材料 Cl 第二導電材料 C 2 (第二實施例） 基板單元 lb 半導體晶片 2 b 22 1353660 第一絕緣層 2 1b 正極焊塾 2 0 0 b 負極焊墊 2 0 1b 發光表面 2 0 2 b 封裝單元 3 b 第一導電單元 4 b 第一導電層 4 0b 第二導電單元 5 b 第二導電層 5 0b 第二絕緣單元 6 b 第二絕緣層 6 0b
• 覆著性高分子材料 A 第一絕緣材料 Bib 第一絕緣材料 B2b 第一導電材料 Clb 第二導電材料 C2b <單顆半導體晶片封裝結構> (第一實施例） 半導體晶片封裝結構P 1 a、P 2 a 半導體晶片 2 a 導電焊墊 2 0a 封裝單元 3 a ^ 中央容置槽 3 0a 第一導電單元 4 a ^ 第一導電層 4 0a 第一導電層 4 0 a 第二導電單元 5 a ^ 第二導電層 5 0a 第二導電層 5 0a 絕緣單元 6 a ^ 絕緣層 6 0a (第二實施例） 半導體晶片封裝結構P 1 b、P 2 b 23 1353660 半導體晶片 2 b 導 電焊墊 2 0 b 第 一絕緣層 2 1 b 封裝單元 3 b " 中央容置槽 3 0 b ^ 第一導電單元 4 b / 第 一導電層 4 0 b 第 一導電層 4 0 b ^ 第二導電單元 5 b ^ 第 二導電層 5 0 b 第 二導電層 5 0 b ^ 第二絕緣單元 6 b / 第 二絕緣層 6 0 b
24

Claims (1)

1353660 十、t謗專利範圍·♦ • 1、：，不需透過打線 板半導體晶片封裝結構，面電性導通之無基 一封裝單元，发再八包括. 至少-半導體晶片^容一:央容置槽； 内，並且該至少―、…亥至>、—t央容置槽 個導電焊塾；夕+導體晶月之上表面係具有複數 ❿ 一第一絕緣單元，苴 之間之第—絶至少—形成於該等導電谭塾 一第，單=^^此絕緣; 中一第一導電岸户出 泠電層，並且其 至少-半導心:的上該層上 „性連接於該等導電導電層之-第一V电早元，其具有 第二導電層係成形於上'弟-導電層，其中- 上方之第一導電層上，其餘半f體晶片 形於上述該等分別電性、一導電層係分別成 導電層上；以及 連接於該等導電焊塾之第- 一==:電;::於該等第-導電層彼此之間 層彼此之間及該:第1:=::得該等第-導電 絕。 導電層彼此之間產生電性隔 2、如申請專利範圍第1項所述 達成正面電性導通之㉟打線製程即可 中該…半導體晶片構，其 知九一極體晶片（LED 25 1353660 chip ) ’ 5玄封裝單元係為一營光材料（fluorescent material)或一透明材料（transparent material )，並且 5亥專‘電焊塾係分成一正極焊塾（p〇sitive electrode pad)及一負極焊墊（negatjve ejectr〇de pa(j)，此外該 發光二極體晶片係具有一設置於該等導電焊墊的相 反 之發光表面（light_emitting surface )。 3、 如申請專利範圍第1項所述之不需透過打線製程即可 達成正面電性導通之無基板半導體晶片封裝結構，其 中該至少一半導體晶片係為一光感測晶片（light SenSing )或一影像感測晶片（image sensing chip ) °亥封裝單元係為一透明材料（transparent material )或一透光材料（脱)，並且 。亥寺導电;fcf·墊係至少分成一電極焊墊組（electr〇de pacj Set)及一訊號焊墊組（signal pad set)。 4、 如申清專利範圍第1項所述之不需透過打線製程即可 達成正面電性導通之無基板半導體晶片封裝結構，其 中該至少一半導體晶片係為一積體電路晶片（1C chip)，該封裝單元係為一不透光材料（〇paque material) ’並且該等導電焊墊係至少分成一電極焊墊 、、且（electrode pad set)及—訊號焊塾組（啦㈣ pa(j set)。 5、 如申睛專利範圍第1項所述之不需透過打線製程即可 達成正面電~性導通之無基板半導體晶月封裂結構，其 中上述该等分別電性連接於該等導電焊墊之第一導 電層係成形於該封裴單元及該至少一半導體晶片之 該等導電焊墊上。 26 1353660 達成正面電性之不需透過打線製程即可 層上。、緣早凡的一部份係覆蓋於該等第二導電 7 =重不需透過打線製程即可達成正面電 ::體晶片封裝結構之製作方法， 驟， &供至少兩顆轉體^，射每=步驟· 具有複敫個導電焊墊； 導體日日片係 將一覆著性高分子材料⑽ 黏貼於-具有至少兩個穿孔之基;==) 將上述至少雨顆*借咖 早凡的下表面； 内n w +導肢晶片容置於上述至少兩個穿孔 置於該覆著性高分子材料上，…= 知墊係面向該覆著性高分子封料； …卜電 將:封23蓋於該基板單元、該覆著性高分子材 η及上述至少兩顆半導體晶片上； 订 將該封裝單元反轉並且移除該覆著性t 、使得該等導電焊墊外露並朝上；门刀，斗，以 成形具有複數個第一導電層之第一 中兩個第一導電層係分別位於該】半導二 接於該等導電浑墊；層之—％係分別電性連 成，具有複數個第二導電層之第二導電單元，並且並 中兩個第二導電層係分別成形於^ 顆t導體晶片上方之兩個第-導電層上 -¥電層係分別成形於上述該等分別電性連接於該 27 1353660 等導電焊墊之第一導電層上； 成形一具有複數個絕緣層之絕緣單元於該等第一 間及該等第二導電層彼此之間，以使得該 電層彼此之間及該等第二導電層彼此之間 產生電性隔絕；以及 依序切割上述位於每一顆半導體晶片 單元、第-導電單元、及封裝單元，以形 8 :=，第7項所述之不需透過二即可 通之無基板半導體^封|_之 晶片，_元係為一細極體 =電輝塾係分成一正極得塾及—心： 的相反端之發光表面。 置於一導電焊墊 9 範圍第7項所述之不需透過打線製程即可 =感測晶…：係 號=等導嫩係至少分成-電二 ； 1€ ^ίτ & Βρ 之f作方半ϋ 基板半導體晶片封裝結構 曰片、，卞封梦]母—顆半導體晶片係為一積體電路 S曰片，_裝早元係為—不透光材料，並且該等= 28 1353660 焊墊係至少分成一電極焊墊組及一訊號焊墊組。 1 1、如申請專利範圍第7項所述之不需透過打線製程即 • 可達成正面電性導通之無基板半導體晶片封裝結構 之製作方法，其中上述提供至少兩顆半導體晶片之步 驟中，更進一步包括： 形成一第一絕緣材料於該半導體晶片及該等導電焊 墊上；以及 移除部分的第一絕緣材料而形成一第一絕緣層，以露 • 出該等導電焊墊； 其中，該第一絕緣材料係以印刷（printing )、塗佈 (coating )、或喷塗（spring )的方式形成於該半導 體晶片上，並且經過烘烤（curing )程序以硬化 (hardening )該第一絕緣材料，然後透過曝光 (exposure )、顯影（development )、及 I虫亥丨J ( etching ) 過程的配合以移除上述部分的第一絕緣材料。 1 2、如申請專利範圍第7項所述之不需透過打線製程即 • 可達成正面電性導通之無基板半導體晶片封裝結構 之製作方法，其中上述成形該第一導電單元及該第二 導電單元之步驟中，更進一步包括： - 形成一第一導電材料於上述至少兩顆半導體晶片、該 • 封裝單元及該基板單元上並電性連接於該等導電 焊墊； 移除部分的第一導電材料，以形成該等第一導電層； 形成一第二導電材料於該等第一導電層上；以及 移除部分的第二導電材料’以形成該等第二導電層； 29 1353660 其中，該第一導電材料及該第二導電材料皆以蒸鍍 (evaporation )、減鑛（sputtering )、電鑛 (electroplating )、或無電電鑛（electroless plating ) 的方式形成，然後透過曝光（exposure )、顯影 (development)及#刻（etching)過程的配合以 移除上述部分的第一導電材料及第二導電材料。 1 3、一種不需透過打線製程即可達成正面電性導通之無 基板半導體晶片封裝結構，其包括： • 一封裝單元，其具有至少一中央容置槽； 至少一半導體晶片，其容置於該至少一中央容置槽 内，並且該至少一半導體晶片之上表面係具有複數 個導電焊墊； 一第一導電單.元，其具有複數個第一導電層，並且其 中一第一導電層係位於該至少一半導體晶片的上 方，其餘的第一導電層之一端係分別電性連接於該 等導電焊墊； 0 —第二導電單元，其具有複數個第二導電層，其中一 第二導電層係成形於上述位於該至少一半導體晶片 上方之第一導電層上，其餘的第二導電層係分別成 . 形於上述該等分別電性連接於該等導電焊墊之第一 . 導電層上；以及 一絕緣單元，其成形於該等第一導電層彼此之間及該 等第二導電層彼此之間，以使得該等第一導電層彼 此之間及該等第二導電層彼此之間產生電性隔絕。 30 1353660 1 4、如申4專利範圍第1 3項所述之不需透過打線製程 即可達成正面電性導通之無基板半導體晶片封裝結 & ’其中該至少〜半導體晶片係為-發光二極體晶片 (LED chip )’該封裝單元係為一螢光材料（ fluorescent material )或一透明材料（汁ansparent materiai )，並且 «亥專導電知墊係分成一正極焊墊（p〇sitive eiectr〇de pad)及負極烊墊（negative electrode pad)，此外該 發光二極體晶片係具有一設置於該等導電焊墊的相 反 ％ 之發光表面（light-emitt;ing surface)。 1 5、如申請專利範圍第1 3項所述之不需透過打線製程 即可達成正面電性導通之無基板半導體晶片封裝結 構’其中該至少一半導體晶片係為一光感測晶片（light sensing chip )或一影像感測晶片（image sensing chip ) °亥封A單元係為一透明材料（transparent m你rial)或一透光材料（的㈣此灿腿如-)，並且 該等導電焊墊係至少分成一電極焊塾組（咖你。如_ set)及一訊號焊墊組（S][gnai 如）。 1 6、如申明專利範圍第1 3項所述之不需透過打線製程 即可達成正面電性導通之無基板半導體晶片封裝結 構，其中該至少-半導體晶片係為一積體電路晶片 (IC chip)’該封裝單元係為—不透光材料（〇paque material)’並且該等導電焊墊係至少分成一電極焊墊 組（electrode pad set)及一訊號焊墊組（signal㈣如）。 1 7、如中凊專利範圍第1 3項所述之不需透過打線製程 即可達成正面電性導通之無基板半導體晶片封裝結 31 構道其中上述該等分別電 —導電層係成形於該封梦置_ y亥專導電捍墊之第 片之該等導電烊墊上。、70 °亥至彡—半導體晶 8、如申請專利範圍第23項 ^ :可ί ί正面電性導通之無基板+不導需ί曰過:=製程 :電=該第二絕緣單元的-部份係覆蓋 _ 32
TW097117378A 2008-05-12 2008-05-12 Semiconductor chip package structure for achieving positive face electrical connection without using substrates and a wire-bonding process TW200947652A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW097117378A TW200947652A (en) 2008-05-12 2008-05-12 Semiconductor chip package structure for achieving positive face electrical connection without using substrates and a wire-bonding process
US12/243,214 US20090278159A1 (en) 2008-05-12 2008-10-01 Semiconductor chip package structure without substrates for achieving face-up electrical connection without using a wire-bonding process and method for making the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW097117378A TW200947652A (en) 2008-05-12 2008-05-12 Semiconductor chip package structure for achieving positive face electrical connection without using substrates and a wire-bonding process

Publications (2)

Publication Number Publication Date
TW200947652A TW200947652A (en) 2009-11-16
TWI353660B true TWI353660B (zh) 2011-12-01

Family

ID=41266151

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097117378A TW200947652A (en) 2008-05-12 2008-05-12 Semiconductor chip package structure for achieving positive face electrical connection without using substrates and a wire-bonding process

Country Status (2)

Country Link
US (1) US20090278159A1 (zh)
TW (1) TW200947652A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI616994B (zh) * 2013-07-25 2018-03-01 乾坤科技股份有限公司 一種無基板器件及其製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201104809A (en) * 2009-07-24 2011-02-01 Harvatek Corp Semiconductor chip package structure for achieving electrical connection without using wire-bonding process and method for manufacturing the same
KR101830719B1 (ko) 2011-09-01 2018-02-21 엘지이노텍 주식회사 발광 소자
DE102012002605B9 (de) * 2012-02-13 2017-04-13 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils und optoelektronisches Halbleiterbauteil

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
US5886401A (en) * 1997-09-02 1999-03-23 General Electric Company Structure and fabrication method for interconnecting light emitting diodes with metallization extending through vias in a polymer film overlying the light emitting diodes
US6709897B2 (en) * 2002-01-15 2004-03-23 Unimicron Technology Corp. Method of forming IC package having upward-facing chip cavity
US6701614B2 (en) * 2002-02-15 2004-03-09 Advanced Semiconductor Engineering Inc. Method for making a build-up package of a semiconductor
US7364934B2 (en) * 2004-08-10 2008-04-29 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI616994B (zh) * 2013-07-25 2018-03-01 乾坤科技股份有限公司 一種無基板器件及其製造方法

Also Published As

Publication number Publication date
US20090278159A1 (en) 2009-11-12
TW200947652A (en) 2009-11-16

Similar Documents

Publication Publication Date Title
TWI232560B (en) Semiconductor device and its manufacture
TWI352420B (en) Stacked semiconductor device and fabrication metho
TW531871B (en) Lead frame
TWI260060B (en) Chip electrical connection structure and fabrication method thereof
TW423133B (en) Manufacturing method of semiconductor chip package
CN103824836B (zh) 半导体承载元件及半导体封装件
TW200303604A (en) Semiconductor device and method of manufacturing the same
US8900993B2 (en) Semiconductor device sealed in a resin section and method for manufacturing the same
TW201025520A (en) Flexible and stackable semiconductor die packages, systems using the same, and methods of making the same
TW200531228A (en) Semiconductor device and method for producing the same
TW201037866A (en) Semiconductor and method for forming the same and flip-chip light emitting diode package structure
TW200421502A (en) Non-leaded semiconductor package and method of fabricating the same
CN110010553A (zh) 形成超高密度嵌入式半导体管芯封装的半导体器件和方法
TW200820385A (en) Semiconductor device and method for making the same
TWI353660B (zh)
TW200828554A (en) Stack package having reduced electrical connection length suitable for high speed operations and method of manufacturing the same
CN104584210A (zh) 电子部件封装件及其制造方法
TW201104934A (en) Semiconductor chip package structure for achieving electrical connection without using wire-bonding process and manufacturing method thereof
TW201705426A (zh) 樹脂密封型半導體裝置及其製造方法
TW200947650A (en) Semiconductor chip package structure for achieving negative face electrical connection without using a wire-bonding process
CN104037138B (zh) 形成超高密度嵌入式半导体管芯封装的半导体器件和方法
US11075180B2 (en) Semiconductor device and method of manufacturing the semiconductor device
TW201140777A (en) IC chip and an IC chip manufacturing method thereof
JP5995579B2 (ja) 半導体発光装置及びその製造方法
TW201208035A (en) Multi-chip stacked assembly with ground connection of EMI shielding