TW200933637A - Programmable CSONOS logic element - Google Patents

Description

200933637 九、發明說明： 【發明所屬之技術領域】 本發明涉及非揮發性半導體記憶體，以及特別是使用互 補矽氧氮氧矽（CSONOS)記憶單元的邏輯元件的實施》 本發明主張2007年9月20曰申請之美國臨時專利申請案 第60/994,708之權利，該案之全文以引用的方式併入本文 中。 【先前技術】 SONOS是一類基於CMOS技術的非揮發性捕捉電荷記憶 體技術。S ONO S電晶體是一類具有一氧化物一氮化物—氧 化物堆疊（ΟΝΟ堆疊）取代單一氧化物層的絕緣閘場效應電 晶體。SONOS電晶體可被製造在大型陣列中，其中每個電 晶體可儲存一位元資訊》單一的SONOS電晶體經由儲存電 荷在一電荷捕捉層中可在一正常關狀態（邏輯"〇")與一正常 開狀態（邏輯” 1 ”）之間轉換，其中該儲存電荷的極性決定了 該電晶體處於哪個狀態。一極性的電荷提高該電晶體的臨 限電壓以及相反極性的電荷降低該臨限電壓。在該兩個臨 限電壓之間的差’稱為感測窗，是測量資料完整性的。該 SONOS電晶體的狀態可經由施加一電壓穿過該電晶體並感 測流過該電晶體的該電流讀取。如果該電流小於某個特定 的最大漏電流，則該電晶體被讀取為"關"。如果該電流大 於某個特定的最小傳導電流，則該電晶體被讀取為”開,，。 然而，以這種方式讀取該電晶體的狀態會隨著每次讀取干 擾該捕捉電荷’使該感測窗縮小並且減少該儲存資料的完 134752.doc 200933637 整性。 【實施方式】 ❹ 一可程式化互補SONOS(CSONOS)邏輯元件的實施例被 描述。在以下描述中，很多具體細節被闡述，比如具體元 件、器件、方法等，以便幫助完全地理解本發明的實施 例。然而，熟習此項技術者將明白這些具體細節不一定被 用於實踐本發明的實施例。此外，眾所周知的材料或方法 沒有被詳細描述以便避免不必要地混淆本發明的實施例。 為了方便描述，本發明的實施例在這裏使用S〇n〇S記憶 體器件作為非揮發性捕捉電荷記憶體器件的例子描述。然 而，本發明的實施例並不限於此，並且可包含任何類型的 非揮發性捕捉電荷器件。 圖1A說明了按照本發明的一實施例的一互補s〇n〇s (CSONOS)電晶體對 ι〇〇β 在圖 ία中’一 NMOS SONOS 電 晶體（NSONOS) 101與一 PMOS SONOS 電晶體（pS0N0S) 102被製造在一 p型基板1〇3中。 該NSONOS電晶體1〇1具有：在該P型基板1〇3中界定一 通道105的兩個N+源極/汲極擴散104 ;及一個p+擴散1〇6， 其提供至該P型基板103的一歐姆接觸（即，一非整流接 觸），該P型基板103是該NSONOS電晶體101的主體。在該 通道105之上是一被稱為穿隧氧化物層的薄氧化物層（例 如’二氧化矽）107。在該穿隧氧化物層107之上是—被稱 為捕捉層的氮化物層1〇8(例如，氮化矽或氮氧化發）。在該 捕捉層108之上是被稱為阻擋氧化物層的另一層氧化物層 134752.doc 200933637 109(例如，二氧化矽）。在該阻擋氧化物層1〇9之上是一控 制閘極11 0，其通常是多晶石夕。 該PSONOS電晶體102被製造在該P型基板1〇3中的一擴散 N-井111中。該PSONOS電晶體102具有：界定一通道113的 兩個P+源極/汲極擴散112 ;及一個N+擴散114，其提供至 該擴散N-井111的一歐姆接觸，該擴散]^_井111是該 PSONOS電晶體102的主體。此外，該ps〇N〇S電晶體1 〇2 的閘極堆疊與該NS0N0S電晶體101相同。 如圖1B中所說明’鍍金屬115被用於：連接該NS〇N〇s 電晶體101的該汲極104到該PSONOS電晶體102的該汲極 112 ;連接該NS0N0S電晶體101的該源極1〇4到該p+歐姆 接觸106 ;以及連接該PSONOS電晶體101的該源極112到該 N+歐姆接觸114。 圖1B說明了該CSONOS電晶體對1〇〇如何被程式化。在 圖1B中，一正電壓（例如，+1〇伏特）被施加在該NS0N0S電 晶體101的該控制閘極110與該P型基板103之間（經由歐姆 接觸106)以及施加在該控制閘極11 〇與該ps〇NOS電晶體 102的該N-井111之間（經由歐姆接觸114)。在兩個電晶體中 形成的電場使電子116(如減號所示）經由福勒諾德海姆 (Fowler-Nordheim)穿隧效應穿過該穿随氧化物層1〇7並且 被該捕捉層108中的捕捉點捕捉。 圖1C說明了在該程式化電壓被移走之後該CSONOS電晶 體對100的狀態。在該NSONOS電晶體101中，該等捕捉電 子116排斥來自該通道105的電子。該電子耗盡型通道有一 134752.doc 200933637 正的空間電壓（如加號所示），其用該等N+源極與汲極擴散 104形成P-N接面。在這種狀態中，該ns〇NOS電晶體101 是"關"’因為該等P_N接面的中之一者在施加的汲極-源 極電壓的任何極性下將被反向偏壓。在該PS〇N〇s電晶體 102中，該等被捕捉電子116吸引電洞到該通道in，反相 該正常的負通道。該反相通道提供一傳導路徑在該等P+源 ' 極與汲極擴散112之間。在這種狀態中，該PSONOS電晶體 是”開"。 ❹ 圖1D與1E分別說明了該CSONOS電晶體對1〇〇的擦除操 作以及已擦除狀態。在圖1D中’一負電壓（例如，-ίο伏 特）被施加在該NSONOS電晶體101的該控制閘極11〇與該P 型基板103之間（經由歐姆接觸1〇6)以及在該控制閘極no與 該PSONOS電晶體1〇2的該N-井111之間（經由歐姆接觸 114)。在兩個器件中形成的電場使電洞ιΐ7(如加號所示）穿 過該穿隧氧化物層107並且被該等捕捉層108中的捕捉點捕 ❹ 捉。 圖1E說明了在該擦除電壓被移走之後該CSONOS電晶體 對100的狀態。在該NSONOS電晶體101中，該等捕捉電洞 ' 117吸引電子（如減號所示）到該通道105，反相該正常的正 • 通道。該反相通道提供一傳導路徑在該等N+源極與汲極擴 散104之間。在這種狀態中，該NSONOS電晶體101是••開，，。 在該PSONOS電晶體102中，該等捕捉電洞117排斥來自該 通道113的電洞。該電洞耗盡型通道有一負的空間電荷， 其與該等P+源極與汲極擴散112形成P-N接面。在這種狀態 134752.doc 200933637 中，該PSONOS電晶體是"關"。 圖2A與2B是在一實施例中的該CSONOS電晶體對100在 程式化組態與已程式化狀態中的示意圖，分別對應圖1B與 1C。圖2C是在一實施例中的一電路200，說明了該已程式 化CSONOS電晶體對100如何被讀取而不干擾在該兩個電 晶體上的捕捉電荷。一連接202可被組態在PSONOS電晶體 102的該閘極110與該源極112之間，並且一讀取電壓（例 如，+1.8伏特）可被施加於PSONOS電晶體102的該閘極 110。一連接201可被組態在NSONOS電晶體101的該閘極 110與該源極104之間並且該NS0N0S電晶體的該閘極110可 被接地。在已程式化狀態中，該PSONOS器件是"開"並且 像一閉合開關操作。因此，在點A與點B之間有一有效短 路。相反，該NSONOS器件在該已程式化狀態中是"關"並 且像一斷開開關操作。因此，在點C與點B之間有一有效 開路。因此，該讀取電壓出現在該兩個電晶體的該等共汲 極端子112/104。如果該共同連接（鍍金屬115)被連接到一 高阻抗負載（例如，另一 MOSFET電晶體的閘極，未顯 示），那麼該讀取電壓可被檢測（例如，經由該負載電晶體 是"開"）。該讀取電壓可能是與一邏輯資料值有關，比如一 邏輯"1"值。在該PSONOS電晶體102中的該捕捉電荷不受 干擾，因為所有的該PSONOS電晶體的該等端子都在同一 電壓並且沒有電流流過電晶體1 〇2。在該NSONOS電晶體 101中的該捕捉電荷不受干擾，因為該NSONOS電晶體的 該閘極與源極在同一電壓，並且在該NSONOS電晶體的該 134752.doc 200933637 汲極上的該讀取電壓太小以致沒有干擾影響。 圖3A與3B是該CSONOS電晶體對100在擦除組態與已擦 除狀態中的示意圖，分別對應圖1D與1E。圖3C描繪了在 一實施例中的電路200,說明了該已擦除CSONOS電晶體 對100如何被讀取而不干擾在該兩個電晶體上的捕捉電 荷。如上所述，一連接202可被組態在PSONOS電晶體1〇2 的該閘極110與該源極112之間，並且一讀取電壓（例如， + 1.8伏特）可被施加於PSONOS電晶體102的該閘極11〇。一 連接201可被組態在NSONOS電晶體101的該閘極11〇與該 源極104之間並且該NSONOS電晶醴的該閘極11 〇可被接 地。在已擦除狀態中，該PSONOS器件是"關"並且像一斷 開開關操作。因此，在點A與點B之間有一有效開路。相 反’該NSONOS器件在該已擦除狀態中是"開"並且像一閉 合開關操作。因此，在點C與點B之間有一有效短路。因 此’該接地電壓出現在該兩個電晶體的該等共汲極端子 112/104。此外，如果該共同連接（鍍金屬115)被連接到一 高阻抗負載（例如，另一 MOSFET電晶體的閘極，未顯 示）’那麼該接地電壓可被檢測（例如，經由該負載電晶體 是"關"）《該接地電壓可能是與一邏輯資料值有關，比如一 邏輯"0"值。在該NSONOS電晶體101中的該捕捉電荷不受 干擾’因為所有的該PSONOS電晶體的該等端子都在同一 電壓並且沒有電流流過電晶體1〇1。在該pS〇N〇S電晶體 102中的該捕捉電荷不受干擾，因為該1>8〇]^08電晶體的該 閘極與源極在同一電壓並且在該pS〇NOS電晶體的該汲極 134752.doc -10- 200933637 上的該接地電壓太小以致沒有干擾影響β 圖8說明了在一實施例中的__電路3〇〇，其中該cs〇n〇s 對100可在一程式化或擦除組態（即，一寫組態），如根據圖 2Α與3Α，與一讀取組態之間轉換，如根據圖2(：與3(：>在 圖8中，連接202可由一開關取代，比如M〇SFET電晶體開 關302，以及連接201可用一開關取代，比如m〇sfet電晶 體開關301。開關3〇1與302可由一讀/寫控制信號控制，使 得一寫信號使開關301與302是開並且一讀取信號使開關 301與302是關。 圖4說明了一示例性NSONOS電晶體的開到關（曲線4〇1) 與關到開（曲線402)臨限電壓轉變，其可發生在大約5毫秒 與1〇毫秒的程式化與擦除脈衝持續期間，例如分別對應各 自的大約+10伏特與_10伏特的程式化與擦除電壓。這些臨 限電壓之間的差界定在該器件的壽命起始(B〇L)的該感測 窗。對於所說明該示例性NS〇N〇s器件，在b〇l開與關臨 限電壓之間的分離是大約35伏特。 圖5說明了圖4的該NS〇N〇s電晶體在1〇〇，_次讀取循環 之後的資料保留曲線的一外推法。在圖5中，該咖刪 電晶體的該外推的職感測窗在大約2時（6 3 _8秒）之後 是大約1.5伏特。 圖6說明了 一示例性PS〇N〇S電晶體的開到關（曲線601) 與關到開（曲線6G2)臨限電壓轉變，其可發生在1()毫秒與5 毫秒的脈衝持續期間，分別對應各自的+10伏特與_10伏特 的程式化與擦除操作。該感測窗在該器件的壽命起始是大 134752.doc -11 - 200933637 約3.25伏特β 圖7說明了圖6的該PSONOS電晶體在1〇〇,〇〇〇次讀取承受 循環之後的資料保留曲線的一外推法。在圖7中，該 PSONOS電晶體的該外推的E0L感測窗在20年之後是大約 1.35伏特。 圖9是一說明一用於可程式化CSONOS邏輯元件的方法 的流程圖’其包含.用一共同電壓設定一對互補的非揮發 性捕捉電荷記憶體器件（包含一第一記憶體器件與一第二 記憶體器件）成一第一邏輯狀態與一第二邏輯狀態中之一 者以控制該互補對（操作901);以及 讀取該互補對的邏輯狀態而不干擾該邏輯狀態（操作9〇2)。 為了清晰與容易描述’以上討論被限於S〇n〇S電晶體。 按照慣例，SONOS代表"石夕氧氮氧石夕”，其中該第一"珍”是 指该通道區域材料，該第一"氧"是指該穿隧介質層，"氮" 是指該電荷捕捉介質層，該第二"氧"是指該阻擋氧化物層 〇 以及該第二"石夕"是指該閘極層。然而，本發明的實施例包 含SONOS型”器件的使用，其等並不限於這些具體材料。 參考圖1A’該基板1〇3以及因此該通道區域可能是適合 半導體器件製造的任何材料。在一實施例中，該基板可能 • 疋可包含但不限於矽、鍺、矽/鍺材料或ΠΙ_ν複合半導 體材料的單晶體的大塊基板。在另一實施例中，該基板可 倉b疋具有一頂部磊晶層的大塊層。在一具體實施例中， 該大塊層可能是一可包含但不限於矽、鍺、矽/鍺、IH_V 複口半導體材料與石英的單晶體，而該頂部遙晶層可能是 134752.doc -12- 200933637 可包含但不限於功、杜 材料的單晶體層。在另—實 中間絕緣層上的頂部磊晶層 歹、矽鍺、矽/鍺材料與ΙΠ-ν複合半導體 之上It頂部磊晶層可能是一可包含但不限於矽(例如，

—實施例中，該基板可能是一在一 晶層’該絕緣層在一較低的大塊屠 々央的單晶體。該基板以及因此該通道區域可包含摻雜不 純的原子。在一具體實施例中，該通道區域被摻雜P型， 以及在另一實施例中，通道區域被摻雜N型。 在該基板中的源極/汲極（104，112)可能是具有與該通道 區域相反的傳導性的任何區域。例如，按照本發明的一實 施例，該等源極/汲極區域是N型摻雜區域，而該通道區域 是一 p型摻雜區域。在一實施例中，該基板以及因此該通 〇 道區域可能是具有一硼濃度在1〇15-1019原子/立方釐米的摻 雜硼的單晶體矽。該等源極/汲極區域可能是具有一 N型摻 雜濃度在5><1016-5><1019原子/立方釐米的摻雜磷或摻雜砷的 區域。在一具體實施例中，該等源極/汲極區域可能在該 • 基板中有一 80·200奈米的深度。按照本發明的另一實施 例’該等源極/汲極區域是P型摻雜區域，而該通道區域是 一 N型摻雜區域。 該穿隧介質層107可能是任何材料並且具有適合允許電 荷載子在一施加閘極偏壓下穿入該電荷捕捉層而當該器件 134752.doc -13- 200933637 ❹ 被不偏壓時保持-合適的浪漏障壁的任何厚度。在一實施 例中，該穿隧介質層可能是-由熱氧化製程形成的二氧化 石夕或氮氧化石夕。在另-實施例令，該穿隨介質層可能是一 由化學氣相沉積或原子層沉積形成的高介電常數（高k)材料 並且可包含但不限於氧化給、氧化錯1酸給、氮氧化 铪、氧化錯給與氧化鋼。在一具體實施例中，該穿随介質 層可能具有一 M0奈米的厚度。在一特定實施例中該穿 隧介質層可能具有一大約2奈米的厚度。 #該電荷捕捉層1G8可能是任何材料並且具有適合儲存電 荷以及S1此提高閉極堆#的臨限電㈣任何厚度^在一實 施例中，㈣荷捕捉層可能I由化學氣相沉積製程形成 ㈣質材料並且可包含但不限於化學計量的氮切、富石夕 亂=夕與氮氧化發。在—實施例中，該電荷捕捉層的厚度 可能是5-10奈米。 :頂部介質(阻播氧化)層1〇9可能是任何材料並且具有 口保持電荷_障壁而不明顯降低該閘極堆昼的容量的 任：厚度。在一實施例中’該頂部介質層由化學氣相沉積 :成並且由二氧化石夕或氮氧化石夕組成。在另一實施例 二：頂部介f層可能是-由原子層沉積形成的高k介質 :並：可包含但不限於氧化給、氧化錯、錢給、氮氧 =可f給與氧化鑭。在一具體實施例中，該頂部介 曰可此具有一 1-20奈米的厚度。 期間極層110可能是適合在該S_S型器件的操作 即一偏置電壓的任何導體或半導體材料，按照本發 134752.doc 200933637 明的一實施例’該閘極層可能是由化學氣相沉積製程形成 的摻雜的多晶矽《在另一實施例中，該閘極層可能是一由 物理氣相沉積形成的含金屬的材料並且可包含但不限於金 屬氮化物、金屬碳化物、金屬石夕化物、給、鍅、鈦、钽、 銘、訂、把、翻、始、鎳。 雖然本發明已經參考具體示例性實施例描述，但將明白 在不背離本發明在請求項中闞述的較廣的精神與範圍下可 ◎ 對這些實施例做各種修飾與改變。因此，該等詳細說明與 圖式是被認為說明性的而不是限制意味。 【圖式簡單說明】 圖1A說明了在一實施例申的一 cs〇N〇s電晶體對的結 構； 圖1B說明了程式化—在—實施例中的cs〇购s電晶體 對； 圖1C說明了在一實施例中的一在已程式化狀態中的 g CSONOS電晶體對； 圖1D說明了擦除-在—實施例中的電晶體對； 圖1E說明了在一實施例中的一在已擦除狀態中的 CSONOS電晶體對； 圖2A是在一實施例中士

的一在一程式化組態中的CSONOS 電晶體對的示意圖； 圖2B是在一實施例中沾 的—在一已程式化狀態中的 CSONOS電晶體對的示意圖； 圖2C是在一實施例中的— τ的一在一讀取組態中的已程式化 134752.doc • 15 - 200933637 CSONOS電晶體對的示意圖； 圖3 A是在一實施例中的一在一擦除組態中的CSONOS電 晶體對的不意圖， 圖3B是在一實施例中的一在一已擦除狀態中的CSONOS 電晶體對的不意圖； 圖3C是在一實施例中的一在一讀取組態中的已擦除 CSONOS電晶體對的示意圖；

圖4說明了在一實施例中的一 NSONOS器件的狀態轉 移； 圖5說明了在一實施例中的一 NSONOS器件在承受循環 之後的資料保持； 圖6說明了在一實施例中的一PSONOS器件的狀態轉移； 圖7說明了在一實施例中的一PS0N0S器件在承受循環之 後的資料保持； 圖8說明了在一實施例中的一可轉換的讀/寫CSONOS電 路組態；以及 圖9是一說明一種按照本發明的一實施例的方法的流程 圖。 【主要元件符號說明】 100 互補SONOS電晶體對 101 NMOS SONOS電晶體 102 PMOS SONOS電晶體 103 P型基板 104 N+源極/汲極擴散 134752.doc -16- 200933637 ❹ ❿ 105 通道 106 P+擴散 107 穿隧氧化物層 108 捕捉層 109 阻擋氧化物層 110 控制閘極 111 擴散N-井 112 P+源極/汲極擴散 113 通道 114 N+擴散 115 鍍金屬 116 電子 117 電洞 200 電路 201 連接 202 連接 300 電路 301 開關 302 開關 401 NSONOS電晶體的開到關 402 NSONOS電晶體的關到開 601 PSONOS電晶體的開到關 602 PSONOS電晶體的關到開 900 流程圖 134752.doc •17,

Claims (1)

1. 200933637 十、申請專利範圍： κ 一種方法，其包括： 以—共同電壓設定包括一第一記憶體器件與一第二記 憶體器件的一對互補之非揮發性捕捉電荷記憶體器件成 一第一邏輯狀態與一第二邏輯狀態中之一者以控制該互 補對；以及 讀取該互補對之邏輯狀態而不干擾該邏輯狀態。 2. 根據請求項1之方法，其中該第一記憶體器件包括一 ρ型 SONOS型器件，以及該第二記憶體器件包括一 ν型 SONOS型器件， 其中設定該互補對成該第一邏輯狀態包括用該共同電 壓程式化該Ρ型SONOS型器件以及用該共同電壓擦除該ν 型SONOS型器件，以及 其中設定該互補對成該第二邏輯狀態包括用該共同電 壓擦除該P型SONOS型器件以及用該共同電壓程式化該ν 0 型SONOS型器件。 3. 根據凊求項2之方法，其中該？型8〇1<[〇8型器件包括第一 閘極端子、及極端子與第―源極端子，其中該_ SONOS型器件包括第二閘極端子、第二沒極端子與第二 源極端子， 其中該第源極端子被耦合到一第一邏輯位準電壓， 且該第二源極端子被麵合到—第二邏輯位準電壓，且其 中讀取該互補對之邏輯狀態包括： 連接該第一源極端子到該第-閘極端子； I34752.doc 200933637 連接該第二源極端子到該第二閘極端子；以及 感測在該第-、及極端子與該第二没極端子之間之一共 同連接處之該邏輯位準。 4 ·根據請求項3之方法，苴击 其中該互補對之邏輯狀態包括該 第邏輯狀態’其中該p型s〇N〇s型器件被保護免受源 極，、；及極干擾，以及其中該㈣器件被保護免 受源極干擾。

   ❹ 根據:月求項3之方法，其中該互補對之邏輯狀態包括該 第二邏輯狀態，其中該N3?!s〇N〇s型器件被保護免受源 極與汲極干擾，且其中該P型SONOS型器件被保護免受 源極干擾。 6. 根據請求項3之方法，其中該共同電壓被連接到該第一 閘極與該第二閘極，且其中設定該互補對成該第一邏輯 狀態包括設定該共同電壓為大約+1〇伏特。 7. 根據請求項3之方法，其中該共同電壓被連接到該第— 閘極與該第二閘極，以及其中設定該互補對成該第二邏 輯狀態包括設定該共同電壓為大約_1〇伏特。 8. 根據請求項3之方法，其中該第一邏輯位準電壓是大約 + 1.8伏特，且其中該第二邏輯位準電壓是大約〇伏特。 9·根據請求項1之方法，其中該第一記憶體器件與該第二 記憶體器件各包括一 SONOS器件。 1〇· 一種可程式化器件，其包括： 一第—非揮發性捕捉電荷記憶體器件； 一輕合到該第一記憶體器件之第二非揮發性捕捉電荷 134752.doc 200933637 s己憶體器件’其中該第二記憶體器件互補於該第一記憶 體器件，且其中 當該第一記憶體器件被程式化以及該第二記憶體器件 被擦除時’該可程式化器件被組態成設定為一第一邏輯 狀態，且其中 當該第一記憶體器件被擦除以及該第二記憶體器件被 程式化時’該可程式化器件被組態成設定為一第二邏輯 狀態。 Ο

   11.根據請求項1〇之可程式化器件，其中該第—記憶體器件 包括一P型SONOS型記憶體器件，其包括第一閘極端 I、第一汲極端子與第一源極端子，以及該第二記憶體 益件包括一 N型SONOS型記憶體器件，其包括第二閘極 端子、第二汲極端子與第二源極端子， 其中該第一汲極端子被連接到該第二汲極端子， 其中該第一源極端子與該第一閘極端子被連接到一第 -邏輯位準電壓’以及該第二源極端子與該第二閉極端 子被連接到-第二邏輯位準電壓，其中該可程式化器件 之該邏輯狀態係存在於介於該第一汲極端子與該第二汲 極端子之間之該連接處。 ’其中該邏輯狀態包括該 輯位準電壓與該第二邏輯 12.根據請求項η之可程式化器件 第一邏輯狀態’其中該第一邏 位準電壓被組態成保護該p型S 〇 N 〇 s型器件免受源極盥 汲極干擾’以及保護該_S〇N〇S型器件免受源極干 擾。 134752.doc 200933637 13. 根據請求項〗丨之可程式化器件，其中該邏輯狀態包括該 第二邏輯狀態，其中該第一邏輯位準電壓與該第二邏輯 位準電壓被組態成保護該N型SONOS型器件免受源極與 汲極干擾’以及保護該p型s〇N〇s型器件免受源極干 擾。 14. 根據請求項1丨之可程式化器件，其中一共同電壓被連接 到該第一閘極與該第二閘極，且其中為了設定該可程式

   ❹ 化器件為該第一邏輯狀態’該共同電壓是大約+1〇伏 特。 15. 根據請求項11之可程式化器件，其中一共同電壓被連接 到該第一閘極與該第二閘極，且其中為了設定該可程式 化器件為該第二邏輯狀態，該共同電壓是大約_1〇伏特。 16. 根據請求項1丨之可程式化器件，其中該第一邏輯位準電 壓是大約+1.8伏特，且其中該第二邏輯位準電壓是大約〇 伏特。 17. 根據請求項U之可程式化器件’其進—步包括一開關矩 陣，其組態成施加該共同電壓到該互補對以及控制該第 -邏輯位準電壓與該第二邏輯位準電壓㈣互_^連 接。 記憶體器件 18. 根據請求項10之可程式化器件，其中該第 與該第二記憶體器件各包括一 S〇N〇s器件 19. 一種可程式化器件，包括： 用於程式化該可程式化器件為一邏较此你 、饵狀態之構件；以及 用於讀取該邏輯狀態而不干擾該邏輯 態之構件。 134752.doc 200933637 20.根據請求項19之可程式化器件，其進一步包括： 用於切換控制電壓以程式化該可程式化器件之構件； 以及 用於切換邏輯位準電壓以讀取該可程式化器件之該邏 輯狀態之構件。

   ❿ 134752.doc