TW200931497A - Method of making a pillar pattern using triple or quadruple exposure - Google Patents

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TW200931497A
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photoresist layer
layer
array
mask
memory
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TW097145365A
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English (en)
Inventor
Roy E Scheuerlein
Christopher J Petti
Original Assignee
Sandisk 3D Llc
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Description

200931497 九、發明說明： 【發明所屬之技術領域】 本發明一般而言係關於半導體領域且更具體而言係關於 記憶體裝置領域。 本申請案主張2007年12月27曰申請之美國申請案第 ， 12/005,276號之權利，該申請案之全部内容藉此以引用方 . 式併入。 【先前技術】 ❿ 由於半間距近似於習用微影系統不能支持之製程節點， 因此已使用例如雙次曝光或雙次圖案化等技術來將習用微 影設備的能力延伸至較短半間距。雙次曝光（如其名稱暗 示）由使用兩個不同的遮罩曝光一單個抗蝕劑塗層兩次組 成。單獨曝光靠近的特徵以對抗不期望過渡曝光，不期望 過渡曝光不接觸微影方法的結果。 習用記憶體陣列佈局為矩形。一記憶體陣列之記憶體單 元佈局為一矩形（笛卡爾）柵格。使用標準矩形佈局，此乃 _ 因其係結構化一陣列之邏輯方式且由於習用半導體製程係 針對一矩形佈局而設計。 然而，不可藉由雙次曝光技術來有效地減小一矩形佈局 之=間距。舉例而言，#可使用雙次曝光藉由一因子2減 小子線及字線’料使用雙:欠曝光僅藉由-a子1.4減小 記憶體單元之佈局之間隔。 【發明内容】 本發明之一個實施例係關於—種使用一三次曝光技術製 136071.doc 200931497 造一裝置之方法。在一基板層上方形成一光阻劑層。使用 一第一遮罩實施該光阻劑層之一第一次曝光以在該光阻劑 層中形成若干第一曝光區域。使用一第二遮罩實施該光阻 劑層之一第二次曝光以在該光阻劑層中形成若干第二曝光 區域。使用一第三遮罩實施該光阻劑層之一第三次曝光以 在該光阻劑層中形成若干第三曝光區域。在該第一、第二 及第二次曝光之後’每一 B比鄰第一、第二及第三曝光區域 在該光阻劑層中彼此等距。使用該經圖案化之光阻劑層蝕 • 刻基板層。形成以一大致六角形圖案配置之複數個柱形裝 置。 本發明之另一實施例係關於一種使用一四次曝光技術製 造一裝置之方法。在第一導體線上方形成至少一個半導體 層。在該至少一個半導體層上方形成一第一光阻劑層。使 用一第一遮罩實施該第一光阻劑層之一第一次曝光以在該 第一光阻劑層中形成若干第一曝光區域《使用一第二遮罩 實施該第一光阻劑層之一第二次曝光以在該第一光阻劑層 ❿ 中形成若干第二曝光區域。使用一第三遮罩實施該第一光 阻劑層之一第三次曝光以在該第一光阻劑層中形成若干第 三曝光區域。使用一第四遮罩實施該第一光阻劑層之一第 四次曝光以在該第一光阻劑層中形成若干第四曝光區域。 在該第一、該第二、該第三及該第四次曝光之後圖案化該 第一光阻劑層.蝕刻該至少一個半導體層以形成複數個 柱形裝置。在該複數個柱形裝置上方形成複數個第二導體 線。 136071.doc 200931497 【實施方式】 使用三次曝光形成子陣歹 鲁 e 將詳細描述根據本發明之一第一實施例之一種使用三次 曝光製作一單個S己憶體層級之方法。雖然該方法較佳用於 形成下文第二實施例中所述之非揮發性記憶體陣列，但該 方法亦可用於形成任何其他揮發性或非揮發性記憶體陣列 以及其他裝置，例如邏輯、顯示、光電、照明、磁性資料 儲存等等裝置。此外，該第三實施例之陣列可使用除三次 曝光之外之方法形成，例如藉由習用單次曝光微影法。可 堆疊額外記憶體層級，每一層級整體式地形成於其下方的 -個層級上方。在此實施例中，—多晶半導體二極體將充 當記憶體單元U擇為，該記憶體單元可係抗溶絲、 熔^二極體及_聯配置之抗㈣配置、多⑭記憶體效 應單兀、金屬氧化物記憶體、可轉換複合金屬氧化物、碳 奈米管記憶體、相變材料記憶體、導電橋接器元件或可轉 換I合物記憶體。 所=體裝置之形成開始於一基板。此基板可係此技術中 所勺已人知之任何半導想基板，例如，WIV_IV複合物 =夕/ m碳）、III_V€合物、n_VIIrn =(= 上方之蟲晶層或任何其他半導體材料或非半導體 材枓（例如、金屬、玻璃、陶究、 包含製作於其中或其上之積體電路塑膠等4)。該等基板可 -絕：層形成於基板上方。該絕緣層可係氧化 夕、“電膜、w·⑽或任何其他適宜之絕緣材料。 136071.doc 200931497 接者’在該基板及該絕緣層上方形成字 該字線層之間可包含一黏合層以幫助將該字線層黏= 緣層。右上覆字線層為鶴，則較佳氮化鈇為黏合層。視= 要，可首先形成位元線而非字線。 需 欲沈積之下一層為一字線層。字線層可包括此技 已知之任何導電材料，例如， 斤 欽、銅、钻或其合金）。 ^其他材料（包含纽、 _ 一：照圖：其顯示一根據一例示性實施例顯示位元線及 子線之一雙次曝光製程之圖示。一旦已沈積所有將形成字 線之層，則將該等層圖案化。較佳地，使用雙次曝光圖案 化該等字線並使用任何適宜之遮罩及钮刻製程對其進行餘 刻。然而，亦可替代使用-單次曝光圖案化製程或雙次圖 案化製程或互補圖案化製程。在該字線層上沈積一光阻劑 層。可使用一正或負光阻劑層。較佳地，使用一其十可使 成像區不溶解之負抗钱劑。使用一第一遮軍曝光該光阻劑 層以形成若干第-曝光區域，該等第一曝光區域將用於姓 刻一第一組將由字線驅動器75〇驅動之字線71〇。若使用一 負光阻劑，則可使該等曝光區域不溶解。接著，再次使用 一第二遮罩曝光該光阻劑層以形成若干第二曝光區域，該 等第二曝光區域將用於蝕刻一第二組毗鄰於第一組字線 710之字線72〇。亦可連同該等字線一起圖案化其他特徵。 在光阻劑經顯影及圖案化之後’使用該經圖案化之光阻劑 作為一遮罩來蝕刻該等層。接著使用標準製程技術移除該 光阻劑。可替代藉由—鑲嵌方法形成該等字線。 136071.doc 200931497 接著，在字線上方及之間沈積一介電材料。介電材料可 係任何已知電絕緣材料，例如，氧化矽、氮化矽或氧氮化 矽。在一較佳實施例中，使用二氧化矽作為介電材料。 最終，移除該等字線頂部上之剩餘介電材料，曝光由介 電材料分離之該等字線之頂部並留下一大致平坦表面。可 藉由此技術中所已知之任何製程（例如化學機械抛光（CMp) ' 或回蝕刻）來實施過度填充之電介質之此移除以形成平坦 表面。可有利地使用2004年6月30日申請iRaghuram等人
Etchback to Expose Buried Patterned Features"中所描述之 回蝕刻技術，該申請案發佈為美國專利第7,3〇7,〇l3號且藉 此以引用方式併入。在此階段，已在該基板上方形成複數 -個大致平行字線。 接著，將在完成之字線上方形成垂直柱。較佳地，在該 等字線之平坦化之後沈積一障礙層作為第一層。該障礙層 中可使用任何適宜之材料，包含氮化鎢、氮化钽、氮化鈦 4該等材料之組合。在_較佳實施例中’使用氮化欽作為 障礙層。在障礙層為氮化欽之情形下，可以與先前所述黏 • 合層相同之方式沈積其。 、 接著，沈積將圖案化成柱之半導體材料薄膜層（或層）。 該半導體材料可係石夕、鍺、一石夕_錯合金或其他適宜之半 :或半導體5金。為簡單起見，此描述將把半導體材料 田作矽，但應理解，熟悉此技術者可選擇該等其他適宜之 材料中之任何材料替代。 136071.doc 10· 200931497 隹-例示性實施例中，該柱包括一半導體接面二極體。 術語接面在本文中用於指代-具有非歐姆導電性質之半導 體裝置’該半導體裝置具有兩個端子電極，且由在一個電 極處為p型且在另一電極處為n型的半導材料製成。實例包 含P-η二極體及η_ρ二極體，其具有相接觸的ρ型半導體材料 及η型半導體材料，例如齊納二極體及卜丨义二極體，其中 本徵（未摻雜）半導體材料内插在p型半導體材料與11型^導 體材料之間。 ® 首先，可藉由此技術中所已知之任何沈積及摻雜方法形 成一底部重摻雜區域。可沈積並矽並接著對其掺雜，但較 佳藉由在矽的沈積期間流動一提供n型摻雜物原子（例如， 磷）之施主氣體來就地摻雜。該重摻雜區域較佳介於約1〇〇 與約800埃厚之間。 接著’可藉由此技術中所已知之任何方法形成一本徵 層。該本徵層可係矽、鍺或任何矽或鍺合金且具有一介於 約1100與約3300埃之間較佳約2000埃之厚度。 ® 將圖案化並蝕刻本徵層及剛剛連同下伏障礙層一起沈積 之重摻雜區域以形成柱。柱應具有與下方字線大約相同的 間距及大約相同的寬度’以便每一柱形成於一字線之頂部 上。可容忍一些不對準。可在此時或在該圖案化步驟之後 形成P型二極體區域，如下文更詳細描述。 可使用任何適宜之遮罩及蝕刻製程來形成柱。現參照圖 6，其顯示一根據一例示性實施例顯示一記憶體單元陣列 之一三次曝光製程之圖示。首先，在柱材料之表面上方形 136071.doc 200931497 成一第二光阻劑層，例如半導體層。該光阻劑可係一負光 阻劑或一正光阻劑。現參照圖6描述一使用負光阻劑之例 示性製程。在-子陣列區605中，使用一第一遮罩來實施 該光阻劑層之-第-次曝光以在該光阻劑層中形成第一曝 光區域640。接著，使用一第二遮罩來實施該光阻劑層之 一第二次曝光以在該光阻劑層中形成第二曝光區域65〇。 最終，使用一第三遮罩來實施該光阻劑層4一第三次曝光 以在該光阻劑層中形成第三曝光區域66〇,以使得每一毗 ❹ 鄰第640第―650及第二曝光區域66()近似彼此等距。 該第一、第二及第三次曝光已在光阻劑中形成一六角形圖 案㈣，該六角形圖案現在可用於形成以一大致六角形圖 案配置之複數個柱形裝置。六角形圖案61〇包括一含七個 柱之重複圖案，其中具有一中心柱，#由以一六角形佈局 圍繞該中吨㈣置之六個其他柱所環繞4光阻劑經顯 影之後，使㈣經㈣化之光阻劑作為—料來钱刻柱 層。該等柱較佳為圓柱形，但亦可具有如本文中所述之其 他形狀。 另一選擇為’可在半導體層堆叠之頂部上形成-某種其 他材料（例如’二氧切、氮化發、鎮或氧化鶴）硬遮罩， 其:底部抗反射塗層（BARC)在頂部上，接著圖案化並姓 d〆硬遮罩。類似地，可使用—介電抗反射塗層⑽⑽ 作為—硬遮罩。在移除光阻劑層之後使用硬遮罩作為-遮 罩來圖案化該等半導體層。 另-選擇為，可使用一正光阻劑來圖案化該等柱。首 136071.doc •12- 200931497 先’光阻劑之第二及第= * ... 一-人曝光曝光一六角形圖案中之代 表性柱640、050、660之杨罢+ 賙系Y之代 s 置中之正光阻劑。光阻劑接著 !顯影並在一六角形圖案 你m a#丄、 n衣f生柱64〇、650、660之 置中形成孔。接著使用任何適 rb ^ Λ> 1 適且之景/像顛倒製程來在該 ❹ ❷ 等孔中形成抗钱刻形狀。舉例而言，在該光阻劑層上方且 在該光阻劑層中之該等孔t形成—硬遮罩m填充劑 材枓。接著使該硬遮罩材料或該填充劑材料平坦化以使立 僅留存於該光阻劑層令之該等孔中。舉例而言，可藉： CMP或回㈣來使該硬遮罩層平坦化，而可藉由在該光阻 ㈣上方方疋塗一填充劑材料浆料來形成該填充劑材料以使其 僅安排在該光阻劑層中之該等孔中。若使用硬遮罩材料 (例如-絕緣硬遮罩材料(例如，氧化石夕、氧化鎢或氮化石夕） 或一導電硬遮罩材料（例如，鎢）來填充該光阻劑中之該等 孔，則使用該等硬遮罩形狀作為一遮罩來圖案化（亦即， 蚀刻）下伏半導體層。如同在前述例示性製程中，在移除 經圖案化之光阻劑層之前或之後使用硬遮罩作為一遮罩來 圖案化該等半導體層。若使用一例如一有機填充劑材料之 填充劑材料（例如，2007年9月28日申請且其全部内容以引 用方式併入本文中之頒予τ. chen等人之美國申請案第 1 1/864,205號中所述之一含矽旋塗塗層），則可使一硬遮罩 層位於該填充劑材料與該等下伏半導體層之間。使用該等 填充劑材料形狀作為一遮罩來將該硬遮罩層圖案化成各種 形狀。接著使用該等硬遮罩形狀作為一遮罩來圖案化該等 下伏半導體層。 136071.doc -13- 200931497 =該等半導體層經圖案化之後，在該等半導體柱上方及 之間沈積一介雷好 τ料’從而填充其間之間隙。該介電材料 ::4何已知電絕緣材料，例如’氡化矽、氮化矽或氧氮 从在較佳實施例中’使用二氧化石夕作為絕緣材料。 著*除該等柱頂部上之介電材料，從而曝光由 材料所分離之柱頂邱 ^ ^ 技術中所已知之任㈣兹大致平坦表面。可藉由此 任何製程（例如，化學機械抛光（CMP)或回 Ζ刻)來實施過度填充之電介質之此移除。在響或回钱 ::後，實施離子植入，從而形成二極雜之重推雜ρ型頂 品域。Ρ型摻雜物較佳為爛或BC13。此植人步驟完成二 =之形成。在剛剛形成之該等二極體中，底部重摻雜區 域為_而頂部重摻雜區域為P型。 ❹ 一=終’以與字線相同之方式形成位元線，例如藉由沈積 佳^化欽黏合層及—較佳鶴位元線層。再次參照圖 接著使用雙次曝光圖案化並使用任何適宜之遮罩及敍 曝:程餘刻位元線層及黏合層。然而，可替代使用一單次 光阻Γ卜在一個實施例令，在該位元線層上沈積一第三 1層使用-第—遮罩來曝光該光阻劑層以形成將用 1刻—第-組位元線730之若干第一曝光區域，該第一 二位元線將由位元線驅動器驅動，若使用一負光阻 ’則可使曝光區域不溶解。接著，使用一第二遮罩再次 =光阻劍層以形成將用於蚀刻一第二組位元線740之 第一曝光區域，該第二組位元線贼鄰於第一組位元線 亦可連同該等位元線-起圖案化其他特徵。在該光 13607丨.doc 200931497 阻劑經顯影之後，使用光阻劑圖案作為一遮罩來蝕刻導電 層，並接著使用標準製程技術來移除該光阻劑圖案。如上 所述，可顛倒位元線及字線之形成次序。 Ο 接著，在該等位元線上方及之間沈積―介電材料。該介 電材料可係任何已知電絕緣材料，例如’氧化矽、氮化矽 或氧氮化♦。在-較佳實施射，使用氧切作為此介電 材料。該等位元線以一約60度的角度交叉字線。有利地， 三次曝光允許形成具有較小半間距之裝置，此允許完全使 用經雙次曝光之線之減小之比例因子。此外，該等六角形 封裝之記憶體單元需要減小晶粒區。另外，具有較小半間 距之裝置使用較小晶粒大小。使用三次曝光以—六角形組 態形成一單元陣列允許該陣列s帛與一藉φ習用單次曝光 類型微影法形成之矩形陣列組態相比較藉由一丨73 鬆弛。 已描述一第一記憶體層級之形成。可在此第一記憶體層 級上方形成額外記憶體層級以形成一單晶片型三維記憶體 陣列。在某些f施例令體可在若+記憶體層級之間共 用，亦即…個層級之頂部陣列線將充當下—記憶體層級 之底部陣列線。在其他實施例中，在第—記憶體層級上方 形成一層間電介質，其表面經平坦化，且一第二記憶體層 級之構造開始於此經平坦化之層間電介質開始，且無共用 導體。 一單晶片型三維記憶體陣列係一種其中複數個記憶體層 級形成於一單個基板（例如，一圓晶）上方而無介入基板之 136071.doc -15- 200931497 記憶體陣列。在現有層級之層上方直接沈積或生長形成一 個記憶體層級之層。相反地，如在Leedy之美國專利第 5’915’167 號"Three dimensional structure memory"中，已藉 由在單獨基板上形力記憶體層、級並使該等記憶體層級在頂 部彼此黏合來構造堆疊記憶體。可在結合之前使該等基板 變薄或自記憶體層級移除，但由於該等記憶體層級最初形 ' 成於單獨基板上方，因此此等記憶體並非係真正的單晶片 型三維記憶體陣列。 〇 形成於一基板上方之一單晶片型三維記憶體陣列至少包 括：一第一記憶體層級，其形成於該基板上方之一第一高 度處，及一第二記憶體層級，其形成於不同於該第一高度 的一第二高度處。可按此多層級陣列在該基板上方形成三 個、四個、八個或實際上任何數目之記憶體層級。
Radigaii等人之2006年5月31日申請之美國專利申請案第 1 1/444,936號"Conductive Hard Mask to Protect Patterned
Features During Trench Etch"中描述一用於形成一其中導 ® 體係使用鑲嵌構造形成之類似陣列之替代方法，該專利申 請案受讓與本發明之受讓人且藉此以引用方式併入。可替 - 代使用Radigan等人之方法來形成一根據本發明之陣列。 使用四次曝光形成一子陣列 另一選擇為’在一第二實施例中，使用四次曝光以一矩 形柵格形成柱。現參照圖8，其顯示一根據一例示性實施 例顯示一記憶體單元陣列之一四次曝光製程之圖示。首 先’在柱材料表面上方形成一光阻劑層，例如本文中所述 136071.doc •16- 200931497 之其他實施例之半導體層。該光阻劑可係一負光阻劑或一 正光阻劑。在一矩形子陣列區81 〇中，使用一第一遮罩實 施一例示性負光阻劑層之一第一次曝光以在該光阻劑層中 形成第一曝光區域820。接著，使用一第二遮罩實施該光 阻劑層之一第二次曝光以在該光阻劑層中形成第二曝光區 域830。使用一第三遮罩實施該光阻劑層之一第三次曝光 以在該光阻劑層中形成第三曝光區域84〇。最終，使用一
第四遮罩實施該光阻劑層之一第四次曝光以在該光阻劑層 中形成第四850曝光區域’以便任一組峨鄰第一 82〇、第二 830、第二840及第四曝光區域85〇形成一大致矩形或正方 形圖案。第-、第〔1三及第四次曝光在光阻劑之顯影 及圖案化之後在光阻劑層中形成一栅格圖案8〇5。該第 一、 第二、第三及第四遮罩可替代為一共用遮罩，其中第 二、 第三及第四次曝光之曝光係在將遮罩在一微影工具中 之位置移位適當的量之後進行。接著使用該光阻劑圖案來 形成以一大致栅格圖案配置之複數個柱形裝置。在光阻劑 經顯影之後，蝕刻柱層。因此，字線及位元線對準於—柵 格中（亦即，以分開約90度交叉）。 使用雙次曝光形成位元線層及字線層（在柱層之任一側 ^在予線形成期間，使用一第一遮罩曝光字層材料頂 部上之光阻劑以成像一第一組字線89〇。使用一第二遮罩 ^次曝光該光阻劑以成像一毗鄰於第一組字線89〇之第二 組子線880。同樣地，在位元線形成期間，使用一第三遮 罩曝光位元層材料頂部上之光阻劑以成像一第一組位元線 I36071.doc 200931497 860。使用一第四遮罩再次曝光該光阻劑以成像一毗鄰於 第一組位元線860之第二組位元線870。 有利地，四次曝光允許形成具有較小半間距之裝置，此 允許完全使用經雙次曝光之線之減小之比例因子。另外， 具有較小半間距之裝置使用較小晶粒大小。 六角形記憶體子陣列結構 ❹ 參照圖1，其顯示一根據一第三實施例之記憶體單元子 陣列100之一俯視圖》子陣列1〇〇係一可使用第一實施例中 所述之三次曝光方法形成之子陣列之一非限制性實例。記 憶體單元子陣列100係一可形成於一單個晶粒上之較大記 憶體陣列（未描繪）之一部分。記憶體單元子陣列之一子 :列邊界105呈大致平行四邊形。換言之，子陣列⑽具有 :帶有-個非正方形隅角之四側形狀，其帶有至少兩個平 2側（且較佳具有兩組平行側）。術語"大致"平行四邊形包 ”平行四邊形形狀的小偏_，例如非筆直邊界線及/或 中小的突出或凹陷。較佳地’在非正方形隅角處之兩 個4鄰側之間的角度為2G謂度。在—例示性實施例中， 該平：四邊形具有一組各自近似約崎之相對角度。 元較I體單元102填充記憶體單元子陣列刚。記憶體單 揮發性記憶體單元，各自包括串聯配置之 用引導70件及—電阻率開關元件。然而，亦可使 之揮發性或非揮發性記憶體單元。該等單元* 化石夕。亦可Γ環繞。介電材料1G7為—絕緣體，例如二氧 用其他絕緣材料，例如氮化石夕等等。該柱形 I36071.doc •18- 200931497 電流引導元件較佳係一二極體。舉例而言，一具有美國專 利6,951，780中所描述類型之大致圓柱形二極體，該專利之 全部内容以引用方法併入本文中。亦可使用其他二極體形 狀（例如矩形一極體）及其他引導元件（例如，電晶體）。該 等單元可係具有各種類型之可一次程式化（〇Τρ)或可重寫 ' 單元。單元中電阻率開關元件之實例包含：抗熔絲、熔 - 絲、多晶矽記憶體效應單元、金屬氧化物記憶體、可轉換 複合金屬氧化物、石墨薄膜層、碳奈米管記憶體、相變材 Ο 料δ己憶體、導電橋接器元件或可轉換聚合物記憶體。在一 替代組態中，該二極趙自身可包括引導元件及電阻率開關 兀件兩者。在此情形下，單元可僅包含該二極體或該二極 體與一第一電阻率開關元件（例如，抗熔絲）組合。 記憶體單元102通常以一柱組態安置於一頂部導體與底 部導體之間。該等柱之一般形狀通常為圓柱形，雖然該柱 亦可具有非圓形橫截面形狀，例如卵形、矩形或其他多邊 丨形狀。舉例而言’該等柱可包括一橢圓形柱面、一傾斜 〇 柱面、一普遍柱面、一棱柱或-六角形棱柱。對-記憶體 單元之一般形狀之幾何描述並不受限，錢此技術者將認 . 識到一記憶體單元並不限於任何特定形狀或組態。 、 ,記憶體單元1G2以—由子陣列邊界1G5所包含之大致六角 形圖案配置。-六角形圖案在相同平面，圍繞該陣列中之 一點具有三個對稱軸。該三個軸彼此分離大致60度。因 此，記憶體單元102配置於—六角形柵格上，該六角形樹 格亦稱為八角形拼塊、二截六角形拼塊 '或全截六角形拼 136071.doc -19- 200931497 塊。 圖2顯示一六角形圖案之一圖示。該六角形圖案由一含 七個非揮發性記憶體單元之重複圖案組成，其中一中央非 揮發性記憶體單元240由以一六角形佈局圍繞中央非揮發 性記憶體單元240配置之六個其他非揮發性記憶體單元25〇 ’ 所環繞。該六角形圖案具有三個對稱軸一第一軸210、 ' 一第二軸220及一第三軸230。第一軸210、第二軸220及第 二軸230彼此分離大致6〇度。 ® 再次參照圖1，其描述該記憶體單元子陣列之一詳細視 圖。該詳細視圖顯示一第一記憶體單元i i 〇、一第二記憶 體單元120及一第三記憶體單元130。第一記憶體單元i 1〇 與第二記憶體單元120分離一第一距離14〇。第二記憶體單 元120與第三記憶體單元13〇分離一第二距離15〇。第一記 憶體單元110與第三記憶體單元130分離一第三距離16〇。 第一距離140、第二距離150及第三距離i 60近似相等。因 此，任何三個毗鄰記憶體單元彼此等距且位於一相同平面 ® 中。第一記憶體單元110與第二記憶體單元120、第二記憶 體單元120與第三記憶體單元130及第一記憶體單元11〇與 , 第二5己憶體早元130之間的半間距係約22 nm。然而，半間 距並不限於22 nm且可介於例如約5與約65 nm之間（例如， 10 nm、3 2 nm或45 nm)。有利地，該等記憶體單元之六角 形封裝僅佔用通常由相同數目之單元使用標準矩形記憶體 佈局所使用之區的約87%。 現參照圖3，其顯示根據一例示性實施例之圖1之記憶體 136071.doc -20- 200931497 單元子陣列之位元線及字線佈局之一俯視圖。記憶體單元 各自與一位元線3 10及一字線320相關聯《位元線3 1〇係由 一個或多個位元線驅動器330驅動。字線32〇係由一個或多 個字線驅動器340驅動。 位元線310及字線320之軌迹遵循上述六角形圖案/柵 ' 格。因此’在自頂部透視觀察時，字線320離開位元線310 ' 約60度。因此，該等字線以一約60度的角度交又該等位元 線。在一位元線與一字線之交又處描繪一例示性記憶體單 φ 元370 ’在該處柱形單元延伸至該圖式之頁面中。應注 意’位元線3 1 0及字線320通常在該記憶體裝置之不同層 上。另外’位元線310及/或字線320可在一三維記憶體單 元陣列中之不同記憶體單元層或層級之間共用。亦應注 意’該等位元線及該等字線之半間距係該等記憶體單元之 半間距之約0.87倍。 現參照圖4A，其顯示一根據一例示性實施例之記憶體子 陣列陣列之一俯視圖。複數個子陣列（例如，四個或更多 ® 個子陣列）可構造於一基板（例如，一晶粒400)上方。該基 板可包括一半導體基板（例如，一矽或複合物半導體基板） 或一非半導體基板（例如，一玻璃、陶瓷、塑膠、金屬等 等基板）。晶粒400具有一積體電路邊緣405。為最佳化佈 局’使用兩種類型之子陣列--第一子陣列410及一第二 子陣列415。圖4B中顯示第一子陣列410及第二子陣列415 佈局之一實施例。第一子陣列41〇形狀像一具有一組60度 相對角度之平行四邊形。第二子陣列415形狀像一具有一 136071.doc -21 - 200931497 組60度相對角度之平行四邊形；然而，第二子陣列415之 佈局係第一子陣列410之鏡。因此，第一子陣列41〇之該等 侧中之兩者（亦即，圖4B中之垂直側）與第二子陣列415之 該#側中之兩者彼此平行。一個子陣列之非平行側（亦 即’對角側）與另一子陣列之相應側分開約12〇度延伸。因 此’吼鄰子陣列圍繞一平行於該等毗鄰子陣列之平行側 ' (亦即’圖4B中之垂直側）延伸之鏡平面形成彼此之一大致 鏡像。 ❹ 第一子陣列410及第二子陣列415各自由一層級之複數個 非揮發性記憶體單元及連接至該等記憶體單元之相關聯之 複數個位元線及字線組成。第一子陣列410之位元線與第 二子陣列415之位元線平行。第一子陣列41〇之字線與第二 子陣列41 5之字線沿分開約120度之相應方向延伸。應注 意’可顛倒該等字線及位元線，以使得视鄰陣列之字線平 行且晚鄰陣列之位元線沿分開約120度之方向延伸。 第一子陣列410之字線及第二子陣列415之字線係由複數 © 個字線驅動器電路42〇驅動。圖4<：中顯示複數個字線驅動 器電路420佈局之一實例。複數個字線驅動器電路42〇係匹 配於記憶體單元類型之字線驅動器。例如，字線驅動器可 係電壓強迫型。另外，字線驅動器可具有如美國專利第 6,856,572號中更詳細描述之雙用途裝置，該專利之全部内 容藉此以引用方式併入。複數個字線驅動器電路42〇可在 子陣列中間且在一子陣列内之記憶體單元層級中間共用。 在一個實施例中’一半該等字線自子陣列之左側驅動且另 13607l.doc •22- 200931497 一半自子陣列之右側驅動。
第一子陣列410之位元線及第二子陣列415之位元線係由 一第一複數個位元線驅動器電路43〇及一第二複數個位元 線驅動器電路435驅動。圖4D中顯示第一複數個位元線驅 動器電路430及第二複數個位元線驅動器電路435佈局之一 實例。第一複數個位元線驅動器電路43〇經交錯以匹配第 一子陣列410之非平行邊緣。第二複數個位元線驅動器電 = 435經交錯以匹配第二子陣列415之非平行邊緣。交錯意 指電路的佈局看起來像—樓梯；亦即，電路被形成塊以遵 循一傾斜路徑，例如一子陣列之一離相同子陣列之毗鄰邊 緣以-約60度的角度延伸之對角邊緣。該等位元線驅動器 電路經交肖以自言己憶體子陣列之傾斜邊緣過渡至積體電路 邊緣405。第一複數個位元線驅動器電路430及第二複數個 位元線驅動器電路435係匹配於記憶體單元類型之位元線 驅動器。例如’該等位元線驅動器可係電流感測類型。另 §等位元線驅動器可具有單獨讀取及寫入線或係雙 向。第一複數個位元線驅動器電路43〇及第二複數個位 線驅動器電路435可在子陣列中間且在一子陣 體單元層級中間共用。 隐 複數個第一子陣列410及第二子陣列化以-大致矩形陣 構w於基板（例如，晶粒4〇〇)上方以便該矩形陣列之輪廊 遵^積體電路邊緣405。複數個字線驅動器電路420較:位 於：不同於非揮發性記憶體單元之子陣列的層級上，例如 在μ等子陣列下方，例如在基板（例如，一矽晶圓）之—表 136071.doc •23- 200931497 面中或上。母一字線驅動器電路420較佳佔據—橫跨平行 (亦即’垂直)侧相應子陣列之一突出部之區。較佳地，該 等字線驅動器電路之中央部分在她鄰上覆記憶體子陣列之 間的空間中曝露’而該等字線驅動器電路之邊緣部分直接 位於該等上覆記憶體子陣列下方’如圖4A中所示。然而， 亦可使用其他適且之佈局組態。複數個字線驅動器電路 " 係#由垂直字線連接器連接至該等子陣列之字線。該 等垂直字線連接器亦稱為填人導電粒子之通孔互連陣列 〇 (VIA)或零功耗互連陣列（ZIA)。該等ZIA允許多個子陣列 層級連接至相同複數個字線驅動器電路。字線zia亦可在 子陣列中間共用。 該等位元線驅動器電路亦可位於一不同於非揮發性記憶 體單元之子陣列的層級上，例如在該等子陣列下方，例如 在基板（例如，一矽晶圓）之一表面之令或之上。每一位元 線驅動器電路佔據一較佳在上覆子陣列上橫跨對角側之一 突出部之交錯區。第一複數個位元線驅動器電路43〇位於 ❿ 4目應第—子陣列410下方’而第二複數個位元線驅動器電 路435位於第二子陣列415下方。較佳地’該等位元線驅動 ϋ電路430、435之中央部分分別在田比鄰上覆記憶體子陣列 〇 415之間的空間中曝露，而該等位元線驅動器電路之 邊緣部分直接位於該等上覆記憶體子陣列下方，如圖4八中 所示。然而，亦可使用其他適宜之佈局組態。第一複數個 位元線驅動器電路430及第二複數個位元線驅動器電路435 係藉由垂直字線連接器（例如ΖΙΑ)連接至該等子陣列之位 13607I.doc -24- 200931497 元線。該等ZIA允許多個尽_ s丨a 夕调子陣列層級連接至相同複數個位 元線驅動器電路。位元2了 A介a 士 x Z1A亦可在子陣列中間共用。該等 驅動器較佳位於每一子陣列夕併士 . 平夕】之所有四個侧上，其中大致相 等數目之驅動器在每一子陣列之相對側上。 現參照® 5，其顯* —根據_例示性實施狀記憶體子 陣列之-透視圖以圖解說明一記憶體子陣列陣列之三維態 • 樣。在一晶粒510上描繪一三維子陣列陣列50〇。三維子陣 列陣列500具有-處於—第_層級之第—記憶體子陣列52〇 ❹ 及處於一第二層級之第二記憶體子陣列525。第一記憶 體子陣列520直接位於第二記憶體子陣列525上方。第一記 憶體子陣列層級520形狀大致像一平行四邊形。第一記憶 體子陣列520具有兩個相對於一晶粒邊緣5丨5近似垂直延伸 之相對側。第一記憶體子陣列52〇之另兩個側非平行（例如 相對於晶粒邊緣515以一約30度的角度）延伸。第二記憶體 子陣列525形狀類似於第一記憶體子陣列52〇。 第一記憶體子陣列520及第二記憶體子陣列525兩者皆包 ❿ 含以一六角形圖案組織之複數個記憶體單元。顯示一例示 性記憶體單元530。第一記憶體子陣列52〇及第二記憶體子 • 陣列525之記憶體單元與位元線540及字線550相關聯。位 元線540及字線550連接至個別記憶體單元》應注意，替代 圖5中所示之組態，視需要位元線可位於每一子陣列下方 且字線可位於每一子陣列上方。該等字線大致平行於每— 子陣列之對角侧延伸且該等位元線大致平行於每一子陣列 之其他側延伸，位元線540連接至垂直位元線連接545，例 136071.doc -25- 200931497 如位几線ZIA。在一較佳實施例中，來自子陣列52〇之位元 線具有與連接至子陣列525上之位元線之位元線ZIA分離之 位元線ZIA。圖5顯示連接至子陣列52〇及525中之位元線 540之分離位元線ZIA。在此情形下，圖5中所示之每一塊 (亦即，階梯狀部分）560包括至少兩個位元線驅動器。然 ， 而，每一位元線驅動器皆可位於一單獨塊中。較佳地，在 * 共用字線550之間的字線ZIA 555的一垂直子陣列群組中，
位元線540不共用ZI A 5 45以唯一地定址單元。然而，來自 ❹ 相同層級上之毗鄰子陣列之位元線540仍可共用位元線ZIA 545。如上所述，字線550連接至垂直字線連接555，例如 字線ZIA。在一較佳實施例中，如例如美國專利第 7,177,169號中所述共用字線zi A，該專利之全部内容以引 用方式併入本文中。該等字線ZIA沿第一記憶體子陣列52〇 及第二記憶體子陣列5 2 5之側延伸且在處於相同層級之蛾( 鄰子陣列之間的空間中。該等位元線ZIA在毗鄰子陣列之 對角側之間延伸且該等字線ZIA在該等毗鄰子陣列之其他 ® 側之間延伸。如上所述’該等字線及該等位元線可顛倒且 因此該等字線及位元線ZIA指定亦可視需要顛倒。 垂直位元線連接545係由一位元線驅動器560驅動。垂直 字線連接555係由一字線驅動器570驅動。位元線驅動器 560及字線驅動器57〇可至少部分地位於第一記憶體子陣列 520及第二記憶體子陣列525之下，如上文參照圖4A更詳細 描述。另一選擇為，僅該等字線驅動器可位於該第一記憶 體子陣列之下且該等位元線驅動器不位於該第一記憶體子 136071.doc -26- 200931497 陣列之下。 有泮丨地，藉由將該等位元線驅動器電路及該等字線驅動 -—路置於不同於該等記憶體子陣列的層級上，該等古己 憶體子陣列可更緊密地封裝在一起，藉此減小一純體裝 . 置所需之晶粒空間。另外，藉由將一記憶體子陣列之傾 斜非平行邊緣過渡為平行為積體電路邊緣，外部裝置可 - 更易於與晶粒介接。 般而S，三次曝光或四次曝光並不限於記憶體裝置或 ® I導體裝置。舉例而言’可使用上述方法來在液晶顯示器 中形成發光裝置，在一硬碟驅動器中形成磁性儲存元件或 任何其他形成為-柱狀形狀之裝置。因此，所使用之基板 亦可為玻璃、金屬、陶瓷或塑膠。術語基板亦可包含形成 於其他基板頂部上之薄膜材料。 雖然已在很大程度上關於上文所闡明之該等實施例描述 了本發明，但本發明未必限於該等實施例。舉例而言，本 發明亦可用於組態為複數個層級之三維記憶體陣列，其中 ® 字線及/或位元線在若干層級之間共用，例如分段字線陣 列，包含（但不限於）：（i)頒予Mark G J〇hns〇n等人之2〇〇〇 年3月7曰發佈之美國專利第6,〇34,882號及2〇〇1年2月6曰發 佈之美國專利第6,185,122號（兩者共同隨之受讓）中所描述 之§己憶體；（2)以N. Johan Knall的名義且共同隨之受讓之 2000年4月28日申請之美國專利申請案第〇9/56〇,626號中所 描述之記憶體陣列；（3)以N. Johan Knau及Mark G. Johnson的名義且共同隨之受讓之2〇〇1年3月21日申請之美 I36071.doc -27· 200931497 國專利申請案第09/814,727號中所描述之記憶體陣列； Kleveland等人之2001年6月29日申請之美國專利申請案第 09/897,705號"Three-Dimensional Memory Array Incorporating
Serial Chain Diode Stack"中所描述之記憶體；上文參照之美 國專利第7,177,169號中所描述之記憶體；及cieeves之 2002年 6 月 27 日申請之題為” Three Dimensional Memory"之 美國專利申請案第10/185,508號中所描述之記憶體，該等 申請案中之每一者皆藉此以引用方式併入。 ❹ ❹ 如本文中所使用，一被動元件記憶體陣列包含複數個2 端子記憶體單元，其各自連接在一相關聯之χ線與一相關 聯之Y線之間。此記憶體陣列可係一二維（平坦）陣列或可 係一不止一個記憶體單元平面之三維陣列。每一此種記憶 體單元皆可具有一非線性導電性，其中沿反向方向（亦 即，自陰極至陽極）之電流低於沿正向方向之電流。自陽 極至陰極施加-大於-程式化位準之電壓改變該記憶體單 元之導電性。導電性可在記憶體單元併人—熔絲技術時減 小，或可在記憶體單元併入一抗炼絲技術時增加。一被動 元件記憶體陣列未必係一可一次程式化(亦即，一次寫入) 該記憶體單元可併入一可再程式化記憶體材 、再施加一適宜之電脈衝之後減小或增加。 -般而言，此等被動元件記憶體單 引導元件(例如，一沿—方向指引電流之二極體 ； ;改變:狀態之組件(例如，，、-抗熔絲、一電; 器、-電阻性元件等等)。在替代組態中，記憶體元件係 I3607l.doc -28- 200931497 一二極體狀結構，其P+區域由一抗熔絲元件與一 n_區域分 離。在該抗熔絲元件程式化時，該p+區域電連接至該η·區 域並形成一二極體。該記憶體元件之程式化狀態可藉由在 選擇該記憶體元件時感測電流或電壓降來讀取。在一有 機ΡΕΜΑ實施例中，該記憶體元件係一二極體狀機構，其 ' 一陽極區域由一有機材料層與一陰極區域分離，該有機材 - 料層之導電性在電子注入至該層中時改變。 較佳地，該等記憶體單元係由半導體材料構成，如在頒 g 予Johnson等人之美國專利第6,034,882號、頒予Zhang之美
國專利第5,835,396號、Knall之美國專利申請案第 09/560,626號及Johnson之美國專利申請案第09/638,428號 中所述，該等申請案中之每一者皆藉此以引用方式併入。 具體而言，可使用一抗熔絲記憶體單元。亦可使用可在輔 助電路上方堆疊之其他類型之記憶體陣列，例如，MRAM 及有機被動元件陣列。MRAM(磁阻式隨機存取記憶體）係 基於磁性記憶體元件，例如一磁性穿隧接面（MTJ)。 〇 MRAM技術描述於如下文獻中：Peter K. Naji等人之"A 2556 kb 3.0V ITIMTJ Nonvolatile Magnetoresistive RAM" (在2001年IEEE國際固態電路會議的技術論文文摘中出 版，ISSCC 2001/Session 7/Technology Directions: Advanced Technologies/7.6，2001 年 2 月 6 日）及 ISSCC 2001 Visual Supplement的第94-95、第404-405頁，該兩處文獻皆藉此 以引用方式併入。某些被動元件記憶體單元併入若干有機 材料層，該等有機材料層包含至少一個具有一二極體狀導 136071.doc •29- 200931497 電特性及至少一種在施加一電場時改變導電性之有機材料 的刀頁^ Gudensen等人之美國專利第6,〇55，18〇號描述有 機被動元件陣列，且該專利亦藉此以引用方式併入。亦可 使用包括例如相變材料及非晶態固體等材料之記憶體單 元參見頒予w〇lstenholme等人之美國專利第5,751，〇12號 及頒予0”110^1^等人之美國專利第.4,646,266號，該兩個 錢專利皆藉m丨用方式併^亦可使用：記憶體單 元，其包括包含過渡金屬氧化物之電阻改變材料，如在 ® Η6ΓηβΓ等人之美國專利申請案第11/287,452號中更詳細描 述，該專利申請案藉此以引用方式併入；及碳奈米管層， 其可如在Sen，Rahul等人之美國專利公開案2〇〇5〇269553中 所述形成，該專利公開案藉此以引用方式併入；或一可轉 換電阻材料，其包括數個石墨薄膜原子層。 基於此揭示内容之教示，期盼熟悉此項技術者將能夠易 於實踐本發明。據信，本文所提供之對各種實施例之描述 提供對本發明之充分瞭解及細節以使得熟悉此項技術者能 ❹ 肖實踐本發明。雖然未具體描述某些輔助電路(例如，解 碼器、感測電路、多工器、輸入/輸出緩衝器等等），但此 . 等電路係為人們所衆所周知，且在實踐本發明之背景中此 荨電路之特疋變化不供應特定優點。此外，據信準備有此 揭不内容之教不之熟悉此項技術者將能夠實施本發明，包 含使用衆所周知之電路技術且在無不適當的實驗之情形下 構建本文中涉及但未具體描述之各種控制電路。雖然如 此，尤其適宜於一三維一次寫入抗熔絲被動元件記憶體單 136071.doc •30- 200931497
元之記憶體陣列之偏壓條件、偏壓電路及層解碼器電路之 額外細節描述於Roy E. Seheuerlein之2001年6月29日申請 之題為"Method and Apparatus for Biasing Selected and Unselected Array Lines When Writing a Memory Array”美 國申請案第09/897,771號中及Kleveland等人之上文參考 之2001年6月29曰申請之美國專利申請案第〇9/897,705號 "Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack"中，該兩個申請案之全部内容皆藉此以 引用方式併入。 在以上描述中，一陣列線一般由兩個層級之記憶體陣列 (亦即，s己憶體平面）所共用。另一選擇為，可將一記憶體 陣列製作成每一平面具有兩個導體，該兩個導體不與其他 平面共用。可使用一介電層來分離每一此記憶體層級。 字線亦可稱為列線或X線，且位元線亦可稱為行線或Υ 線。匕字"線與”位元"線之間的差別可向熟悉此項技術者傳達 義在讀取5己憶體陣列時，某些從業者假定”驅動” 字線並”感測”位元線。此外，記憶體組織（例如，資料匯流 排寬度、在-操作期_時讀取之位元數目等等）可具有 與觀察-組兩個陣列線更與資料"位元"而非資料 之某種關聯。兩種含義皆必須在此描述中指定。 顯可水平地顯示）及¥線（例如，其可垂直地 組。雖衅m♦ 平幻中之兩個交又線群 示。此:才二常正交於¥線，但此未必由此術語所暗 亦可易於顛倒—記憶體陣列之字及位元組織， 136071.doc •3!. 200931497 其十將γ線組織為字線且將x線組織為位元線。作為一額 外實例’ 一陣列之若干部分可對應於既定字之不同輸出位 元。此等各種陣列組織及組態在此技術中為人們所衆所周 知，且本發明意欲囊括多種此等變化。 該等所描述之實施例可係指一驅動至一電壓之選定字線 及一以一讀取模式感測之選定位元線，及連接至字線之記 憶體單元陽極端子及連接至位元線之陰極端子，但具體涵 蓋其他實施例。舉例而言，在一三維（亦即，多層級）記憶 φ 體陣列中，可類似地連接一毗鄰記憶體平面（例如，一如 上文參照之頒予Johnson等人之美國專利第6,034,882號中 所描述之背對背二極體堆疊記憶體陣列）或可顛倒毗鄰平 面中記憶體單元之方向性（例如，一如上文參照之 Kleveland等人之美國專利申請案第〇9/897,7〇5號中所描述 之串聯鍵二極體堆疊記憶體陣列），以使得陽極端子連接 至位元線且陰極端子連接至字線。因此，本文中對X線、 子線及列線及對γ線、位元線及行線之指定僅為說明各種 © 實施例，但不應視為具有一限制意義，而應視為具有一更 一般意義。舉例而言，在感測一字線而非一位元線中之電 流時，感測電路可耦合至字線而非位元線，或可用於字線 及位元線兩者。舉例而言，應瞭解，對一串聯鏈二極體堆 疊上之一記憶體陣列之各種陣列線之X線及γ線之指定未 必暗示該等記憶體單元之哪一端子（亦即，陽極或陰極）耦 合至特定線，如同一背對背二極體堆疊之情形。一 χ線可 耦合至一個相關聯之記憶體平面中之記憶體單元之陽極端 136071.doc •32· 200931497 子，且可耦合至-毗鄰記憶體平面中之記憶體單元之陰極 端子。 併入一 e憶體陣列之積體電路通常將該陣列細分成有時 大量較小陣列，亦有時稱為子陣列。如本文中所使用，一 • g列係-鄰接記憶體單元群組，其具有—般而言不會被解 黾器驅動n、感測放大器及輸入/輸出電路隔斷之鄰接 . 子線及位元線。一包含一記憶體陣列之積體電路可具有一 個陣列、多於一個陣列或者甚至大量陣列。如本文中所使 ® 用，—積體電路記憶體陣列係一單晶片型積體電路結構， 而非封裝在一起或緊密靠近或晶粒結合在一起的多於一個 積體電路裝置。 前述細節描述僅已描述了本發明之許多可能實施方案中 之幾種。出於此種原因’此實施方式意欲作為說明性而非 限制性描述。可基於本文中所闡明之描述對本文中所揭示 之該等實施例做出變化及修改，此並不背離本發明之範嘴 及精神。本發明之範疇僅意欲由以下申請專利範圍（包含 . 所有等效内容）來界定。 【圖式簡單說明】 - 圖1係一根據一例示性實施例之記憶體單元子陣列之_ 俯視圖 圖2係一六角形圖案之一圖示。 圖3係根據一例示性實施例之圖1之記憶體單元子陣列之 位元線及字線佈局之一俯視圖。 圖4A、4B、4C及4D係一根據一例示性實施例之記憶體 136071.doc -33- 200931497 子陣列陣列之俯視圖。 圖5係一根據一例示性實施例之記憶體子陣列之一透視 圖。 圖6係一根據一例示性實施例顯示一記憶體單元陣列之 一三次曝光製程之圖示。 圖7係一根據一例示性實施例顯示位元線及字線之一雙 次曝光製程之圖示。
圖8係一根據一例示性實施例顯示一記憶體單元陣列之 一四次曝光製程之圖示。 【主要元件符號說明】 100 記憶體單元子陣列 102 記憶體單元 105 子陣列邊界 107 介電材料 110 第一記憶體單元 120 第二記憶體單元 130 第三記憶體單元 210 第一軸 220 第二軸 230 第三軸 240 中央非揮發性記憶體單元 250 非揮發性記憶體單元 310 位元線 320 字線 I36071.doc •34- 200931497 r 330 位元線驅動器 340 字線驅動器 370 記憶體單元 400 晶粒 405 積體電路邊緣 410 第一子陣列 415 第二子陣列 420 字線驅動器電路
430 第一複數個位元線驅動器電路 435 第二複數個位元線驅動器電路 500 三維子陣列陣列 510 晶粒 515 晶粒邊緣 520 第一記憶體子陣列 525 第二記憶體子陣列 530 記憶體單元 540 位元線 545 垂直位元線連接 550 字線 555 垂直字線連接 560 位元線驅動器 570 字線驅動器 605 子陣列區 610 六角形圖案 136071.doc -35· 200931497
640 第 一曝光區域/柱. 650 第 二曝光區域/柱 660 第 三曝光區域/柱 710 第 一組字線 720 第 二組字線 730 第 一組位元線 740 第 二組位元線 750 字線驅動器 760 位元線驅動器 805 柵格圖案 810 矩形子陣列區 820 第 一曝光區域 830 第 二曝光區域 840 第 三曝光區域 850 第四曝光區域 860 第 一組位元線 870 第 二組位元線 880 第二組子線 890 第 一組字線 136071.doc -36-

Claims (1)

  1. 200931497 申請專利範圍： 1. -種製造一裝置之方法，其包括： 在一基板上方形成一光阻劑層； 使用一第一遮罩實施該光阻劑層之一第一次曝光以在 該光阻劑層中形成若干第一曝光區域； 使用一第二遮罩實施該光阻劑層之一第二次曝光以在 該光阻劑層中形成若干第二曝光區域； 使用一第二遮罩實施該光阻劑層之一第三次曝光以在 ❹ ❹ 該光阻劑層中形成若干第三曝光區域，以使得每一毗鄰 的第一、第二及第三曝光區域近似彼此等距； 在該第一、該第二及該第三次曝光之後圖案化該光阻 劑層； 使用該經圖案化之光阻劑層蝕刻該基板；及 形成以一大致六角形圖案配置之複數個柱形裝置。 2.如請求項丨之方法，其中蝕刻該基板之該步驟包括蝕刻 位於該光阻劑層下方的一硬遮罩層，繼而蝕刻位於該硬 遮罩層下方的至少一個半導體層，以形成柱形非揮發性 記憶體單元。 3 .如°月求項1之方法，其中該光阻劑層係一負光阻劑。 4’如叫求項1之方法，其中該光阻劑層係一正光阻劑。 5 ·如請求項4之方法，其中： S第 該第二及該第三次曝光之後圖案化該光阻 劑層之該步驟包括在該正光阻劑層中形成孔；且 用該經圖案化之光阻劑層敍刻該基板之該步驟包括 136071.doc 200931497 在該正光阻劑層中之該等 寻札中先成一硬遮罩層、 先阻劑層並.刻位於該硬遮軍層下方的至二= 層以形成該等柱形_發性記憶體單元。個半導體 6.如請求項1之方法，苴中呤士岛丄办 ^ ，、中5亥大致六角形圖案包括一含七 個非揮發性記憶體單元之重 政llL _系其具有一中央非揮 發性s己憶體單元’其由以__^ 丹田乂 ，、角形佈局圍繞該中央非揮 發性記憶體單元而配置之六個A> αβ 置之八個其他非揮發性記憶體單元 所環繞。
    ❹ 如請求項6之方法，其進一步包括使用雙次光阻劑曝光 形成複數個位元線及制雙:欠綠劑曝絲成複數個字 線。 8.如β求項7之方法’其中該複數個位元線及該複數個字 線係位於兩個不同的平面中，且該複數個字線以一約60 的角度與該複數個位元線交又。 9·如請求項6之方法，其中每一非揮發性記憶體單元包括 選自以下中至少一者之一可一次程式化或一可重寫單 元.抗熔絲、熔絲、二極體及串聯配置之抗熔絲、多晶 矽記憶體效應單元、金屬氧化物記憶體、可轉換複合金 屬氧化物、碳奈米管記憶體、石墨薄膜可轉換電阻材 料、相變材料記憶體、導電橋接器元件或可轉換聚合物 記憶體。 10_如請求項1之方法’其中該第一、該第二及該第三遮罩 中之至少兩者包括一相同遮罩。 11.如請求項1之方法’其中該複數個柱形裝置包括磁性儲 136071.doc 200931497 存材料。 12, ❹ 13. -種製造-裝置之方法，其包括： 在第導體線上方形成至少一個半導體層； 在該至少-個半導體層上方形成一第一光阻劑層； 使用-第-遮罩實施該第一光阻劑層之一第一次曝光 以在該第-光阻劑層中形成若干第一曝光區域； 使用一f二遮罩實施該第一光阻劑層t一第二次曝光 以在該第一光阻劑層中形成若干第二曝光區域； 使用一第三遮罩實施該第—光阻劑層之一第三次曝光 以在該第一光阻劑層中形成若干第三曝光區域； 使用一第四遮罩實施該第一光阻劑層之一第四次曝光 以在該第一光阻劑層中形成若干第四曝光區域； 在該第_、該第二、該第三及該第四次曝光之後圖案 化該第一光阻劑層； 蝕刻該至少一個半導體層以形成複數個柱形裝置；及 在該複數個柱形裝置上方形成複數個第二導體線。 如請求項12之方法，其進一步包括： 在位於一基板上方之至少一個第一導電層上方形成一 第二光阻劑層； 使用一第五遮罩實施該第二光阻劑層之一第一次曝光 以在s亥第二光阻劑層中形成若干第一曝光區域； 使用一第六遮罩實施該第二光阻劑層之一第二次曝光 以在該第二光阻劑層中形成若干第二曝光區域； 在該第一及該第二次曝光之後圖案化該第二光阻劑 136071.doc 200931497 層；及 使用該經圖案化之第二光阻劑層作為一遮罩來蝕刻該 至少一個第一導電層，以形成該複數個第一導體線。 14_如請求項12之方法，其進一步包括： 在該等柱形裝置上方形成至少一個第二導電層； • 在該至少一個第二導電層上方形成一第三光阻劑層； - 使用一第七遮罩實施該第三光阻劑層之一第一次曝光 以在該第三光阻劑層中形成若干第一曝光區域； 〇 使用一第八遮罩實施該第三光阻劑層之一第二次曝光 以在該第三光阻劑層中形成若干第二曝光區域； 在該第一及該第二次曝光之後圖案化該第三光 層；及 使用該 '經圖案化之第S光阻劑㈣為—遮罩來餘刻該 至少一個第二導電層，以形成該複數個第二導體線。X 15·如請求項12之方法，其中該等第一導體線包括字線噹 等第二導體線包括位元線，且該柱形装置包括以—正X 〇 形或一矩形圖案配置之非揮發性記憶體單元。 136071.doc -4-
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