TW200921892A - Semiconductor device - Google Patents

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Kazuyuki Misumi
Kazushi Hatauchi
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Renesas Tech Corp
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Description

200921892 六、發明說明： 【發明所屬之技術領域】 本發明係有關於將2個晶片橫排地搭载在“銲墊進行 樹脂密封之所謂之系統級封裝（System In Package，SIP) 型之半導體裝置。 【先前技術】 圖9是俯硯圖，用來表示在大晶片銲墊橫排地搭載有2 個晶片之先前技術的半導體裝置。在晶片銲墊31上搭載有 2個曰曰片16、。在此處晶片銲墊31大於晶片16、π。利 用多根之接線20分別連接晶片16、17和多根之内部引線 15 ’而將晶片16、17彼此連接。在晶片16、17間之晶片銲 ^ 31形成有縫隙32。在該半導體裝置之製造步驟中，當將 曰曰片16、17搭載在晶片銲墊31時’以晶片銲墊31之端部 和縫隙32作為標記進行位置對準。另外，在晶片鲜塾上搭 —目日日片之半導體裝置，於晶片銲墊附加標記者被記載 在專利文獻2。 近年來為能改善溫度循環特性，提案有使晶片銲塾小於晶 導體裝置。可將其適用在使2個半導體晶片橫排岭 直曰曰片銲塾之SIP型半導體裝置（例如，參照專利文㈣。 利文獻1]曰本專利特開2003-110082號公報 [專利文獻2]日本專利㈣·7_35853號公報 [發明内容】 97134363 200921892 (發明所欲解決之問題） -般因為以樹脂密封半導體晶片之模製樹脂和金屬製之 晶片銲塾間之密著性不良’所以在模製樹脂和晶片銲塾之晶 片搭載面背面之間’容易發生剥離。實際上在溫度循環試驗 亦確認有剝離。因此在將多個晶片橫排地搭載於晶片鲜塾之 半導體裝置中，亦朝向小晶片銲塾化進步4削、晶片焊塾 化時本發明人發現有以下之檢討事項。 ⑴在㈣搭載之晶丨彼此間，以電氣連接用之接線直接 接合。然後，在樹脂⑽時，因為該接線會阻礙樹脂之流動， 所以在接線和晶片㈣間不容纽人樹脂。但是，在圖9 之半導體裝置中，經由為能於晶片搭載時之位置對準而使用 之縫隙32注入樹脂。即使在小晶片銲塾化之情況時，亦必 需檢討要有使樹脂料以到連接晶片間之接線之下的構 造。 ⑵在未設有如圖9所示之在晶片排财㈣直延伸之 長條縫隙32之& ;兄時’需要檢討在將晶片搭載到晶片録塾 Βπ ’使2個晶片位置對準所使用之標記係要採用何種構造。 本發月用來解决上述之問題，其目的是橫排地搭載2個晶 片在2個曰曰片間以接線直接連接之半導體裝置中，獲得可 以防止樹脂密封發生洩漏之半導體裝置。 另外本&明之另-目的是獲得在晶片銲墊上橫排地搭載 2個晶片0$’使晶#之位置對準變為容易之半導體裝置。 97134363 200921892 (解決問題之手段） 之霄施例之半導體裝置具備有：第1和第2晶片 :八，横排地配置;多根之内部引線;第i和第2晶片， 、=搭载在第i和第2晶片銲墊上；橫桿，被設 與多根之内料線之間，而在第和第2 之排財岐伸；多根之接線；以及樹脂，用來密封 和第2 W銲”。該料具有標記，在第和第2 1之排列方向，設在第和第W之相當位置。 構實施例之半導㈣置具備有：金屬製之搭载 ，幻晶片’其被搭載在該搭載構件之主面，·第2晶片， =皮搭載在搭載構件之主面，並使其與第丨晶片離開地在第 2向_多根之_丨線，其配置在第 周圍；多根之第_，用來使第！和第2晶片與多根之内 線分職接；多根之第2接線，用來連接第2晶片和第 曰曰曰片’以及樹脂，用來密封多根之内部引線、第工和第2 晶片、和多根之第i接線和多根之第2接線;搭载構件之主 面具有分別構成一體之與第1晶片重疊的第1部分，愈第2 f片重疊的第2部分，以及位於第1晶片和第2晶片間之第 科’第1部分之面積小於第1晶片之面對搭载構件之面 之面積；第2部分之面積小於第2晶片之面對搭载構件之面 之面積；第1部分在垂直於主面方向和第u向之共同垂直 之第2方向之寬度，具有大於第3部分之第2方向之最大寬 97134363 200921892 度之部分；和第2部分具有第2方向之寬度，大於第3部分 之第2方向之最大寬度之部分。 (發明效果） 依照本實施例之半導體裝置時，在被設於第i和第2晶片 與多根之内部引線間之橫桿’因為設有標記，所以當將2 個晶片橫排地搭載在晶片銲塾時，晶片之位置對準:為容 易。 另外，依照另一實施例之半導體裝置時，在搭載構件分 搭載被配置離開之2個晶片時，因為連繫搭載構件之搭载部 分（第1和第2部分）之連結部分（第3部分）的寬度，小於， 搭載部分之寬度’所以可以容易地將樹脂注人到連接晶片間 【實施方式】 實施形態1. 圖1是俯視圖，用來表示本發明之實施形態之半導體裝置 的内部，圖2是圖1A-A，線之剖視圖。圖1〇是圖&線之 剖視圖。第1晶片鮮墊川第1部分）和第2晶片銲塾12(第 2部分）被配置成橫排。第1和第2晶片銲塾U、12被吊引 線13支持，兩者利用連接引線14連接。第】和第2晶片銲 墊U、12、連接引線14和吊引線13成為將金屬構件一體 成型之金屬製的搭載構件。在第！和第2晶片銲墊^U 之周圍配置有多根之内部引線15。 97134363 7 200921892 第1晶片16以主面重疊在第j晶片銲墊u，利用糊膠 (paste)(未圖示）搭載在第1晶片銲墊11之主面上。另外， 第2晶片丨7,以與第1晶片16離開而在第1方向排列之方 式使主面重疊在第2晶片銲墊12，利用糊膠（未圖示）搭 載在第2晶片銲墊12之主面上。在此處第j和第2晶片銲 墊11、12分別小於第1和第2晶片16、17。另外，第2晶 片17之側面被配置成在第丨方向具有間隔地與第1晶片μ 之側面相對向。 利用互不㈣之2根之吊引線13之組而支持之2根横桿 18,被設置成位於從對搭載構件⑸搭載面之垂直方向觀察 之第1和第2晶片16、17與多個之内部引線15之一部分（排 列在支持各個橫桿18之2根㈣線間之％線群）之間，沿著 第1晶片16和第2晶片17之排列方向（第！方向）延伸。亦 即，橫桿18設有2根而成為夾持第丨和第2晶片16、 地相對向。另外’被2根之吊引線13支持之另一橫桿 被設在第2晶片17和多根之内部引線15之另一部分之引線 (排列在支持橫桿22之2根吊引線之間之引線群）之間，在 橫桿18延伸方向之正交方向延伸。在本實_態甲橫桿 18、22亦與搭載構件-體成型1搭麟件因為電氣接地， 所以橫桿18、22亦電氣接地。 另外’在2根之横桿18分別設有突起部19，在對向於第 1和第2晶片16、17之側面’於面對第i晶片16和第2晶 97134363 。 200921892 ==開部分之位置成為標記。亦即，在2根橫桿U 丨:；片:6和第2晶片17之排列方向 突起片16和第2晶片17間之相當位置成為標記。 大起指•桿18之側面朝向第—2 ^之配置方向突出，在橫桿18之延伸方向（第丨方向）具有 可以硪別之程度的既定寬度。 利用多根之接線20分別連接第i和第2晶片16、17和多 根内部引線15或橫桿18，並連接第i晶片16和第2晶片 1卜在此處如圖10所示，使連接第i和第2晶片m 和内部引線15之接線20成為第1接線2〇a，連接第丨晶片 16和第2晶片17之接線20成為第2接線2〇b。然後，利用 樹脂21密封該等之第！和第2晶片銲墊12、多根之内 4引線15、第1和第2晶片16、17、多根之接線2〇和橫桿 18。 八 以下況明上述半導體裝置之製造步驟。首先，準備如圖3 所示之已形成之引線框架。實際上是在一片之引線框架設置 夕個如圖3所示之已圖形成形的部分，但是為方便而只顯示 對一個封裝之引線框架部分。2根橫桿18分別設在第1和 第2晶片銲墊1丨、12，和排列在支持橫桿18之2根吊引線 間的内部引線15之間’在與第1和第2晶片銲墊11、12 之間’和與内部引線15之間分別存在有間隙。橫桿22亦被 設在第2晶片銲墊12，和排列在支持橫桿22之2根吊引線 97134363 9 200921892 間的内部引線15之間，在與第2晶片銲墊12之間、和與該 内部引線15之間’分別存在有間隙。 1次’如圖4所示，將第1和第2晶片16、17搭載在晶 片#墊U、12上。在圖3之搭栽構件之附加有斜線之2個 部分’分別搭載第1和第2晶片Μ、Π。在本實施形態中 採用所謂之小晶片銲墊，即，晶片銲墊n之面積小於第i 晶片16之面積，晶片銲墊12之面積小於第2晶片Η之主 面之面積。另外’規定第1晶片16之與搭载構件相對向之 矩形主面之周邊4邊，具有不與搭载構件重疊之部分，規定 第2晶片17之與搭載構件相對向之矩形主面之周邊4邊， 具有不與搭載構件重疊之部分。 圖11是擴大圖4之晶片搭載部分之俯視圖（設在各個晶片 之銲墊則省略圖示）。在圖中W方向是^和第2晶片Μ、 V. 17之排财向’第2方向是垂直於搭載構件线之方向和 第1方向之共同垂直方向。 第1晶片16之面對搭載構件之第1面具有在第！方向面 對之長邊16a(第3邊）和長邊⑽，和在第2方向面對之短 邊1_6C(第1邊）和短邊16d(第2邊）。長邊16a在第i點16e 與短邊16c交叉’並在第2點⑹與短邊脱交叉。 第2晶片Π之面對搭載構件之第2面具有在第ι方向面 對之長邊Ha(第6邊）和長邊17b，和在第2方向面對之短 邊17C(第4邊）和短邊17d(第5邊）。長邊17a在第3點17e 97134363 200921892 與短邊17c交叉，並在第4點17f與短邊17d交又。 在第1晶片16之第1面具有不與搭載構件重疊之部分 A(第4部分），部分B(第5部分）和部分c。部分a是從第i 點16e連續之短邊16c之至少一部分、從第丨點16e連續之 長邊16a之一部分、和晶片銲墊11之外緣所包圍之部分。 部分B是從第2點16f連續之短邊wd之至少一部分、從第 2點16 f連續之長邊16a之另一部分、和晶片鮮塾11之外 ( 緣所包圍之部分。部分C是長邊16b之大致全部和晶片銲墊 11之外緣所包圍之部分。 在第2晶片17之第2面具有不與搭載構件重疊之部分 D(第6部分），部分E(第7部分）和部分F。部分D是從第3 點17e連續之短邊17c之大致全部、從第3點I7e連續之長 邊17a之一部分、和晶月銲墊12之外緣所包圍之部分。部 分E疋從第4點17 f連續之短邊17 d之大致全部、從第4 L； 點1打連續之長邊之另一部分、和晶片銲墊12之外緣 所包圍之部分。部分F是長邊17b之至少一部分和晶片銲墊 12之外緣所包圍之部分。第丨和第2晶片在部分A〜F被密 封樹脂21所密封。 另外，晶片銲墊U、12之形狀只要是小晶片銲墊，並不 只限於上述構造。例如，第1晶片16之短邊16c，與短邊 17c同樣地，亦可以全部不與搭載構件重疊。短邊16d亦可 以全部不與搭載構件重疊。第2晶片17之短邊17c，與短 97134363 11 200921892 邊16c同樣地，亦可以只有從第3點ne連續之一部分不與 搭載構件重疊。短邊17d亦可以只有從第4點17f連續之一 部分不與搭載構件重疊。 ' 搭載構件之主面具有分別構成一體之與第1晶片16重疊 之第1部分（晶片銲墊11之主面）’與第2晶片17重疊之第 2部分（晶片銲墊12之主面），和位於第丨晶片16和第2晶 片17之間之第3部分（連接引線14之主面）。第丨部分之面 Γ 積小於第1晶片16之面對搭載構件之面之面積。第2部分 之面積小於第2晶片17之面對搭載構件之面之面積。 另外，位於2個晶片16、17間之搭載構件的部分（連接引 線14)之最大寬度Y依照沿著與該寬度γ相同方向（第2方 向）之晶片16、17之寬度的任一方之變小程度使晶片銲墊變 小。具體來說，第1部分（晶片銲整11之主面）具有第2方 向之寬度W1大於第3部分（連接引線14之主面）之第2方向 之最大寬度Υ的部分。第2部分（晶片銲墊12之主面）具有 第2方向之寬度W2大於第3部分（連接引線之主面）之第 2方向之最大寬度Υ的部分。 在晶片16、17搭載到晶片銲墊時，例如在晶片銲墊u、 12上塗佈糊膠之後，經由壓接晶片銲墊u、12而用來使各 個之第1和第2晶片16、17接合在搭载構件。這時，使突 起部19成為標記’而使第1和第2晶片16、17之位置對準 變為容易。在第1和第2晶片之未搭载在搭載構件側之主 97134363 12 200921892 面’形成進彳τ信號授受之銲塾、和接受電源電壓及地線電壓 銲墊在搭載曰曰片後利用接線銲接（心6 b〇nding)而連接 第1和第2晶片16、17和多根内部引線15，並且在第）和 第2曰曰片16、π間’對分別沿著該相對向之2邊而排列之 銲麵此間進行接線銲接。另外第2晶片17之銲塾的一部 分接線銲接到橫桿22，被供給接地位準之電壓。在接線輝 接後進行樹脂密封而製成圖1所示之上述半導體裝置。 C 依照此種方式，因為使連接引線14之寬度小於小晶片録 塾化之晶片銲墊n、12之寬度，所以樹脂21流入到第） 和第2晶片16、17間之狹窄的間隙時之阻礙變小。因此， 如圖10所示，因為可以確保樹脂21從下側流入之路徑，所 以在接線20b之下側可以確實地進行樹脂密封。 但是，在採用此種小晶片銲墊之半導體裝置之情況，當將 晶片搭載在晶片銲墊時，不能以晶片銲墊之端部或設在晶片 ί 銲墊之縫隙等作為標記而進行晶片之位置對準。其一理由是 在大小較小之晶片銲墊部分對如縫隙之標記進行加工而設 置時，會有使晶片銲墊之強度降低之問題。因此，橫桿18 設置有2根而成為夾持第】和第2晶片16、17地相對向。 另外，在該2根之橫桿18分別在位於第ί晶片16和第2 晶片17間設有作為標記之突起部19。依照此種方式，經由 設置2個標記，可以檢測第i和第2晶片16、17之旋轉偏 移。 97134363 13 200921892 笛，曰5疋將突起部之部分擴大之俯視圖。在第1晶片16和 j減!^17之排列方向（第1方向），突起部19之寬度 ^ 晶片16和第2晶片17之互相對向側面間的間隔 /另外’突起部19之突出的長度WB小於在第！方向之正 父方向之橫桿18和第i晶片16的間隔聰 方向之正交方向之橫桿18和第？ 17 在第1 仵和第2晶片17的間隔LB17之任 一者。依照此種方式，當將第1和第2晶片16、17搭載在 搭載構件時’可以防止第）和第2晶片16、17接觸在突起 部19而受到損傷。 在此處具體地說明將晶片16搭载在搭載構件時之位置對 準方法。首先使用第1晶片結合農置，重複進行使第！晶片 16結合到晶片銲墊u之第】晶片結合步驟，將多個之第^ 晶片16搭載在各個之晶片銲墊u。在這期間將對應一個封 裝之第1晶片16搭載在搭载構件之晶片銲墊u之後，測定 第1晶片16側面和突起部19邊緣之間隔XK參照圖5)。雖 然未圖示’對設在相反側之橫桿18之突起部以亦同樣地進 行。在間隔XI超過所希望範_情況，當對下—個封裝之 第1晶片16進行晶片結合時’根據其前之第i晶片16所測 定到之間隔XI’使即將進行晶片結合之第i晶片16侧面和 突起部19邊緣之間隔X1位於所希望的範圍，而將第丄晶片 16搭載在搭載構件，以此方式調整第i晶片結合裝置。 田在每個該第1晶片結合步驟所測定之間隔在所希 97134363 14 200921892 望的範圍内，而所測定之次數連續既定次數的情況時，在其 後之第1晶片結合步驟不進行間隔XI之測定，成為第1晶 片16之晶片結合位置被適當調整的狀態，利用第1晶片結 合裝置依序地對第1晶片16進行晶片結合。突起部19之兩 ' 邊緣和晶片16、17側面之間隔XI、X2之各個之上述所希望 範圍，例如，在0. 2mm以内，較好為0. 1mm以内，更好為 0. 05mm 以内。 (、 其次，使用另外之第2晶片結合裝置，對已搭載有第1 晶片16之搭載構件，依序地重複進行使第2晶片結合到晶 片銲墊12之第2晶片結合步驟。利用此種方式，將多個之 第2晶片17搭載在各個之晶片銲墊12。在這期間，在將某 一個第2晶片17搭載在搭載構件之晶片銲墊12之後，測定 第2晶片17側面和突起部19另一邊緣之間隔X2(參照圖 5)。雖然未圖示，對設在相反側橫桿18之突起部19亦同樣 ( 地進行。在間隔X2超過所希望範圍的情況，當對下一個封 裝之第2晶片17進行晶片結合時，根據其前之第2晶片17 所測定到之間隔X2，使即將進行晶片結合之第2晶片17側 面和突起部19邊緣之間隔X2位於所希望的範圍，而將第2 晶片17搭載在搭載構件，以此方式調整第2晶片結合裝置。 當在每一個該第2晶片結合步驟所測定之間隔X2在所希 望的範圍内，而所測定之次數連續既定次數的情況時，在其 後之第2晶片結合步驟不進行間隔X2之測定，在第2晶片 97134363 15 200921892 17之晶片結合位置被正確調整的狀態，利用第2晶片結合 裝置依序地對第2晶片17進行晶片結合。 另外，作為2個晶片之位置對準標記，假如可以識別在橫 才干之延伸方向之彳己見度時，如圖6所示，標記亦可以是在 橫桿18之與第1和第2晶片相對向之側面所形成之凹部 23。 凹部23之寬度成為第1晶片和第2晶片間之間隔LA。 凹部23之兩邊緣和晶片16、17之侧面之各個間隔假如在可 谷终範圍内’例如土〇. 2πιιη以内，較好為土〇. ι_以内，更好 為±0.05mra以内時，第1和第2晶片16、17所相對向之各 個側面，亦可以對凹部23之對應邊緣產生偏移。另外設在 橫桿之標記位置並不只限於在晶片之對向側面。只要是橫桿 之延伸方向之與晶片間之離開部分的位置，亦可以在橫桿之 上面、或相反侧侧面。 實施形態2. 1’ 在本實施形態2，如圖7所示，不是如實施形態1之在橫 才干18附加標§己’而是在連接引線14附加作為標記之凹部 24。 亦即，搭載構件具有連接引線14(第3部分），其位於 第1和第2晶片16、17之間，用來連結第1晶片銲墊H(第 1部分）和第2晶片銲墊12(第2部分）。另外，在經由連接 引線14從第1晶片銲墊η連續到第2晶片銲墊12之侧面， 在該侧面内側之方向設有凹陷之凹部24。該凹部24之底面 4刀至位於連接引線14。另外，如圖8所示，第1和第2 97134363 16 200921892 晶片16、17被搭載在晶片銲墊u、12上。其他之構造輿〜 施形態1相同。依照此種方式，在將晶片丨6、π搭載到曰 片銲墊時’以凹部24作為標記，第1和第2晶片16、 • 之位置對準變為容易。 【圖式簡單說明】 圖1是俯視圖，用來表示本發明之實施形態丨之半導體裝 置的内部。 (' 圖2是圖1之A-A’線之剖視圖。 圖3是俯視圖，用來說明本發明之實施形態丨之半導體枣 置之製造步驟。 、
圖4是俯視圖，用來說明本發明之實施形態j之半導 置之製造步驟。 X 圖5疋將犬起之部分擴大之俯視圖。 目6是俯視圖’用來表示本發明之實施形態丨之標記 I， 化例。 圖7是俯視圖’用來說明本發明之實施形態2之半導體 置。 、 目8是純圖，用來說日林發明之實施職2之半導體襄 置。 ^ 目9是純圖，料絲在大晶牌墊獅祕载2個晶 片之先前技術之半導體農置。 圖10是圖1之B-B，線之剖視圖。 97134363 17 200921892 圖11是將圖4之晶片搭載部分擴大之俯視圖。 【主要元件符號說明】 11 第1晶片銲墊（第1部分） 12 第2晶片銲墊（第2部分） 13 吊引線 14 連接引線（第3部分） 15 内部引線 16 弟1晶片 16a、16b 長邊 16c 、 16d 短邊 16e 第1點 16f 第2點 17 第2晶片 17a、17b 長邊 17c 、 17d 短邊 17e 第3點 17f 第4點 18、22 橫桿 19 突起部（標記） 20 接線 20a 第1接線 20b 第2接線 97134363 18 200921892 21 樹脂 23、24 凹部（標記） 31 晶片銲墊 32 縫隙 A、B ' C ' D ' E (非重疊）部分 97134363 19

Claims (1)

  1. 200921892 七、申請專利範圍： 1. 一種半導體裝置，其特徵在於，其具備有： 第1和第2晶片銲墊，被配置成橫排； 多根之内部引線，被配置在上述第丨和第2晶片銲墊之周 圍； 。 第1和第2晶片，分別搭載在上述第丨和第2晶片銲墊上; 橫桿，被設在上述第1和第2晶片、與上述多根之内部引 線之間，並在上述第丨晶片和上述第2晶片之排列方向延伸； 多根之接線，分別連接上述第丨和第2晶片、與上述多根 之内部引線’而連接上述第！晶片和上述第2晶片；和 樹脂，用來密封上述第i和第2晶片銲塾、上述多根之内 部引線、上述第1和第2晶片、上述多根之接線和上述橫桿； 而上述橫桿具有標記’其在上述第1晶片和上述第2晶片 之排列方向，被設在上述第1晶片和上述第2晶片間之相當 位置。 2. 如申請專利_ β之半導體裝置，其中，上述橫桿 被電氣接地。 3. 如申請專利範圍第1或2項之半導體裝置，其中，上述 橫桿設有2根，爽持上述第丨和第2晶片地相對向；和 該2根之橫桿具有標記，分別被設在上述第丨晶片和上述 第2晶片之間。 4. 如申請專利範圍第lsil2項之半導體裝置，其中，上述 97134363 20 200921892 第1和第2晶片銲墊小於上述第】和第2晶片。 5.-種半導體裝置’其特徵在於，其具備有： 搭載構件； 第1晶片’使其主面重疊在上述搭載構件之第 被搭載在上述搭載構件； 々’而 第2晶片’使其主面重4在上述搭載構件之上述 與上述第1部分不同之另外楚 之 另卜之第2部分，而被搭載在上述搭 載構件，同時被配置成使其側面在第i方向具有間隔地對向 於上述第1晶片之側面； 夕根之内引線，被配置在上述第1和第2晶片之周圍； 橫桿，被設置成位於上述第1和第2晶片、與上述多根之 内部引線之一部分之間，而沿著上述第1方向延伸； 多根之接線’用來使上述第1和第2晶片、與上述多根之 内部引線連接；和 樹脂’用來密封上述第1和第2晶片、上述搭載構件、上 述多根之内部引線、上述橫桿和上述多根之接線； 而上述橫桿具有標記，被設在對向於上述第1和第2晶片 之上述橫桿之側面，並面對上述第1晶片和第2晶片間之離 開部分，在上述第1方向具有既定寬度。 6.如申明專利範圍第5項之半導體裝置，其中，上述橫桿 被電氣接地。 7·如申請專利範圍第5項之半導體裝置，其中，上述標記 97134363 21 200921892 為犬起攸上述橫桿之側面朝向配置上述第1和第2 之方向突出。 如申請專利範圍第7項之半導體裝置，其中，上述突起 部之突出長度在上述第1方向之正交方向小於上述橫桿和 上述第1晶片之間隔、和在上述第1方向之正交方向亦小於 上述橫桿和上述第2晶片之間隔。 /·如中請專利範圍第7或8項之半導體裝置，其中，上述 第1方向之上述標記之寬度小於上述第1和第2晶片之互相 對向之側面間之間隔。 10.如申請專利範圍第5項之半導體裝置，其中， 2具備有另—横桿，被設在上述第1和第2晶片、與上述 多歡内利線另外—部分之間，並且被設在與上述橫桿一 起夹持上述第1和第2晶片之位置；和 ’ 横桿具有另—標記，被設在與上述第1和第2 曰曰、η之上述另一橫桿之側面，被設置成面對上述第1 日日片和第2晶片間之離開部分。 ^如申請專利範圍第1〇項之半導體裝置，其中，上述橫 于0另一橫桿被電氣接地。 12·、如申請專利範圍第1()項之半導體裝置，其中， 2曰=&為大起部，從上述橫桿之側面朝向上述第1和第 Z曰日片之方向突出；和 上述另-標記為突起部，從上述另一横桿之侧面朝向上述 97134363 22 200921892 第1和第2晶片之方向突出。 13.如申請專利範圍第5至8及1()至12項中任—項 導體裝置，其中， 上述搭載構件之上述第i部分之面積係小於上述第）晶片 主面之面積’上述搭載構件之上述第2部分之面積係小於上 述第2晶片主面之面積； 規疋上述第1晶片之對向於上述搭載構件之主面之4邊， 具有不與上述搭載構件重疊之部分，規定上述第2晶片之對 向於上述搭鶴件之主面之4邊，具有不與上祕載構件 疊之部分。 $ 14. -種轉體裝置，其特徵在於，其具備有： 搭載構件； 第1曰曰#，使其主面重疊在上述搭载構件之第1部分，而 被搭載在上述搭載構件； 第2晶片，使其主面重疊在上述搭载構件之上述搭载 =第1部分不同之另外之第2部分，而被搭載在上述搭 且被配置成使其側面在上述第】方向具有間隔地 對向於上述第〗晶片之側面； 多根之内柯線，被配置在上述第1和第2晶片之周園； 多根之接線，用來使上述第！和第2晶片、與上述多根之 内部引線連接；和 樹腊’用來密封上述第1和第2晶片、上述搭載構件、上 97134363 23 200921892 述多根之内部化線和上述多根之接線； 述搭载構件具有第3部分，位於上述第】和第2晶片 之間，而連結上述第！部分和上述第2部分； 在經由上述第3部分從上述第】部分連續到上述第2部分 之側面’於上述側面之内側方向設有凹陷之凹部，上述凹部 之底面部分至少位於上述第3部分。 15. -種半導體裝置’其特徵在於，其具備有： 金屬製之搭載構件； 第1晶片，被搭载在該搭载構件之主面； 第2晶片’被搭载在上述搭载構件之上述主面，使且盘上 述弟1晶片離開地在第1方向排列； =之㈣線，被配置在上述第i和第2晶片之周圍； 1 —述第1和第2晶片、與上 述多根之内部y線連接； 二!：接線，用來連接上述第1晶片和上述第2晶片，· 曰^曰:用來密封上述多根之内部引線、上述第！和第2 曰曰、述多根之第1接線和上述多根之第2接線； 而上述搭載構件之上述主面具有 第“曰曰片重晶 *刀別構成-體之與上述 和位於μ 述第2晶片重疊之第2部分、 述弟1晶片和上述第2晶片之間之第3部分. 上述苐1部分之面積係小於上述第u 構件之面之面t 自對上述搭载 97134363 24 200921892 上述第2部分之面積係小於上述第2晶片之面對上述私載 構件之面之面積； 上述第1部分具有在垂直於上述主面方向和上述第丨方向 之共同垂直之第2方向之寬度大於上述第3部分之上述第2 方向之最大寬度之部分；和 上述第2部分具有上述第2方向之寬度大於上述第3部分 之上述第2方向之最大寬度之部分。 16.如申請專利範圍第15項之半導體裝置，其中， 上述第1晶片之面對上述搭载構件之第j面具有第i邊， 在上述第2方向面對上述第！邊之第2邊，和在第i點與上 述第1邊交又、在第2點與上述第2邊交叉之第3邊； 上述第2晶片之面對上述搭載構件之第2面具有第*邊， 在上述第2方向面對上述第4邊之第5邊，和在第3點盘上 述第4邊交又、在第4點與上述第5邊交叉 方向面對上述第3邊之第6邊； 这第 上述第1面具有： 不與上述搭載構件重疊之第4部分，包含有從上述第工 上述第1邊之至少—部分，和從上述第！點連續之 上述第3邊之一部分；和 不與上述搭載構件重聂 且之第5部分，包含有從上述第2 點連‘之上述第2邊之至少加八i 至夕一部分，和從上述第2點連續之 上述第3邊之另外一部分； 97134363 25 200921892 上述第2面具有： 不與上述搭載構件重疊之第6部分，包含有從上述第3 點連續之上述第4邊之至少一部分，和從上述第3點連續之 上述第6邊之一部分；和 不與上述搭載構件重疊之第7部分，包含有從上述第4 點連續之上述第5邊之至少一部分，和從上述第4點連續之 上述第6邊之另外一部分。 97134363 26
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