TW200919191A - Improved communications system for implementation of synchronous, multichannel, galvanically isolated instrumentation devices - Google Patents

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200919191 九、發明說明： C發明所属之技術領域：3 參考相關申請案 本案為美國新型專利申請案第10/857,134號，申請曰 5 2004年5月28日，名稱「用於實現同步多通道電氣隔離儀器 裝置之改良通訊系統」之連續部分(CIP)，該案全文以引用 方式併入此處，該案請求美國臨時專利申請案第60/527,141 號’申請日2003年12月5日，名稱「用於實現同步多通道電 氣隔離儀器裝置之最佳化架構及背板」之優先權。 10 本發明係有關於用於實現同步多通道電氣離儀器裝置 之改良通訊系統。 【先前技術3 發明背景 模組式儀器允許根據特定需求及應用而達成具有成 15 本效應之儀器組裝。不同類型之系統可提供模組式儀器包 括VXI、PCI及多種專屬的系統。模組式儀器典型係由具有 一控制器之卡片機架外殼及背板所組成。儀器模組嵌合入 殼體内部’與背板互連，且與控制器通訊。 於若干情況下，期望多個模組彼此同步化，因而於一 2〇個模組所執行之操作可關聯至於另一個模組所執行之操 作。此種同步化於系統整體提供顯著額外能力。但於某些 情況下，密切同步化的達成犧牲了模組間之電氣隔離。期 望隔離原因在於來自於一個模組的能量可能耦接至另一個 模組，結果導致效能的受損或操作表現的錯誤或不當。 200919191 因此需要有具有彼此電氣隔離之模組但又具有模組 間同步化能力之模組式儀器系統。 【發明内容3 依據本發明之一實施例，係特地提出一種透過一通訊 5鏈路組配一模組之方法，該模組包含具有JTAG功能之模組 處理器，該通訊鏈路具有三串列通訊線路定義為資料輸出 線、資料輸入線、及時鐘線且係連接至該模組處理器上之 串列通訊埠，三串列通訊線路也分別連接至該模組處理器 之JTAG埠之TDI接腳、TDO接腳、及TCK接腳，該方法包 10含：經由使用該時鐘線將該資料輸出線上之位元值鎖存入 記憶體元件而將該模組處理器置於JTAG測試模式，該記憶 體元件之-輸出信號係連接至該jtag璋之，經由該 JTAG^，使肋㈣軌職㈣觀處㈣，經由於該 組配π成時預設該記憶體元件，來將模組處理器取出似〇 15測試模式之外，及透過該通訊鏈路而啟動與該模組之串列 圖式簡單說明 由後文本發明之詳細說明部分結合附圖將 明，附圖中： 知 第1圖為根據本發明之妨_ ^ ν 方換HI 赞月之教不之一種卡片機架之背板之 方㈣力w⑽及綱電氣隔離。 从矣岡為根據本教不之各個模組容座之-接腳輸出之 第3圖為控制器盥一 、、且間之三線路通訊鏈路之視圖。 200919191

第4圖為時鐘、訊框同步化及發送封包與接收封包門 相對時程圖，其中採用「控制器中心」習慣，故控制器「& 送」資料至模組及由模組「接收」資料。 X 第5圖顯示一種訊框同步化鏈路。 5 第6圖為一種訊框再同步化時程圖。 第7圖顯示一種發送封包欄位結構，「發送」—詞再户 表示「控制器中心」構想，其中資料係由控制器「發送」 至模組。 第8圖顯示一種接收封包欄位結構，「接收」一詞再度 10表不「控制器中心」構想，其中資料係藉控制器而「接收」 自模組。 第9及10圖顯示用於特定模組類型之接收封包欄位結 構之實施例。 第11圖顯示透過串列位元流之軟式組態之特定模組邏輯。 15 帛12圖為時程圖顯示軟式組態程序之相關時序。 第13圖為凌程圖顯示於模組復置後採行來組配一模組 之多個步驟。 第14圖為用於實現選擇性復置功能之邏輯圖。 第15圖顯示透過第11圖之串列位元流之軟式組配特定 2〇模組邏輯之另—個實施例。 第6圖為簡化流程圖，顯示使用第15圖所述之模組處 器JTAG功月b之模組組配程序之另一個實施例。 t實施冷式】 較佳實施例之詳細說明 7 200919191 現在參考本發明之細節，本發明之實例係於附圖中舉 例說明，其中類似的元件符號表示各圖間類似的元件。大 致上，本發明包含一種架構及背板，其又包含實體層、多 個串列通訊協定及支援硬體基礎架構。後文詳細說明部分 5 提示該等方法可於電腦可讀取媒體内部相關聯之處理器、 電源供應器、通訊匯流排、組配資料獲得卡片之通用電腦 等藉資料位元操作之常式及符號表示式具體實施。架構、 背板、串列通訊協定、及支援硬體提供可協助實現富含特 徵之高效能多通道系統可程式規劃之電源供應器之特徵與 10 屬性的組合。 此等特徵及屬性也可有利地應用於其它類別儀器諸如 波形數位化器、電壓計、信號產生器、信號分析器及其它 可由具有高度電氣隔離之多重通道上之信號的時間同步產 生及捕捉而獲益之其它儀器。多個通道可包含於相同種 15 類，例如系統可程式電源供應器之多重通道；或涵蓋不同 種類，例如電源供應器、電子負載、波形數位化器、及合 成信號產生器之混合通道。如此處使用，「背板」一詞係指 可實現如此處所述之通訊系統及電力分配之任一組導體。 雖然如此處說明之背板之特定實施例包含於印刷電路板上 20 之軌線之集合，但背板也可實現為用於通訊及/或電力分配 之多導體電纜、多重電纜、及/或一串列導線互連裝置。此 種背板也可利用光學信號實現，例如藉介面至適當光學發 射器及接收器之光纖電纜實現。 至於如此處所述之任一種軟體，熟諳技藝人士瞭解存 200919191 在有多種平台及用於形成執行此處摘述之程序之軟體語 言。本發明之較佳實施例可使用多種c變化中之任一種實 現，但熟諳技藝人士也瞭解確切平台及語言之選擇經常係 由所組成之系統之規格指示，因此於一類別系統可工作之 5 平台及語言也可於另一系統有效工作。也須瞭解本發明中 之常式及計算式不僅限於於電腦或數位信號處理器（DSP) 上可執行之軟體，同時也可於硬體處理器中實施。舉例言 之，常式及計算式可於ASIC或於欄位可規劃閘陣列（FPGA) 中以硬體描述語言（HDL)實施。 10 特別參考附圖之第1圖，顯示地電位參考之控制器 100、第一、第二及第η模組102、104、106、隔離器偏壓電 源108、及體積電源110。如此處使用，體積電源係指用於 分散式電力架構之電源，其中一個或多個電源提供電力予 多個電力負載點。於另一個實施例中，體積電源也提供隔 15 離器偏壓電力。外殼（圖中未顯示）盛裝控制器及模組成為可 機架安裝成更大型測試系統之單一實體單元。外殼也包括 一背板101。依據外殼、背板101及支援基礎架構之特定實 施例而定，可增加額外模組至該外殼。模組102、104、106 可為一個或多個可程式電源供應器、波形數位化器、電壓 20 計、信號產生器、信號分析器或其它單通道儀器或多通道 儀器之任一種組合。於特定實施例中，於該外殼中之多個 模組中之任一者為電源供應模組。電源供應模組包括用於 電源供應輸出電壓及電流之控制之第一及第二波形產生器 及用於電源供應輸出電壓及電流之測量用之第一及第二數 9 200919191 位化器。於另一個實施例中，該外殼中之多個模組中之至 少-者為源自於-外部裳置來匯集電力之電子負載模組。 控制器100具有用於執行控制器操4乍之後置式微處理 裔及邏輯電路，容後詳述。控制器100也具有模組系統與電 5腦或其它外部硬體間之任選的通訊之GP-IB、USB及LAN介 面1〇3。熟諳技藝人士瞭解視需要可提供其它標準化通訊介 面諸士 RS-232或IEEE-1394/火線(Firewire)。也預期涵蓋專 屬的非標準化通訊介面。進一步雖然於架構上方便讓控制 器100為參考地電位，但也須瞭解其它實施例可將另一種電 1〇亂隔離障壁插在控制H⑽與介面丨_，藉此允許控制器 100相對於連接至介面103之接地外部裝置「浮動」，藉此提 供中斷可能於控制器100與外部裝置間流動之地電流之裝 置。又有另一個實施例可保有控制器1〇〇之接地參考，同時 提供於介面103内部之隔離來允許外部裝置「浮動」。所述 15 LAN介面提供外部裝置以此種方式之確切隔離。—串列通 錢路112經由設置於各個模組1〇2、1〇4、1%上之通訊鍵 路Pw離器114而連接各模組1〇2、、丨〇6至控制器1〇〇。通 Λ鏈路隔離器Π4可為熟諳技藝人士熟悉之任—種習知且 適田隔離器’於特定實施例中，包含磁性麵接隔離器，但 2〇也包括光耦合器、脈衝變壓器、或電容耦合裝置。於隔離 器114之模組端上，通訊鏈路112係連接至模組端邏輯電路 116用於控制器100與模組1〇2、1〇4、1〇6間之智慧型通訊。 模組端邏輯電路116也控制特殊模組功能，且將狀態及測量 資訊送返控制器100。隔離器偏壓電源108透過背板1〇1上之 200919191

隔離器偏壓匯流排而分配至夂伽P 至各個杈組102至1〇6。來自於體 積電源⑽之電力透過體積電力匯流排ii8分配，體積電力 匯流排118也屬於外殼背板1Q1之—部分且餘由經變壓哭 隔離之DC_DC型電源轉換請而連接至各個模組1〇2了 5 10 15 \ HM.於-触實施例中，電氣隔離之體積電力ΚΙ 轉換器U7包含罩於各個揚入式模組ι〇2、ι〇4、ι〇6内部之 變壓器及相關電路。其它隔離裝置依據欲跨電氣隔離邊界 傳輸之電力位準而可接受。於另—個更特定實施例中，有 駐在該外殼之單一模組。於此種情況下，單-模組可插入 外殼之背板。另外，去除插入能力，可降低系統之製造成 本但犧牲模組之可能的擴張性及模組用於另一個系統之再 度使用性，於難情況下，「背板」包含多條線來提供通訊 及電力分配。熟諳技藝人士瞭解適合用於實現此處所述之 基礎架構之其它具體實施例。 ^月板0113 —個分開系統亦即電力分配系統、隔離器 :壓電力分配祕、及通訊系統。電力分配线118係於匯 流排組態實施’且可依據設計選擇來分配交流電力或直流 電力。於特定實施例中，對多達四個模組，電力分配系統 於48VDC每個模組提供約175瓦總輸入電力。各個模組與盛 裝该杈組之外殼作電氣隔離，且經由DC至DC轉換器1Π接 欠電力分配。DC至Dc轉換器117為模組架構之一部分，且 與構成背板101之一部分之電力分配系統經由背板連接器 於特定實施例中，背板連接器為於100密耳中心上共 有接腳所組成之單塊式集流排連接器。特定言之，背板 20 200919191 集流排連接器由賽門泰克公司（Samtec，Inc.)所製造及销售 之TSM-113-03-S-DV。匹配模組容座係設置於該模組上用 來直接連接至背板集流排連接|§，於特定實施例中屬於 FCI/法馬通連接器公司（FCI/Framatome Connectors Inc.)所 5製造之零組件號碼69154-313。由於連接器之匯集電流攜帶 月包力限制’背板連接器之接腳數目超過信號數目。例如於 各個模組連接器中共有專用於+48V電力分配之1〇個接 腳。熟諳技藝人士瞭解其它DC電壓位準及不同接腳組態及 不同接腳數目可用於其它實施例。由於於模組1〇2、1〇4、 ίο 1〇6實現電氣隔離，故於背板連接器内部並無隔離或安全間 隔問題。於圖中未顯示之另_個實施例中，體積電力可為 經由AC-AC變壓器或DC_AC反相器（視何者適當）分配至各 個模組之AC電力絲。由於變壓⑸轉換器係設置於模組 102 104 1〇6上，故不同模組可能接收不同類型及不同位 15 準之體積電力。 隔離器偏壓電力分配系統提供電力予隔離設置於背板 1〇1與通訊鏈路112間之各個模組上之通訊系統。隔離器偏 壓電力刀配系統係以匯流排組態實施。隔離器偏壓電力分 配系統提供電力予設置於背板如與通訊鏈路ιΐ2間之隔離 20器114之地電位參考部分。隔離器114之模紅參考部分接收 來自電源供應器之偏壓電力，其係衍生自體積電力轉換器 117之模組端。 特別參考附圖之第2圖，顯示用於匹配根據本教示之背 板連接器之模組容座250之—特定實施例之接腳輸出，其中 12 200919191 五個連接器容座為專用於48 251 ’及五個連接器容座為專用於體積二::之:心座 力返回容座252。三個、鱼4Αα。 積電力之返回路徑之電 外三個連接器容座為通气鍵=座為通訊鏈路容座253及另 -、—隔離器偏壓電力容細Γ—扇形電力返回容座 容座258及二個屏障容座259 —益偏壓電力返回 體系統之模組數目及電力Μ晃、諸技藝人士瞭解依據整 出用於符合本教示之模組連接:及：可能之接腳輸 1〇朗娜考附圖之第3圖，顯示各個模議、綱、酬 心^間之三線路串列通訊鏈路m之方塊圖。各個 。'路112提供來自控制器端邏輯電路H)0及模組端邏輯 電路116之通訊基礎架構。三線路串列通訊系 統包含一種組 I其中控制器刚與各個目的地搬、刚、觸間有 通。孔鏈路。如於先前段落更加概略說明通訊鍵路112 之各個線路係與背板連接器及背板101作電氣隔離。各個串 歹Jm*鏈路112包含一資料輸出線2〇4、一資料輸入線2〇6、 及時鐘線208。各時鐘線2〇8係衍生自一共通時鐘來源 10且攜*ητ互連控制器1〇〇至模組1〇2、1〇4、丨〇6之時鐘信 20號。各個時鐘信號與全部其它時鐘信號獨立無關，但全部 時在里、號係衍生自控制器100内之相同時鐘來源210來提供 換組102 ' 1G4、1G6間之同步操作。時鐘信號可如本文所述 經選擇性抑制’但允許運作之時鐘信號全部㈣步化至該 通時知來源21〇。於一特定實施例中，_列通訊系統採用 13 200919191 「高真」邏輯習慣。「真」係定義為邏輯「1」，相對應於硬 體中之高電壓態。例如使用3.3伏特邏輯電路，邏輯「1」 為大於2.4伏特之電壓態。 於特定實施例中，背板1〇1包含印刷於印刷電路板上之 5印刷軌線。資料輸出線204、資料輸入線206、及時鐘線208 為具有實質上75歐姆±10%之經控制之阻抗之印刷電路板 軌線。經控制之阻抗軌線為較佳可可靠地達成背板1〇1上之 高資料速率傳輸，可能並非實現較緩慢資料速率之實施例 所需。信號返回路徑可使用於罩住背板1〇1之電路板中之一 10個或多個共通導電平面層實施。 主機控制器1〇〇使用經由資料輸出執線2〇4送出之送出 資料封包而與各個模組1〇2、1〇4、1〇6通訊。各個模組1〇2、 104、106使用經由資料輸入軌線2〇6所發送之接收資料封包 而與主機控制器100通訊。於特定實施例中，控制器每512 15微秒界定一個通訊訊框。主機控制器100於各個通訊訊框之 起點啟動一個發送封包的傳輸。發送封包為獨特且為模組 相依性，但同時發送至各個模組1〇2、1〇4、1〇6且同步化至 同一個時鐘信號。若一個或多個模組1〇2、1〇4、1〇6產生一 接收封包，則接收封包於相同通訊訊框期間發送至主機控 2〇制器100,全部模組102、104、廳同時發送其個別之接收 封包且同步化至相同時鐘信號。一個發送封包係於各個通 訊訊框期間發送至每個模组。於特定實施例中，一個接收 封匕也係於各個通戒訊框期間發送至主機控制器⑽，但其 它實施例接收於通訊訊框之某個分數發送之接收封包也屬 14 200919191 於本教示之範圍。發送封包資料位元於主機控制器時鐘2〇8 之上升緣改變狀‘4，而於主機控制器邏輯電路内部接收之 接收封包資料位元於時鐘2 〇 8之下降緣改變狀態。於一個特 定實施例中，半時鐘週期時序偏差係藉反相模組1〇2、1〇4、 5川6内部之串列時鐘信號來實施更進一步參考附圖之第3 圖’顯示實現發送封包與接收封包間之時鐘偏差之邏輯之 實施例。來自於主機控制器細之時鐘信號咖於模組端211 反相。全部模組通訊邏輯電路使用所得已反相之時鐘信號 2丄2。控制器端時鐘信號細通過控制器端移位暫存器川來 H)發送及接收組成發送封包及接收封包之個別位元。同理， 於模組端之反相時鐘信號212通過模組端移位暫存器叫來 接收與發送組成接收及發送資料封包之個別位元。如此， 模組端之龍係通過反相日_#號212之上精及主機控 制器時鐘信號208之下降緣。 15

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各個發送封包及接收封包具有固Μ元M。有M 包之資料攔位結構受到某些限制，各個發送封包之資料内 谷典型對各模組為獨特。此種— 奴規則之一項例外為觸發 b 虎或命？並聯發送至多個模組來逹成於多個模組之密切 同步化動作。於—狀實施例中，各個模㈣2、104、⑽ 可彼此獨立操作，但多個模組 田去& π视 于木或全部也可於系統使 用者的選擇之下讀切同步化方式操作而未有損效能。 =於帶有所接收的資料封包之軌線2〇6使用該 邻之、羅㈣, 、錢框期間，各個模組内 邛之邏軏電路開始一個所接收 貝枓封包之傳輸。所接收 15 200919191 之資料封包内容通常對各個模組也屬獨特，有關欄位結構 再度受到某些限制。如此，控制器對其餘各個通訊訊框期 間，於系統中通訊之各個模組接收一個接收之資料封包。 該接收之資料封包於時間上相對於該發送之資料封包起點 5延遲二串列時鐘週期。各個發送資料封包及接收資料封包 長64位元。所得位元速率為⑴隱％ ,全雙工（或8〇奈秒/ 位7L)。因此於-特疋實施例中，較佳資料隔離器係額 定為容納至少於系統中所存在之資料速率。若需要更高資 料速率，則可使用更快速的資料隔離裝置。發送封包資料 10位元改變於時鐘上升緣之狀態，而接收封包資料位元改變 於時鐘下降緣之狀態。半時鐘週期時序可藉反相設置於模 組102、104、106内部之邏輯電路之時鐘信號來實現。通訊 系統邏輯電路之一個特定實施例採用高真邏輯習慣。「真」 狀態定義為邏輯「1」，相對應於硬體中之高電壓態。例如 15對3·3伏特邏輯裝置之電壓為大於2.4伏特。 特別參考附圖之第3圖及第4圖，顯示發送封包及接收 封包之時序圖。於時鐘208之時程圖中賴示之箭頭指示主 時鐘之上升緣，於反相時鐘212之時程圖中所顯示之箭頭指 示時鐘208之補餘之上升緣，其重合主機時鐘2〇8之下降 2〇緣。控制器100於控制器時鐘2〇8之上升緣啟動一發送封包 354,帶有-訊框位元起點綱作為邏輯％。模組端邏輯 電路102識別於反相時鐘208上升緣之訊框位元起點3〇〇，其 於時間上相對於時鐘208之上升緣延遲半個週期。延遲元件 215插入反相時鐘2082；!週期延遲；於反相時鐘212之下一 16 200919191 個上升緣’接收封包358之第-位元呈現至軌線施之資 料。然後時鐘208之下一個上升緣將接收封包位元鎖存至接 收封包移位暫存器213，其為於發送封包354中於訊框位元 起點300後方之主機控制器時鐘2〇8之二完整週期。如此， 5發送封包354及接收封包358同步化至相同時鐘信號，於 時間上相對於彼此延遲主機時鐘208之二完整週期。 至於此處所述之時序偏位，熟諳技藝人士瞭解有多種 手段可獲得時間偏位。此外也瞭解於串列通訊路徑之傳播 延遲，特別與隔離器i i 4相關之傳播延遲可依據特定實施例 而改變。因此接著主動時鐘緣之選擇及延遲元件之蓄意插 入改變來達纽處所述之日㈣偏位，峨成被視為對 特定實施例為適當之其它時間偏位。 於開始帶有另一個訊框位元起點3 〇 〇之下一個發送封 包说之前，主機控制器1〇〇結束帶有4位元再同步化間隔 Μ 3H)之發送封包。特別參考圖式之第5圖及第㈣，顯示用於 通訊訊框再同步化之邏輯電路及時程圖。此種邏輯電路設 置；各換組102、1G4、1G6，且提供主機控制器觸發送資 料封包354與模組102、1〇4、1〇6接收資料封包358間之同步 化。機構係仰賴實際上總訊框週期亦即二接續發送封包3 $ 4 2〇間之時間週期比訊框週期亦即發送封包含有相關資料内容 之1 間週期長至少—個時鐘週期。於一特定實施例中，訊 框^料週期共6〇位元，比通訊訊框週期少4位元，通訊訊框 迥期為共有64位元，額外4位元為訊框再同步化間隔31〇。 說框同步化電路產生具有上升緣於訊框位元起點300之訊 17 200919191 框同步化脈衝808。訊框計數器8〇〇接收反相時鐘212。當達 到60之終端計數值時，訊框計數器8〇〇設定一終端計數信號 802,其回授入計數致能或閘8〇6。發送封包354也是計數致 能或閘806之輸入。如此於訊框再同步化間隔31〇期間，發 5送資料封包皆為邏輯零，計數致能或閘806之輸出造成訊框 什數器800之進一步計數不能動作。終端計數信號8〇2為 低，訊框同步化邏輯閘804可動作來檢測於發送封包354中 之下一個輸入邏輯「1」，解譯為訊框位元起點3〇〇,設定訊 框同步化信號808為邏輯「1」。此外，於發送封包中之訊框 10位元起點3〇〇也導致於欲宣告之計數致能或閘806之輸出， 於發送封包中之訊框位元起點3〇〇也導致邏輯「丨」。此時訊 框計數器800「滾動」至〇計數態，引發新計數，終端計數 信號802解除宣告，允許訊框計數器8〇〇計數反相時鐘212之 邊緣直到下一個訊框再同步化間隔31〇。因此於各個模組 15 ι〇2、ι〇4、1〇6中之相同電路並列回應於並聯於各個模組 102、104、106之主機控制器100所發送之訊框位元起點 300。於某些情況下，可能期望模組係由發送資料封包 之某個位元觸發，該位元並非訊框位元起點3〇〇，反而是某 個其它位元。於此種情況下，訊框同步化信號8〇8可結合解 20碼電路（圖中未顯不）使用，該解碼電路識別於訊框位元起點 300後方之訊框計數器800之計數值。如此有利地允許同步 化至訊框位元起點300，同時也提供彈性來實際上於發送資 料封包354内部之任一點觸發， 、 雖然於根據本教示之全部實施例中並非必要’但於— 18 200919191 特定實施例中’全部模組1〇2、1〇4、1〇6皆係以相等速率通 況而與用於模組1G2、104、106内部之邏輯電路之資料速率 無關。可能出現更低的模組資料速率，原因在於無需較高 的模組資料速率，或原因在於由需要使用比全訊框速率^ 5低的貧料速率之特定模組實施例戶斤加諸之效能限制。若— 特定模組之邏輯子系統之能力對該模組產生資料及傳輪資 料之能力加諸實際限制，則接收資料封包358唯有於每第四 個訊框才可能充滿資訊内容。同理，特定模組之設計或定 義細節可能導致實現較低資料速率或可變資料速率。於特 1〇疋欄位不含資訊内容之接收資料封包358係由控制器2〇〇接 收，當於該等攔位内部於資料上以較高階功能操作時此點 可忽略。也可能採用對不同類別模組有不同訊框速率之模 組實施例。於此種實施例中，較佳但非必要較低訊框速率 為控制器通訊訊框速率之分數倍數。 15 控制器通訊訊框速率建立最大同步測量數位化速率或 數位合成速率，而未於模組102、1〇4、1〇6提供資料緩衝。 用於舉例說明目的，未經本地緩衝，可支援有兩個量測資 料來源之三個模組，對各個來源，各個模組各自提供每秒 200k資料點，具有18位元或以下之轉換解析度。若只使用 2〇 一個資料來源，則未經本地緩衝可支援更高解析度轉換或 更快速轉換。經由將來自於多個來源之返回資料字元填補 入對接收資料封包358所定義之兩個18位元同步測量接收 資料攔位，對較低轉換解析度可支援更高有效轉換速率或 額外的同時來源。於由位元速率、同步資料攔位大小及可 19 200919191

Sb相關保留攔位之彻所加諸之極限範_，用於各種轉 換速率官理貝料傳輪至多個來源或資料由多個來源傳輪存 在有多種選項 特別參考附圖之第7圖，顯示於—發送封包354資料結 構内部之資料欄位定義圖。於一特定實施例中，發送資料 封包354共含60位元表示異步命令、資料及觸發位元。除了 60個ϋ封包位元外’有額外4位元3_於確保全部模組 〇 〇4 1G6再同步化至如此處所述之相同時鐘緣300。 對全部發送封包354共通麵純元0位置之訊框位元起點 10 15 20 。於-特定實施例中，訊框位元起點3〇〇係設定為邏輯 「1」來重新建立控制器⑽與該發送封包被導向之模组 102、104、或106間之同步化。再同步化週期31〇確保當確 認串列通訊訊框起點時，全部模組端邏輯系統皆係回應於 相同時鐘緣。此項機構又轉而確保同步化粒度係與串列時 鐘週期有關，於-特定實_中，該串㈣鐘為80夺 秒，而非與訊框週期有關，於一特定實施例中，訊框週期 為5·12微秒。同步化至特定時鐘緣係於系統啟動建立 後維持而未中斷直到系統電源關時間為止。於正常摔作期 間無需4訊框再同步化位元训，但確實提供錯誤和2 出現出乎意外之錯誤影響龍同步化，則允許於各個触 位几起點3_同步化。但全部魅端邏輯系統共通之簡 同步化賴f路提供—手段，料段不仙於啟動時建立 触Π)2、ΗΜ、Η)6之同步化，同時也用於當需要時 模組端邏㈣統再度建讀單-時鐘緣之料訊框„ 20 200919191 化。經由讓邏輯區塊200内部之串列資料輪出電路迫使對全 部模組102、104、106之資料輸出軌線204上之串列資料^ 號至「低」態經歷已知大於發送封包354中相關資料長度之 時間，可達成訊框同步化。藉此方式，各個模組之訊框同 5步化電路(於第5圖所示及如本文所述)將達到其「終端計數」 態’因此準備於一個新的串列通訊訊框起點同時同步化檢 測發送至全部模組102、104、及106之訊框位元起點3〇〇之 時鐘緣。 全部發送封包354也共通者為分別位於發送封包354之 10位元1位置及位元33位置之第一及第二控制器觸發位元襴 位302、304。各個觸發位元1、33係位於發送封包354，來 發送由控制器100所檢測之觸發予相關模組1〇2、ι〇4、及/ 或106，有半個通訊訊框間隔之最大不確定性，於一特定實 鈀例中，通訊訊框間隔為2.56微秒。雖然觸發延遲不確定 15性係等於訊框週期之半，於同一個訊框週期内部及於訊框 中之相同觸發位元位置内部並列發送至多個模組1〇2、 104、106之觸發係於80奈秒或以内彼此同步化。 電力故障位元306係位於位元32，而系統故障位元3〇8 係位於位元Μ。全部其餘位元位置皆騎組特異性，換言 20之基於接收特定發送封包之模組而定義，但於一特定實施 例中，某些模組也可以類似方式定義某些位元位置。於一 特疋實施例中，位元2-13表示位址/命令攔位312，位元14_31 表示資料欄位314 ’位元35.43用於模組特異性功能316，及 位元44 59保留用於其中其傳輸時序係_接至串列通訊訊 21 200919191 框時序之資料。傳輪時序祕至串列通訊訊 之說明例為波形數位化或合成，此處期望 鐘來源所導出之經_之樣本速率(抽樣時鐘二 &例中’抽樣時鐘來源為訊框位元起點删或第當 制器觸發位元302、3 第—控 3 _ i山 3 G 4中之者或—者或由訊框位元起點 ^ A且同步化至訊餘元起點300之若干其它信號。 若無駐在多個攔位中之—者或多者之資訊内容，則^特 定實施例指定零至該等攔位内部之位元位置(舉例）來表示 命令攔位312之無操作(N〇p)命令。 10 15 20 於發送封包354内部之觸發位元之位置及時鐘速率決 定觸發時序特性諸如延遲及劇跳。於—特定實施例中，對 於發送封包354内部對所揭示之位元定義及發送封包内 4之觸發位元位置，對512微秒訊框速率，觸發延遲最大 約為2.56微秒。多個觸發事件之劇跳也約為2 56微秒。多個 一次影響諸如對時鐘之準確度之容受度以及來自於邏輯時 序延遲及傳播延遲誘導扭斜之次要貢獻，將影響各封包間 之貫際觸發延遲及劇跳。如此，假設零邏輯延遲、理想時 鐘準確度及無扭斜，最惡劣狀況，觸發延遲將為2 56微秒。 特疋3之，於控制器1 〇〇或模組1 〇2、1 〇4、106將出現額外 延遲及/或劇跳。例如與控制器1〇〇識別外來觸發事件至隨 後傳輸觸發位置302或304至一個或多個模組102、104、1〇6 間可能發生硬體延遲。此外，延遲及/或劇跳可能出現於模 組102、104、106所採用之邏輯電路202内部。因此，2.56 微秒實例為通訊系統之最惡劣情況影響，系統整體之最佳 22 200919191 可能情況。也可呈分開獨立觸發處理兩個觸發攔位，於該 種情況下觸發潛伏期及延遲為串列通訊訊框數值，或為於 模組邏輯功能内部之操作經由處理兩個攔位成為一個共通 觸發來源所達成之數值的兩倍。 5 同步化至汛框位元起點300或同步化至發送封包354内 部之任意位兀位置之事件具有比觸發位元更佳的時序及劇 跳性質。舉個實例，類比至數位抽樣及轉換可同步化至訊 框位元起點3〇〇來獲得樣本至樣本時序劇跳小於奈秒。採 用南於5.12微秒之資料速率之實施例可對時序劇跳達成甚 10至更低之數值。舉例言之，對25MHz之時鐘來源小於4〇奈 秒。就個別模組或多個模組間之此等較低劇跳值可如下對 f么事件而達成’經由將接收到觸發儲存於模組邏輯電路 内部，然後與經過界定之封包事件諸如訊_步化位元300 同步傳輸該觸發而達成。 15 ㈣參考附圖第7圖所示電力故障位元306。當控制器 100檢測得體積電力系統110上之電力故障狀況時，於下一 個發送封包354設定電力故障位元3〇6為邏輯Γι」。當接收 到於發送封包354巾之電力故障位元306時， 模組 102、104、 1〇6啟動適#電力故障反應。電力故障位元306維持為真， 2〇除非且直到體積電力分配系統返回正常操作邊際為止。 ，考系統故ρ早位元3〇8，也顯示於附圖第7圖。當 =系統反應為適料設定系統輯位元則。於本教示之特 疋應用中’右模組之—檢測得故障’其授權核准通知其它 模組’犯罪模組於接收封包Μ8中發送指示於控制器⑽。 23 200919191 然後控制器⑽於目前發送封包354設定系統故障位元 綱，換言之目前發送封包354為於相同訊框週期内發送之 發送封包354及提供錯誤通知之接收封包358。㈣前接收 封包358中之系統故障位元3〇8由模組102、104、106接收迭 5成接收模組啟動保護動作。因此系統故障位元308用來軌 於一個或多個模組1G2、1G4、⑽内部之錯誤狀況的檢測， 其可能要求來自於其餘模組1G2、1G4、则之保護反應。由 於發送封包354及接收封包358之相對時序及於個別封包中 顯著位元之相對定位，於單一訊框出現故障通知的接收及 10通知的中繼。如熟諳技藝人士已知，如此允許對單一模組 内部檢測得之故障進行快速全系統反應，同時也提供模組 102、104、1G6間及模組與控制㈣⑽之電氣隔離。 於一特定實施例中，且進一步參考附圖之第7圖，發送 封包354之位址/命令攔位312及發送封包354之資料襴位 15 314提供由控制器100發送命令至模組1〇2、1〇4、1〇6之發送 命令機構。於一特定實施例中，此等欄位係就此定義用於 全部模組102、104、106 ’多個不同模組使用相同命令碼之 類似子集。但熟諳技藝人士由研讀本文揭示瞭解對發送封 包354之位址/命令欄位312之共通位元位置及共通代碼並 20 非實施根據本文教示之實施例所需。 特別參考附圖之第8圖，顯示一般接收資料封包358結 構之略圖。接收封包358之位元位置26係定義作為快速保護 攔位412’且係與發送封包354之系統故障位元308相關。特 別，當控制器100於快速保護攔位412接收到邏輯真之值 24 200919191 時’控制器即刻設定於含有該快速保護欄位412之邏輯直之 接收封包358之相同訊框中所發送之發送封包说之系統故 障位元遍設定為數值％或邏輯真。因發送封包35推接 收封包358間之相對時序及扭斜，控制器刚於發送指定作 5為系統故障位元308之位元之前，接收於快速保護搁位412 之數值。於包括系統故障位元308之發送封包之其餘部分被 發送前，控制器刚之邏輯電路可接收與解碼接收封包358 =快速保護攔位412 ’且偏移真值入發送封包354之系統故 障位元308。如此，於任一個模組之故障可於比一個訊框週 10期略為更長的週期内檢測’以69位元週期為正確。此外， 各個模組102、104、106可個別定義一個或多個可用狀態， 當檢測得時將設定快速保護欄位412。於任何特定應用中， 使用者可藉規劃允許可用態中並無任一者、可用態中之一 個子集或全部可用態，來進一步定義可用態中之哪一者將 15操作來於任何時間設定快速保護攔位412。模組可具有任何 數目之故障狀況。模組中之邏輯可選擇性允許故障狀況狀 態指標中之一者或多者可動作。快速保護位元攔位412反映 :動作的故障狀況中之任—者之邏輯或操作。控制器内 部之可規劃閘控邏輯允許根據系統使用者的期望，選擇性 二配由模組1G2、1G4、1G6中之-者所設定之「真」快速保 €位元412至—個或多個其它模組102、104' 1〇6。進一步， 此種閘控邏輯允許系統使用者定義一或多「群」模組，其 ° L Λ藉將|·夬速保遵位元41]設定為真所指示的故障狀況 的存在予所定義的群中之其它模組。於如此定義之多群中 25 200919191 可能同時出現對所檢測得之錯誤狀況之檢測、發送、接收、 及回應。此外，於-個經界定的群中之任何模組可為經檢 測得之錯誤狀況之「來源」’而於經界定之群中之全部其它 模組可為已經檢測得要求回應之錯誤狀況之指示的「接收 5器」。特定言之，使用者可於執行時間規劃於主機控制器100 内部之閘控邏輯，來依據哪一個模組設定為快速保護位 元，及哪些模組期望選定為「接收器」，來選擇性回應於快 速保護攔位412中之接收的「真」。於最簡單的情況下，控 制器100可讓得自一或多模組1〇2、1〇4、1〇6之快速保護位 10元欄位之全部閘控變成不能動作。於另一種情況下，控制 Is 100經由閘控快速停止位元，允許對所存在之模組丨〇2、 104、106之若干子集，設定於下一個發送封包354之系統故 障欄位308為「真」，來允許對得自特定模組之快速保護位 疋欄位412中識別為「真」作回應。接收該「真」系統故障 15欄位308之模組子集可依據哪一個模組102、104、或106設 定其接收封包358之快速保護欄位412為「真」做出差異定 義。回應於快速保護欄位412中之「真」值設定系統故障欄 位308，提供—個模組1〇2、1〇4、或1〇6對另一個模組、 104、或106中之事件之最快速回應。至於較緩慢之替代之 2〇道’控制益1〇〇經由對一個或多個模組發出特定命令也回應 於真」快速保護攔位412。由於控制器1〇〇中之閘控邏輯 可於操作％間規劃，控制器1〇〇如何回應之定義可隨時改 變。此外，模組102、1〇4、106可組配來以多種方式回應於 接收到一個「真」系統故障欄位308。於一個實施例中，接 26 200919191 收模組可經由採行-型經界定的動作諸如關閉全部功能來 作回應。於另-個實施例中，接收模組可藉提供部分功能 但非提供全部功能來回應。模組回應可依據模組類型定 義’可於模組組配階段規劃。另外，模組可於模組组配階 段組配，來提供可選擇之回應特性範圍，由該範圍中使用 者視需要可於組配後之任何時間選擇，換言之利用使用者 控制的閘控邏輯電路來於操作時間選擇。較佳，此等選項 提供模組之軟組配能力及/或模組回應特性之操作時間選 擇’同時提供硬體類型之回應速度。 10 15 20 位元位置28係定義為測量觸發狀態搁位4〇6。於該測量 觸發狀態攔位中之邏輯丨或真值於模組十之測量子系統 經觸發後係放置於下-個接收封包，且對控制器1〇〇提供指 示已’、！發生此事件。—旦對各個所檢測得之觸發事件於 接收資料封包358中指示觸發狀態，若尚未出現新觸發，則 於下個接收封包3 5 8中清除。如此，測量觸發狀態棚位* 〇 6 也對源自於具有測量觸發狀態攔位條經設定之該模組之 資料之相對時序資訊。至於其說明例，觸發事件可能於單 -模組内部自動發生’例如由輸出目前資料之數位化樣本 所導出之位準觸發事件。只有給定之模組即刻「知曉」此 種事件已祕生，紐該事件係發纽難的本地， 而又經常期望通訊該事件的發生，偶爾期望用來於整體系 統之它處觸發「事件」，例如於記憶體緩衝之數位化資料之 時間記錄内部觸發事件位置’或可能觸發於其它模組1〇2、 104、106之輸出變化。至於當觸發事件發生而與觸發事件 27 200919191 之來源無關時期望知曉的一個實例，波形數位化儀器諸如 數位示波器之使用者經常期望觀察於觸發事件先前所獲得 之數位化資訊。也期望觀看於該事件前之某些資料及於事 件之後所獲得之若干資料。參考附圖之第8圖，位元位置29 5為接收資料有效位元408，指示目前接收封包358含有有效 同步測量資料。依據其中所含資訊之目前狀態而定，對每 個接收資料封包358，有效資料位元408設定為真或偽。除 非有效同步測量資料欄位408也設定為真，否則測量觸發狀 態襴位40 6不會設定為真來確保控制器1 〇 〇檢測與實際測量 10 事件同步化之測量觸發事件。 參考附圖之第8圖，接收資料封包358也於位元位置27 及59分別包含第一及第二觸發位元欄位4〇2及4〇4。第一及 第二模組觸發位元攔位允許個別模組1〇2、1〇4、106發送觸 發至控制器1〇〇 ’具有最大延遲為2 56微秒。第一及第二模 15 組觸發位元欄位402、406之位元位置的選擇進一步允許源 自於模組102、104、106中之一者之觸發由控制器1〇〇所接 收’且於發送封包354發送至一目的地模組而極少有額外延 遲。於所揭示之實施例中，此種最少額外延遲約為320奈秒 或4時鐘週期。於控制器100内部之可規劃閘控邏輯允許源 2〇自於一個模組1〇2、104、或106内部之觸發根據系統使用者 之需要而選擇性分配至一個或多個其它模組102、104、 106。進一步’此種閘控邏輯允許系統使用者定義一或多 「群」模組其允許對源自於所定義之該群中之任何模組之 觸發事件作回應。於如此定義之多群中可同時出現對該觸 28 200919191 發之檢測、傳輸、接收、及回應。此外，於一個定義群内 之任何模組可為觸發「來源」’而於該定義群中之全部其 它模組可為觸發之「接收器」。特定言之，經由設定於一個 或多個其次發送封包354中之發送觸發欄位3〇2或3〇4以一 5個或多個選定之模組102、104、106為目的地，控制器1〇〇 Θ部之邏輯閘控可經關來回應於接收到—設定接收觸發 欄位402、404。依據哪一個模組102、104、或106設定觸發 攔位402、404而定，控制器1〇〇内部之閘控邏輯可進一步以 不同方式規劃。舉例言之，接收到來自一個特定模組例如 10來自於模組102之「真」接收觸發位元4〇2或404可能造成控 制器設定於發送至一個模組例如為模組1〇6而非另一個模 組例如為模組104之下一個發送封包354中之發送觸發位元 爛位302或304設定為「真」。此外，接收到來自不同特定模 組例如為模組104之「真」接收觸發位元4〇2或4〇4可能造成 15控制器設定於發送至兩個模組例如模組104及106之下一個 發送封包354中之發送觸發位元攔位3〇2或3〇4設定為 「真」。如此，控制器對接收觸發攔位4〇2或4〇4中之「真」 值之回應係取決於使用者之偏好而需求來選擇性控制。不 同模組可選用為「來源」以及作為「接收器」，此等選擇可 20於系統執行之任何時間改變。較佳如此定義之系統對使用 者提供可撓性’同時維持硬體速度回應及模組間之電氣隔 離。位元位置60-63未使用。 接收貪料封包358包含同步數位化測量資料及異步查 詢回應。於-特定實施例中，特別參考附圖之第9圖及第1〇 29 200919191 圖，位元位置0-23及位元位置30-41分別包含同步測量資料 攔位400、414之第一部分及第二部分。異步接收資料欄位 416駐在於位元位置43-58。若於接收資料封包358含括異步 查詢回應’則接收資料封包之位元位置42之異步接收資料 5有效襴位418被設定為邏輯「1」。回應於來自控制器1〇〇之 查詢，於異步資料欄位416及異步資料有效攔位418之資料 係於相同接收資料封包共同傳輸。對控制器查詢之回應於 正常操作情況下並非典型，原因在於控制器查詢命令可能 為不規則事件或不常見事件。接近接收封包結束之異步回 10應欄位位置允許開始查詢，且回送於同一個訊框週期内部 之相對應回應。但對本教示實務而言，回送查詢回應與初 步查為無需於相同訊框週期内部。取決於感興趣之模組之 回應特性及查詢之特定本質，實際上此等回應可延遲任意 Λ框數目。於一特定實施例中，定義模組最終回應於查詢 15且串列查詢與回應係循序發生，亦即查詢1、回應1、查 '•旬2回應2等。於另一個更普遍性實施例中，若資訊係編 碼於回應内部’該資訊與對其特定查詢有獨特關係，則無 而、准持查§旬對回應之順序。附圖之第9圖為接收資料封包結 構358之實施例之略圖’其提供每個封包兩個18位元之數位 2 0貝料字元。附圖之第1 〇圖為接收資料封包結構3 5 8之實施例 之略圖’其提供母個封包單一％位元之數位資料字元。如 熱扣技藝人士瞭解’第10圖所示接收封包具有未使用之資 料位元其可用於特定實施例。 可能給定之接收資料封包358既未含同步測量資料也 30 200919191 10 15 未含異步查詢回應資料。於此種情況下，異步接收資料有 效欄位418及接收資料有效欄位408皆未設定為真，控制器 100忽略於接收資料封包358中之此等欄位。若系統有於低 於約200k字/秒之資料速率亦即於訊框速率操作之一個以 上的杈組，則無需全部活性通道皆同時發送返回資料。與 多個通道是否叫目同資料速轉作無關皆有此種可能/另 一方面’可能期望可提供同步化多通道數位化或於多個模 組中於時間上同時發生其它動作之應期途。於具有一丑 通時鐘源及同步訊框之星形組態中實現該通訊系統架構了 支援「事件」的產生諸如觸發或命令發送作為發送資料封 包之-部分，其可用於同步化多個模組中之並列動作諸如 A/D抽樣。於多個模組内部及多個模組間之並列動作諸如數 位化及/或合成的同步化對數位信號合纽分析技蔽界的 熟諳技藝人錢供已知的效果。典型㈣涉及將科動 可變DC電力「波形」之多個通道之來源回溯至-待測元: (DUT) ’該DUT具有與各個來源電壓相_之同時且同牛夕 通道電流波狀數位化它應时、屬，包^ 非限於同步多通道功能產生、同步多通道高速電壓計触 化、及兩項功能之多種混合。 2〇 _參考關第9圖，顯祕自於雙通㈣位元模組之 用於接收資料封包之位元分派之特定實_之略圖 測量資料欄位之第-及第二部分働、414共含％仇元” 個18位元資料字駐在同步測量資料欄位之第-及第H 400、4H’此處第__秘職㈣字元獅駐在於同 31 200919191 資料欄位400之第一部分中之位元位準〇至17，而第二通道 測量資料字元502駐在同步測量資料攔位4〇〇之第一部分之 位元位置18-23及同步測量資料欄位第二部分414之全部位 元位置。雖然略為任意且主要係為了即刻方便進行，特定 5實施例係將最低有效位元置於最高位元位置，原因在於數 位化係使用連續近似值型A/D轉換器實施。此型轉換器實施 一種轉換方法，其首先產生MSB，接著產生較少有效位元 而以LSB結束。如此當進入模組端邏輯内部可於接收資料 封包358位移資料輸出。全部剩餘狀態位元及觸發位元如所 1〇 定義地仍然維持相同。 特別參考附圖第10圖，顯示源自於單通道24位元字元 模組之用於接收資料封包之位元分派之特定實施例之略 圖。於接收寅料封包中發送之24位元駐在於同步測量資料 攔位之第-部分及第二部分侧、414之某些位元。如熟諸 15技藝人士瞭解，接收資料封包結構支援每個接收資料封包 高達38位元數位資料字元。 雖然何生自-共通來源，各個模組時鐘信號經反相， 且通過控制器端邏輯電路之邏輯閘控功能，隨後發射至時 鐘執線208上。此種閘控功能允許視需要選擇性抑制時鐘至 2〇 一個或多個模組來影響個別模組之復置及/或組態。此外， 於系統電源開時，經由並列抑制時鐘信號，全部模組可並 列復置。於-特定實施例中，時鐘信號同步化至數奈秒以 内。儘官由於實現控制器端邏輯電路裝置内部之極低邏輯 閘延遲導致個別閘控，但如此密娜度之同步化亦屬可能。 32 200919191 10 15 20 此處所遂串列通訊系統及支援架構提供四種分開摔作 模式。分賴式為：（1)前述正常操作模式，⑺電源開及顯 像模式’（3_'模式’及(4)故障檢測與保護模式。先前各 段說明正«作模式之細節且簡短說明錯誤檢測與保護模 式°所揭示之串列通訊系統及支援架構也提供當儀器之電 源開之時自動_及識麟安裝之模組。檢測係指發現實 體存在有-独，而朗偏決定所安裝之·之特定身 分及功能，以及決定_組是㈣可操作。由於系、统無需 完全駐在賴找適當發揮功能，_制為較佳。當檢 測得存在㈣㈣，識別允許於正常操作之啟動前自動組 配及控制器與所識別之模組間之通訊。控制器首先係回應 於電源開事件（亦即施加交流電力至主機）。#48伏特主機電 源供應器達到某個邊界電壓時，主機處理H啟動開機程 序。開機程料含於主機之㈣記‘㈣。❹快閃記憶體 可有利地經由軟式組態修改開機程序。直到達到主機的邊 界電壓，主機中之處理器維持於復置態。t主機處理器開 機時，供電至主機’供給電壓至主機其它部分且跨隔離邊 界供給«至乡個触技換輯—步妓化。當處 理器完成其開機程序時，處理器組配且啟動主機串列通訊 邏輯電路，然後檢查「電力佳」狀態位元，指示48伏特電 源供應器於夠緊的容受度範圍以内為可操作。檢查「電力 佳」狀態，指示比較所需之更緊的容受度範圍内操作對主 機處理器及邏輯操作為較佳’原因在於較低電壓即可提供 功能主機縣-段時間，但當分配電力至各個模組時，可 33 200919191 能導致過流情況，造成因過熱而故障。 若於開機程序後判定主機「電力佳」狀態為真，則處 理器啟動一項處理，包括識別步驟接著為組配步驟之一項 耘序來啟動駐在於主機之各個模組。於本實施例中，各模 5組係並聯配置。但其它實施例也可實現串列模組配置。主 機控制斋首先判定13〇1是否實體存在有一個模組。係利用 —種習慣來實現’其中已安裝但未經組配之模組102、104、 106迫使資料輪入線2〇6至邏輯「低」或邏輯「〇」狀態。例 如弱提升電阻器30千歐姆係位於控制器1〇〇内部之資料輸 1〇入線206上。除非存在有模組102、104、106來迫使資料輸 入線206至邏輯「低」態或「〇」·態’否則弱提升電阻器造 成邏輯「咼」態或「丨」態。如此，當串列通訊無法動作時， 可旎對全部模組或對選定之模組無法動作時，控制器1〇〇可 1輪詢可用的資料輸入線施來判定此等線路之狀態，如此判 15定模組之存在與否。於一特定實施例中，此項輪詢處理可 ”於啟動開機程序之後即刻進行，或於—個模組或多個模 組已經外顯復置之後進行。於正常操作模式中，串列通訊 活動排除輪詢動作。但其它實施例可實現一種隨時許可輪 詢處理之系統。 20 對各個所安裝之模組，主機處理器判定模組之存在及 身分’然後組配模_於正常操作。恰在進人正常操作之 前’主機㈣轉㈣絲判定所安裝的模組是否適當回 應於組配順序。故障可能導致未加旗標的模組不能操作或 導致額外嘗試組配。特別參考_之第，顯示用於模 34 200919191 組識別及組配之邏輯之簡化方塊圖。第11圖顯示正常串列 通訊電路及JTAG串列介面電路，其用於實施於模組識別及 組配期間之另一種「邊界掃描」操作模式。標準jTAG操作 及協定說明於IEEE標準1149.1-2001 : IEEE標準測試存取蜂 及邊界掃描架構’其内容以引用方式併入此處，大致上，

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如於所引述之標準文件中所述之J T A G邊界掃描為準被動 操作模式，藉此第一裝置可利用時鐘信號、控制信號及資 料輸入信號來通訊至第二裝置；藉此利用資料輸出信號來 提取有關第二裝置内部之1/0邏輯狀態及/或内部邏輯狀態 之資訊。第二裝置並未主動參與或控制通訊活動，反而由 第-裝置接收時鐘、控制輸入、及資料輸入，以及回應之 位移測試資料輸出。只需要於JTAG掃描過程中第二裝置内 部之I/O電路及邊界掃描賴為可動作且有功能。於所揭示 之實施例巾，ITAG程序用純行·的自我辨識，以及組 配或有效規劃模組處理器11(H。模組處理器_為於駐在 該系統中之各個模組1〇2、1()4、1()6可實作控制器功能及邏 輯功能之處理與㈣裝置。於—特定實_巾，模組處理 器1101為基於RAM之欄位可規劃閘極陣列。熟諳技蓺人士 瞭解於儀器系統中規劃與再規劃複雜的邏輯裝置之2力提 供有價值的效果’若此項能力與由於某種理由必然:在的 硬體基礎架構併存且「再使用」硬體基礎架構，則可^ 更有價值的效果，於此種情況下來執行如此麵述列 通訊及控制。驗後文討論，須瞭解控制器⑽與各 1〇2、HM、糊之串列通訊鏈路112包含三條信號線，、而 35 200919191 用於模組處理器裝置2JTAG介面痒 餘馅唬線。因此

以 JTAG 根據本教不就HAG操作之說明之特徵部分係由下述束置 所導出，藉難置三通訊純信號線112用來與需要邮號 之模組處理器裝置mG建立通訊。根據本教示之另一項特 徵為一種裝置，藉該裝置三信號通訊鏈路112偶_係根據一 項協定操作’偶爾係根據另—項蚊操作，特別偶爾係如 先别說明以「正常」通訊模式操作，而其它時間係 模式操作，如後文各段所述。 各模組102、104、106通過隔離器114接收串列通訊鍵 10路112。於隔離器114之模組端，組成串列通訊鍵路ιΐ2之三 線路亦即資料輸入線(於第丨丨圖顯示為SDI) 2〇4、資料輸出 線(第11圖顯示為SDO) 206、及時鐘線（第_顯示為SCK) 208係連接至模組處理器11〇1之三接腳。此等連接至模組處 理器1101包含正常串列通訊鏈路ip。於一特定實施例中， 15模組處理器1101為具有JTAG功能能力之欄位可規劃閘極 陣列，因而為JTAG測試槔。如熟諳技藝人士已知，模組處 理器1101可為執行如此處所述之方法步驟之任何邏輯裝置 或處理元件。於串列通訊鏈路112中之各線路也經由串列電 阻器1102而連接至模組處理器11〇1上之jtag埠之三個 20 JTAG接腳亦即TCK 1103、TDI 1104、及TDO 1105。外部電 路包含D正反器11〇7，其係由串列通訊時鐘線208依時序輸 入’具有來自於資料輸出線之D輸入端，及q輸出端係連接 至模組處理器11 〇 1之J T A G測試模式選擇(T M S)接腳1110。 此等連接至模組處理器1101之四個連接亦即TCK 11〇3、 36 200919191 TDI 1104、TDO 1105、及TMS 1110組成標準4信號JTAG硬 體介面或「埠」。主機控制器之串列通訊資料輸出信號，每 個模組有一個信號係透過電阻器1102施加至正反器11〇7之 〇輸入端1115作為8〇1 204，以及施加至模組處理器乃^〇埠 5 之TDI輸入端1104。正反器1107及JTAG時鐘輸入TCK 1103 二者之主動時鐘緣為正變遷。因此存在於模組處理器1101 之JTAG埠之TDI 1104及TMS 1110輸入信號之邏輯態係鎖 存或儲存於串列通訊時鐘信號S C K 20 8之正變遷上。但於串 列通訊時鐘信號208施加至正反器11〇7之時鐘輸入端之 10前，邏輯反相器1116反相該信號。結果存在於串列通訊線 SDI 204上之信號態鎖存於SCK 208之負變遷上之正反器 1107内。因此存在於SDI 204上之信號鎖存於正反器11〇7内 及串列通訊時鐘S C K 20 8之相反緣上之j TA G邊界掃描邏輯 串列輸入k號線TDI 1104。此等正反器11〇7之q輸出端1117 15連接至模組處理器之JTAG TMS輸入接腳ιι10。由於正 反器1107之Q輸出1117於其時鐘輸入之正變遷改變狀態，接 著於串列通訊時鐘SCK 208之負向變遷時出現於模組處理 器1101之TMS輸入信號mo之邏輯態改變，且恰於SCK 2〇8 之正向變遷之前、之中、及緊接之後維持恆定。特別參考 2〇第12圖，以及KJTAG模式中串列通訊鏈路112之操作，顯 示一軌線表示源自於控制器1〇〇及串列通訊時鐘之反相形 式212之串列通訊時鐘信號208。也顯示由模組1〇2、1〇4、 1〇6所接收之串列通訊資料輸出信號2〇4。於串列資料流内 部之交替時間週期，由TDI窗1204&TMS窗12〇5。此等窗之 37 200919191

持續時間名目上等於SCK 208之週期之半，時間偏差因而交 替窗間之時間邊界或變遷係位在S C K 20 8之真形式20 8及反 相形式212二者之高態與低態之中點。也顯示TMS信號1206 其係與正反器1107之Q輸出信號1117相對應，也與模組處理 5為11 〇 1之JTAG蜂之TMS輸入信號111 〇相對應。最後顯示時 間元件號碼1207係相對應於SCK 208之上升緣。注意先前於 此處就串列資料流狀態儲存於正反器1107作為於反相版本 SCK 212之正向變遷上之TMS 1205，也就TDI 1104及TMS 1110之邏輯態儲存於8(：1(： 208正向緣上之11^(3邊界掃描邏 10輯内部所提供之功能描述，可知於串列資料流中之TDI及 TMS資料窗12〇4及1205之配置及正反器11〇7之時間偏位儲 存動作使得每次TDI 1104及TMS 1110二者之元件號碼1207 有效態及穩定態變成於模組處理器丨1〇1之JTAG埠為可資 利用。差異言之，TDI 11〇4及TMS 111〇資訊於等於串列時 15知頻率之兩倍速率傳輸，結合正反器1107之時間偏移動作 提供由單一串列通訊線204將二分開資訊串流解多工之手 ^ 1¼後只需要以符合此處所述之解多工動作之方式對主 機控制器邏輯電路1 〇 〇組裝或多工化二資訊串流。於本實施 例中’所需多工化動作可利用碼操作及限於夠低之通訊頻 來確保事實上此種操作可以編碼進行。熟諳技藝人士 瞭解可使用多種替代的但功能上相當的方法，包括全然包 _之方法來於提供跨三線路串列通訊鏈路112之偶爾 線路邏輯操作内文中執行相同多工化/解多工化體系。 回頌參考第11圖，模組處理器11〇1之DONE接腳1108 38 200919191 係由模組處理器1101内部之邏輯電路驅動來表示位元串流 組配程序完成，通過提升電阻器1112而連接至邏輯偏壓電 壓1111且連接至D正反器ι107之預設電壓1109。除非藉模組 處理器lioi挽低，否則done接腳1108之接腳漂高。done 5信號之動作如下：當模組識別及組配程序完成時，通常以 識別接著為組配之順序進行兩項程序。模組處理器11〇1内 部之邏輯電路檢測得如此處所述之組配完成，驅動d〇ne 接腳1108至邏輯高態，預設D正反器1107及設定TMS 1110 連續為高或為真。根據標準jTAG協定，TMS 1110維持為真 10經歷五個或更多個TCK 1103週期，可將JTAG邊界掃描邏輯 電路内部之狀態機置於所謂之「測試邏輯預設」態，藉此 結束JTAG模式之操作，且允許啟動正常模組處理器操作， 包括正常串列通訊。另一方面，於模組102、104 ' 1〇6復置 之後至識別與組配完成之前，D0NE接腳11〇8維持於連續低 15態，移除正反器U〇7之預設輪入信號1109，藉此允許如前 文S兒明之解多工動作。一旦組配完成，D〇NE信號111 〇連續 維持於高態，正反器1107強制至預設態，藉此防止JTAG操 作模式之再啟動而與存在於串列通訊鍵路112上之邏輯熊 無關。熟諳技藝人士瞭解就識別及組配程序之啟動與完 20成，且就此處所述解多工動作有類似功能之其它名稱之作 號可用於其它實施例來執行變遷成JTAG通訊模式及由 JTAG通訊模式變遷出以及以jTAG模式操作。 整個模組分配之邏輯電路有20條並列識別線路n〇6， 且輸入模組處理器1101用作為模組之自我識別。識別線路 39 200919191 1106上之數值提供可獨特識別模組及模組特徵集入之密 碼。於其它實施例中，可使用或多或少線路來獨特識別模 組。連接至模組處理器1101之I/O接腳之20條輸入線路由主 機控制器100使用標準JTAG邊界掃描測試協定讀取模組 5處理器1101驅動線路206,而主機控制器100透過隔離哭114 驅動線路204及208 〇TMS線路1110係如先前說明驅動fscK 信號208驅動TCK JTAG時鐘接腳，SDH^#b2〇3驅動Tm JTAG測試資料輸入接腳，而識別線路11〇6之數值由 TDO接腳206返回主機控制器1〇〇。此三條信號線路之基本 10功能表現當於先前說明之「正常」模式操作時係密切^行 於相關串列通訊信號之功能，但如本文所述，當於「正常 串列通訊模式操作之情況下，模組處理器核心邏輯電路並 未活化。主機控制器100如此獲得模組1〇2、1〇4、1〇6之數 值識別。由於模組處理器1101須適當供電且極少功能來方 15便識別，由主機控制器丨〇〇妥善接收模組識別碼，推定所識 別之模組可使用標準JTAG協定透過JTAG埠來組配。於識別 相之後，模組處理器1101維持於測試模式，主機控制器ι〇〇 再度使用標準HAGiUfLl·紋，透料舰訊鍵路112發送 串列組配位元串流。模組處理器11〇1經由JTAG線路ιι〇3、 20 1004、1105及mo接收組配資訊，直到模組組配程序完成。 組配程序及貢訊具有模組相依性’且係基於由主機控制器 所接收之識別。如此，使用各個模組處理器⑽⑷則璋 進行軟式組配㈣對特賴叙模組具有彈性起為特異 性。當軚式組配程序完成時，模組處理器11〇1宣告d〇ne 40 200919191 接腳1108 ’其預設如先前所述之D正反器ii〇7讓模組處理器 離開測§式模式。此時’主機控制器100藉由發出正常操作串 列時鐘信號至時鐘線208上，及發送資料封包至資料輸出線 2〇4上’啟動正常串列通訊鏈路操作。

5 JTAG線路TCK 1103、TDI 1104、TDO 1105、及TMS

1110也連接至出現於模組102、104、106上之分開測試接腳 集流排1113。於用於發展及除錯目的，於正常操作期間， 測試接腳集流排藉測試裝置諸如邏輯分析器接取至】TA G 線路TCK 1103、TDI 1104、TDO 1105、及TMS 1110。系統 10使用者通常不會接取測試連接器，反而含括作為用於測試 及除錯目的之改良設計的一部分。 特別參考附圖之第13圖，顯示使用模組處理器JTAG功 能之模組組配程序之簡化流程圖。於整體系統啟動以及隨 後主機控制器100開機後，檢查電力佳，隨後主機控制器檢 15測一個或多個模組102、104、106之存在1301。對於任何發 現為存在之模組，主機控制器100如先前說明藉由抑制串列 時鐘208來啟動外顯復置動作1302。對任何存在的模組已 知呈復置態之模組處理器1101被解除組配，因此無法透過 串列通sfl鏈路112作正常串列通訊。如此經由宣告jtag埠 0彳5號丁厘8 1110及啟動時鐘活動1303來將模組處理器11〇1即 刻置於JTAG測試模式。模組處理器11 〇丨現在於JTAG邊界掃 描模式操作，將模式識別碼送返13〇4主機控制器，藉此 主機控制态100可識別模組1〇2、104、106所需之模組組配 步驟。然後控制器1〇〇經由使用串列通訊鏈路發送串列位元 41 200919191 流至JTAG埠來組配1305模組處理器1101。當組配程序完成 時’模組處理器1101自動宣告DONE信號1108，造成JTAG 測試模式不能動作1306。隨後即刻，主機控制器100透過串 列通訊鏈路112啟動1307正常串列通訊。恰在啟動正常串列 5 通訊時，主機控制器100驗證模組102、104、106係正常回 應1308。正常回應之檢測結束1310檢測及組配程序。未能 檢測得來自於一個或多個模組102、104、106之正常回應， 導致測試1309判定曾經試圖組配模組多少次。若嘗試之次 數超過預定上限1311，則未能正常回應之模組加旗標1312 10為「不良」’且結束檢測與組配程序。若嘗試次數尚未超過 嘗試之預定上限1313，則開始重複方塊1302-1308。如熟諳 技藝人士瞭解，包括組配嘗試次數之檢測與組配程序之各 項細節可改變如對特定實施例為方便與適當。進一步，如 熟諳技藝人士瞭解，欄位可規劃邏輯裝置無需使用JTAG協 15定利用串列位元流來組配，反而例如可利用ROM裝置、微 控制器介面等組配。於此種情況下’ 4信號JTAG通訊方法 創新映射至如此處所述之3信號串列通訊匯流排可單純用 於識別程序或用於其它目的。 所述系統至少支援四種不同形式之自我保護特徵。如 20 此處所述，一項自我保護特徵涉及接收資料封包358之快速 保護位元412及發送資料封包354之系統故障位元308。舉個 實例’模組102、104、106中之一者或多者可檢測過電壓狀 況或過溫狀況。此種狀況典型影響整個系統且保證全系統 之反應。如此檢測該狀況之模組102、104、106設定接收資 42 200919191 料封包358之快速保護位元412。也如此處所述，主機控制 器100接收快速保護位元412，視需要地選擇性地設定一個 或夕個發送資料封包354之系統故障位元308於相同通訊訊 框内部。系統故障位元發送至其中之模組102、104、106隨 5後藉抑制操作且讓任何模組輪出不能動作或採行其它適當 動作同時維持系統通訊來回應。 另種系統保§蒦特徵涉及藉任一個模組1 〇2、104、106 自動復置。於典型情況下’電力監督電路監視模組之二次 電源供應器。若監督電路檢測得其中一個或多個電源供應 10 β係在預定之臨界值以夕卜，則將該模組處S器置於復置狀 況，原因在於本性質故障典型將導致無法控制的且非期望 的表現。於此種情況下，模組102、104、106不再透過串列 通Λ鏈路112通訊。主機控制器觸檢測得此種狀況為模組 對串列通訊活動之正常回應故障，隨後嘗試使用先前如本 U文所述之JTAG埠及JTAG協定來軟式組配模組。若未能組配 模組，則主機控制器100將模組1〇2、104、106加旗標為無 法操作(如先前所述），且繼續與其餘模組1〇2、刚、ι〇6通 訊。較佳-個模組1〇2、104、106故障並無需整個系統復置， 但確實通知此種故障狀況。 "° —項纟統保護特徵包含域控制H經φ選擇性抑 制時鐘信號208復置-個或多個模組。藉此方式，主機控制 器可再組配其中一個或多個模組1〇2、刚、1〇6，而無需復 f與重新組配系統中之全部模組。此項復置可如主機控制 器100之規劃於系統層面實現或於模組層面實現。特別參考 43 200919191 附圖之第14圖，顯示實施選擇性抑制一個或多個時鐘信號 2〇8之特定實施例之邏輯電路。復置後之狀態為預定狀態: =為「電源開」狀態，但無需採用本習慣。經由抑制時 紅就208經歷大於1()毫秒時間，可由控制器刚通訊至模 5組1G2' 104、106 °於—特定實施例中，「抑制」時鐘信號 包^維持時鐘208於邏輯Γ1」態或邏輯「高」態。選擇性° 時鐘抑制電路包含對各個模組之時鐘線208之分開時鐘抑 制反及閘1401。於所揭示之實施例中，維持時鐘信號於邏 輯「〇」態或邏輯「低」態，對復置模組無影響。時鐘致能 1〇暫存1§ 1402對各個模組1〇2、1〇4、1〇6接收一個位元，此處 各個位το為各個時鐘抑制反及閘14〇1之輸入。主時鐘之反 相為各個時鐘抑制反及閘1401之另-個輸入信號。使用者 可規劃時鐘致能暫存器14〇2,來讓一個或多個時鐘2〇8選擇 性不旎動作至選定之一個模組1〇2、1〇4、1〇6。模組之回應 15方式係將模組處理器u〇1於若干數目之錯失時鐘週期後置 於復置態。時鐘週期數目係使用11(：濾波器14〇3電路及比較 器1404電路測定。於正常串列通訊期間，操作時鐘2〇8，將 RC電路1403連續放電來維持臨界值電壓低於約165伏特之 數值。當時鐘信號208被抑制時，反及閘14〇1維持時鐘信號 20於「南」態，充電Rc電路1403至最終超過1.65伏特之值。 出現該種情況時，連接至模組處理器反相復置14〇5之比較 器1404之輸出仏號被挽「低」，藉此復置模組處理器1。 較佳全部模組102、104、106皆係以類似的預定組態以及適 合各個特定模组之局部預定狀態回應於系統位準復置。於 44 200919191 復置後，包括系統位準復置或模組位準復置後，已經復置 之模組102、104、1〇6迫使其個別之資料輸入信號線2〇6至 邏輯「低」或「0」，藉此允許如前文說明之隨後之檢測及 識別。於模組復置後，主機控制器1〇〇使用如本文所述之 5 JTAG組配能力再組配模組1〇2、1〇4、1〇6。 第15圖顯示透過第η圖之串列位元流之軟式組態特定 模組邏輯之另一個實施例。第15圖類似於第u圖之各個元 件可使用元件號碼15XX說明，此處χχ表示如先前於训 圖中說明之元件。 1〇 於另一個實施例中，第11圖所述架構擴充而結合通訊 至多個不同模組。該等模組可位於電氣隔離障壁之如前述 模組處理器之同側上’或可位於電氣隔離障壁之如前述模 組處理器之反側上。 15 如月j文》兒月於所弓丨述之標準文件中所述之駡^邊界 掃福為操作之準被動模式，藉此第_裝置可利㈣㈣ 號、控制信號、及資料輸入信號通訊至第二裝置，藉此利 用貝枓輸出信號，提取出有關1/〇邏輯態及/或第二裝置内部 =内部邏輯電路之相關資訊1二裝置並未積極參與或控 ^動，反而接收來自第—裝置之時鐘、控制輸入信 Μ = 細入信號:且以移位測試資料輸出信號來回應 之只耑要於JTAG掃描處理赶皮社 -電路及邊界掃描邏輯電路於第二裝置内部之 〇有活性與功能。於所揭示之 實知例中，JTAG程序用來執行模 效規劃多個模組處理器，使用^自我制且配或有 定用枳組處理器1501及模組處理 45 200919191 器1546舉例說明。 模組處理器1546係類似於模組處理器1501，且可位於 模組處理器1501之同一片板子上，或可位於分開板子上。 於一個實施例中’模組處理器1501係位於稱作為「個人專 5用模組」或「子板」上。額外模組處理器1546可位於模組 處理器1501之相同子板上，或可位於不同子板上，或可位 於主機板上。 根據此處所述之實施例，額外模組處理器1546係位於 電氣隔離障壁之與模組處理器1501同側上。 10 為了允許多個模組處理器諸如模組處理器1546之連 接，於本實施例中，模組處理器1501包括額外連接，呈於 連接線1552上之AUX_SCK信號、於連接線1551上之 AUX_SDO_l信號及於連接線丨548上之AUX—SDI_1信號。全 部額外個人專用模組1546可使用此處所述之三個信號介面 15 個別定址及組配。 各個額外模組處理器1546也柄接至連接線上之done 信號1508、連接線上之TMS信號151〇及連接線上之TCK信 號1503。各個模組處理器15恥上之Tm接腳係耦接至模組處 理器1501上之TD〇j§ 5虎1505。於有多個額外模組處理器之 20實施例中，各個額外模組處理器之TDI接腳係連接至於測試 資料回路中位於其前方之模組處理器之TDO接腳，最末處 理器之T D 0接腳係連接至電阻器15 02及測試接腳集流排之 TDO接腳。 當一額外模組處理器1546含括於JTAG測試回路時該 46 200919191 架構包括位於模組上之一跨接器1557、非位於模組上之跨 接器1558 '及關聯額外模組處理器1546之跨接器1561。若 未實作額外模組處理器1546，則跨接器1557或跨接器1558 安裝接近於測試資料回路。若實施額外模組處理器1546， 5則跨接器1557或跨接器1558被移開來開啟測試資料回路， 且女裝跨接器1561來於最後安裝之模組處理器1546關閉該 測試資料回路。 根據此處揭示之實施例，一旦組配期完成，且建立「正 常」模式通訊，則可於存在於電氣隔離障壁右側之任一個 10 FPGA裝置透明活化基於JTAG之掃描及除錯特徵。基於 JTAG之掃描及除錯可未干擾通訊鏈路之正常功能進行，原 因在於隔離電阻器丨502分別隔開信號SCK與tCk、隔開sm 與TDI、隔開SD〇與TD〇,電阻器1561隔開正反器i5〇7及 1528之「Q」輸出端與TMS信號。隔離電阻器就位，連接至 I5 JTAG測試接腳集流排1S13之外部系統可「凌駕」jtag璋輪 入信號TMS、TCK、TDI、及TDQ。包含信號孤、、 及SDO之三線串列通訊鏈路112可經歷額外負載，取決於 JTAG測試信號狀態，但此負載不干擾正常操作。於產品開 發之設計及除錯階段期間，此項能力提供極為實質的效 2〇果。此處所述方法允許先前揭示之串列通訊及組配方法「雙 重使用」效果，同時也保有接取内建於FpGA裝置之全jtag 測式及除錯能力。經由增加另一個JTAG測試接腳集流排及 額外隔離電阻器，對於額外模組處理器1526可利用類似的 功能。 47 200919191 於另一個實施例中，額外一次端模組處理器1526係耦 接至串列通訊鏈路112。SDI信號係透過連接線1529搞接至 D_OUT接腳，SCK信號係透過連接線1531搞接至d_clk^ 腳，及SDO信號係透過連接線1534耦接至D_IN接腳。任何 5額外之—次端模組處理器1526可使用此處所述之三信號介 面個別定址與組配。 SDIk號係透過連接線1529而提供予正反器1528。正反 器1528之q輸出端係耦接至模組處理器1526之TMS信號。 sck信號經由連接線1531提供至反相器1538，且依時序通 10 過正反器1528。 由模組處理器1526内部之邏輯電路驅動來表示位元串 流組配程序完成之模組處理器丨5 26之D 〇 N E信號丨5 3 9係經 由提升電阻器1541而連接至邏輯偏壓電壓1542，以及連接 至正反器1528之預設信號1543。 15 於本實施例中，有20個並聯識別線1527係藉分布遍及 換組之邏輯電路為來源，輸入模組處理器1526内部用作為 模組之自行識別。但可實現更多或更少之識別線。於識別 線1527上之數值提供可獨特識別模組及模組特徵集合之密 碼。與各個模組處理器相關聯之裝置識別（ID)碼協助獨特識 2〇別各個模組處理器及各個模組處理器之硬體組態。連接線 1527係類似於連接線15〇6及11〇6。 SCK信號153卜SDO信號1534及SDI信號1536也耦接至 背板1532。 此處所述實施例係有關可用來於多於一個攔位可規劃 48 200919191 邏輯裝置（FPGA)或其它jTAG可規劃裝置上實現jTAg組態 之選項。所述實施例允許多個JTAG可規劃裝置之組態，此 外’允許額外裝置置於前文說明之位於模組内部之電氣隔 離障壁之任一側上。 5 特別參考附圖之第丨6圖，顯示使用就第15圖所述模組 處理器JTAG功能之模組組配程序之另一個實施例之簡化 流程圖。 於整體系統供電以及隨後主機控制器1〇〇開機啟動 後’進打電力佳檢查，隨後主機控制器檢測是否存在有16〇1 10 一個或多個模組102、104、及106。對發現存在的任何模組， 主機控制器100藉如先前說明抑制串列時鐘2〇8而啟動外顯 的復置動作1602。可對各個模組個別完成。舉例言之，若 模組處理器1501係連同任何額外模組處理器】撕及】创存 在，則各個模組處理器可個別定址與組配，因而任何或全 15部模組處理器可置於復置態，稱作為未經組配，因而無法 透過串列通訊鏈路112正常串列通訊。根據此處所述之實施 例’任何模組處理器皆可置於復置態，而另一個模組處理 器繼續正常操作。如此，經由宣告jtag蜂信號测測 及啟動時鐘活動刪，模組處理器可個別地即刻地置於 20 JTAG測試模式。 如此組配之模組處理器咖及任何額外模組處理器 ⑽及簡現在於jTAG邊界掃描模式操作將模組識別碼 送返副4至主機控制謂，藉此主機控制器刚可識別模 106所要求之必要的模組組配步驟。控制器_ 49 200919191 經由使用串列通訊鏈路112發送串列位元流至JTAG璋組 配1605模組處理$ ’、1546、1526。當組配程序完成時， 模組處理器1501(以及如此變成可動作之1546及1526)自動 亘告完成信號1508基於每個模組之基礎選擇性地讓JTAG 5測試模式不能動作16〇6。於本實施例中，複合顧呀言號為 電氣隔離邊界同側上全部模組處理器之「完成」態之有效 布林及運算（ANDing)，經由使用於各個模組處理器之 DONE接腳上之·集極輸出階段執行。恰在隨後，主機控 制器100啟動1607透過申列通訊鏈路112上之正常串列通 10 5fl。恰在啟動正常串列通訊時，主機控制器刚驗證模組 102、104、106正常回應16〇8。正常回應之檢測結束⑹峨 測與組配程序。未能檢測得來自於一個或多個模組1〇2、 104 1 〇6之正—回應及一個或多個模組處理器1 % 1、1546 及1526之正常回應，結果導致測試16〇9，判定曾經做多少 15嘗試來組配模組。若嘗試數目超過預定上限1611，則未能 正常回應之模組加旗標1612為「不佳」，結束檢測與組配程 序。若嘗試數目未超過嘗試之預定上限1613，則開始重複 處理方塊1602-1608。如熟諳技藝人士瞭解，可視對特定實 方β例之方便及適合性而定，可改變檢測與組配程序之多項 20細節包括組配嘗試次數。進一步如熟諳技藝人士眾所周 知，欄位可規劃邏輯裝置無需使用JTAG方案利用串列位元流 組配，反而例如可利用ROM裝置、微控制器介面等組配。於 此種情況下，四1§號1丁八0通訊法創新映射至如此處所述之三 "[吕"5虎串列匯流排可早獨用於識別程序或用於並它目的。 50 200919191 此處提供之多種故障檢測及回應模式提供檢測故障狀 況之彈性且強勁的回應，同時要求溫和使用串列通訊系統。 雖然已經顯示及說明本發明之實施例，但熟諳技藝人 士瞭解可未悖離本發明之原理及精髓對此等實施例做出改 5 變，本發明之範圍係如申請專利範圍及其相當範圍界定。 I：圖式簡單說明3 第1圖為根據本發明之教示之一種卡片機架之背板之 方塊圖，顯示電力分配、通訊鏈路及模組間電氣隔離。 第2圖為根據本教示之各個模組容座之一接腳輸出之 10 代表圖。 第3圖為控制器與單一模組間之三線路通訊鏈路之視圖。 第4圖為時鐘、訊框同步化及發送封包與接收封包間之 相對時程圖，其中採用「控制器中心」習慣，故控制器「發 送」資料至模組及由模組「接收」資料。 15 第5圖顯示一種訊框同步化鏈路。 第6圖為一種訊框再同步化時程圖。 第7圖顯示一種發送封包欄位結構，「發送」一詞再度 表示「控制器中心」構想，其中資料係由控制器「發送」 至模組。 20 第8圖顯示一種接收封包欄位結構，「接收」一詞再度 表示「控制器中心」構想，其中資料係藉控制器而「接收」 自模組。 第9及10圖顯示用於特定模組類型之接收封包攔位結 構之實施例。 51 200919191 第11圖顯示透過串列位元流之軟式組態之特定模組邏輯。 第12圖為時程圖顯示軟式組態程序之相關時序。 第13圖為流程圖顯示於模組復置後採行來組配一模組 之多個步驟。 5 第14圖為用於實現選擇性復置功能之邏輯圖。 第15圖顯示透過第11圖之串列位元流之軟式組配特定 模組邏輯之另一個實施例。 第16圖為簡化流程圖，顯示使用第15圖所述之模組處 理器JTAG功能之模組組配程序之另一個實施例。 10 【主要元件符號說明】 206··.資料輸入線 208··.時鐘線、時鐘信號 210…共通時鐘源 211.. .反相 212…已反相之時鐘信號 213…控制器端移位暫存器 2Η…模組端移位暫存器 215.. .延遲元件 250…模組容座 251…電力容座 252··.電力返回容座 253.. .通訊鍵路容座 254···通訊鏈路返回容座 255··.扇形電力容座 256···扇形電力返回容座 100···控制器、主機控制器 101.. .背板 102…第一模組 103.. .介面 104.. .第二模組 106.. .第η模組 108…隔離器偏壓電源 110…體積電源 112…串列通訊鏈路 114···通訊鏈路隔離器 116…模組端邏輯電路 117—DC-DC轉換器 118…電力分配系統 202…邏輯電路 204…資料輸出線 52 200919191 257···隔離器偏壓電力容座 258·.·隔離器偏壓電力返回容座 259…屏障容座 300.. .訊框位元起點 302·.·第一控制器觸發位元搁位 304…第二控制器觸發位元搁位 306·..電力故障位元 308…系統故障位元 310…再同步間隔 312…位址/命令攔位 314··.資料攔位 316…模組特異性功能 354…發送封包 358…接收封包 400…同步測量資料欄位之第 一部分 402.. .第一模組觸發位元攔位 404…第二模組觸發位元攔位 406…測量觸發之狀態攔位 408··.有效位元 412.. .快速保護欄位 414…同步測量資料攔位之第 二部分 416.. .異步接收資料攔位 418.. .異步接收資料有效欄位 500.••第一通道測量資料字元 502…第一通道測量資料字元 800.. .訊框計數器 802.. .終端計數信號 804.. . 框同步化邏輯問 806···計數致能或閘 808···訊框同步化信號 1101…模組處理器 1102…串列電阻器

1103.. .TCK

1104.. .TDI 1105.. .TDO 1106…識別線路 1107.. .D正反器 1108.. .DONE接腳、DONE信號 1109.··預設輸入信號 111(1"丁]^、〇0仰信號 1111…邏輯偏壓電壓 1112…提升電阻器 1113…接腳集流排 1115…D輸入端 1116.. .邏輯反相器 1117.. .Q輸出端 1204…TDI資料窗 1205…TMS資料窗 53 200919191 1206.. .TMS 信號 1207.. .時間參考點 1301-1313…處理方塊 1401.. .時鐘抑制NAND閘 1402.. .時鐘致能暫存器 1403.. .RC濾波器 1404…比較器 1405.. .模組處理器反相復置 1501.. .模組處理器 1502.. .電阻器 1503.. .TCK 信號 1505.. .TDO 信號 1506.. .連接線 1507.. .正反器 1508.. .DONE 信號 1510.. .TMS 信號 1513.. .TDO 接腳 1526.. .模組處理器 1527.. .連接線、並聯識別線 1528.. .正反器 1529.. .連接線 1531.. .5.K 信號 1532.. .背板 1534.. .5.O 信號 1536.. .5.I 信號 1538.. .反相器 1539.. .DONE 信號 1541.. .提升電阻器 1542.. .邏輯偏壓電壓 1543.. .預設信號 1546.. .模組處理器 1548.. .AUX_SDI_1 信號 1551.. .AUX_SDO_l 信號 1552.. .連接線 1557.. .跨接器 1558.. .跨接器 1561.. .電阻器 1601-1613…處理方塊 54

Claims (1)

1. 200919191 十、申請專利範圍： 1. 一種透過一通訊鏈路組配一模組之方法，該模組包含具 有JTAG功能之模組處理器，該通訊鏈路具有三串列通 訊線路定義為資料輸出線、資料輸入線、及時鐘線且係 連接至該模組處理器上之串列通訊埠，三奉列通訊線路 也分別連接至該模組處理器之JTAG埠之TDI接腳、TDO 接腳、及TCK接腳，該方法包含： 經由使用該時鐘線將該資料輸出線上之位元值鎖 存入記憶體元件而將該模組處理器置於JTAG測試模 式，該記憶體元件之一輸出信號係連接至該JTAG埠之 TMS， 經由該JTAG埠，使用該串列通訊線組配該模組處 理器， 經由於該組配完成時預設該記憶體元件，來將模組 處理器取出JTAG測試模式之外，及 透過該通訊鏈路而啟動與該模組之串列通訊。 u 2. 如申請專利範圍第1項之方法，其中該通訊鏈路包含 JTAG通訊鍵路。 3. 如申請專利範圍第1項之方法，其中該通訊鏈路包含不 多於該三條串列通訊線。 4. 如申請專利範圍第1項之方法，其中該模組包含一電源 供應器。 5. 如申請專利範圍第4項之方法，其中該模組進一步包含 用於一輸出電壓之控制與測量之一第一波形產生器及 55 2〇〇9l9j9j ~第一數位化器，及用於一&山_ 壤 於一輪出電流之控制與測量之一 4二波形產生器及―第二數位化器。 6·如申請專利範圍第丨項 電子負載。 / Ί亥第一模組包含^ λ 2請專利範圍第6項之方法，其中該電子負載進-步 =用於輸入電流之控制之一波形產生器及用於輸入 電壓之控制與測量之第—及第二數位化器。 •tl請專利範圍第6項之方法，其中該電子負載進-步 二用於輸入電壓之控制之一波形產生器及用於輸入 電流之控制與測量之第-及第二數位化器。 9· t申請專利範圍第6項之方法，其中該電子貞載I步 Γ含用於輸人電壓之控制之-波形產生器及用於適合 、准持值定電阻負載之輸入電流之控制與測量之第一及 第二數位化器。 1α如申請專利範圍第1項之方法，進-步包含於組配前透 過串列通訊鏈路識別其本身至該模組。 U·如申請專利範圍第Π)項之方法，其中該識別包含透過獨 特識別模組類型之通訊鏈路讀取串列位元流，藉此定義 或模組之組配。 12·如申請專利範圍第旧之方法，其中有多於一個模組該 方法進-步包含重複該模組之設置、組配、取出及啟動。 U如申請專利範圍第12項之方法，其中該一第一模組包含 波形產生器及-第二模組包含_數位化器。 14.如申請專利範圍第旧之方法，其中有R —個模組， 56 200919191 其中透過該通訊鏈路之啟動串列通訊進一步包含以第 一通訊速率而與第一模組通訊，及以第二通訊速率而與 第二模組通訊，其中該第一速率係與該第二速率相異， 該第一速率及該第二速率係與一共通時鐘源同步化。 15. 如申請專利範圍第1項之方法，進一步包含將多個模組 置於一外殼中，以及其中各個模組於該JTAG測試模式 中可分開定址。 16. 如申請專利範圍第15項之方法，其中一第一額外模組為 位於電氣隔離障壁之與該模組同側上之一二次模組。 17. 如申請專利範圍第15項之方法，其中一第二額外模組為 位於電氣隔離障壁之與該模組對側上之——次模組。 18. 如申請專利範圍第15項之方法，其中該JTAG埠允許各 該模組於該JTAG測試模式中被活化而未影響任何其它 模組之正常操作。 19. 如申請專利範圍第15項之方法，其中該等多個模組各自 係位於一子板上。 57