TW200909829A - Integrated circuit with self-test feature for validating functionality of external interfaces - Google Patents

Description

200909829 九、發明說明： 【發明所屬之技術領域】 本揭示案係關於積體電路，且更具體言之，係關於用於 驗證積體電路之外部介面之功能性及時序的技術。 本申請案主張2007年9月1〇日所申請之美國臨時申請案 第60/943,935號之權利，該案之全文以引用之方式併入本 文中。 【先前技術】 積體電路(1C)器件可包含許多實施於半導體基板中之小 型化電路。在製造後測試IC器件，以便在售出及商業使用 之前確保正確操作。通常使用複雜及昂貴之外部測試設備 來完成ICII件之全面測試。為了測試1(：器件，將IC器件安 裝於測試設備上。S言之，IC器件經由—將核心邏輯與輸 入/輸出（I/O)接針互連的襯墊環而連接至測試設備。為了 /貝J 41C器件’根據由測試程式定義之測試，測試設備經由 I/O接針將定義測試之測試資料傳遞至IC器件且自Ic器件 獲得回應信號。 測試1C器件需要驗證IC器件的外部介面及内部介面之功 能性及時序。實例外部介面包括記憶體介面及匯流排介 面，諸如，周邊組件互連（PCI)匯流排、進階高效能匯流 排（AHB)、進階可擴展介面（AXI)匯流排、小電腦系統介面 (SCSI)匯流排、乙太網路匯流排、通用串列匯流排 (USB)、進階圖形處理器（AGp)匯流排、串列進階技術附接 (SATA)匯流排及以高頻操作之其他外部介面。驗證外部介 132253.doc 200909829 面，功能性及時序涉及使用主機電腦以開發測試程式並在 測6式中糟由執行模擬而產生外部介面之追蹤檔案。一旦追 縱檔案（亦稱為測試向量、向量或測試資料）準備好，便將 測試資料載入至測試設備上。測試設備根據測試資料將測 試信號供應給IC器件且經由1/0接針自IC|§件獲得回應信 號。 ，測試期間’在傳輸模式與接收模式兩者中測狀器件 之操作纟傳輸模式或接收模式中，測試設備根據測試資 料來供應信號變換且IC器件產生對應的回應信號。測試設 備接著根據測試資料來驗證回應。在測試完成後，測試設 備（或更具體言之，主機電腦）便解譯回應信號。主機電腦 可猎由比較傳輸及接收模式中由IC器件所產生的回應信號 與模㈣吉果來解譯結果。主機電腦基於該比較而產生—指 不ic器件是否通過測試的報告。 另外，對於每-測試向量，可針對各種操作條件（例 如’溫度、電虔變化及製程拐點）測試IC器件。此外，可 需要測試設備產生在外部介面之最大操作頻率處或在其之 =的信號變換。隨著IC||件之複純及時脈頻率增加 °式D又備通道所操作於之頻率亦需要辦力σ _p告L 、 曰加以可靠地測試1C器

牛’ s，因為快速記憶體器件之時脈頻率幾乎#I 增加，所以S； I斗纽政Λ· 4 β 干戍于母年 … 力要升級、修改或甚至替代測試設備，以便 呵操作頻率測試此等器件。換古之 率操作之兴彼. 、。 吏用為測試以較慢頻 ' ΙΜ“建造的較_試設料，無法㈣ 時脈頻率來測試1c器件。因而，必須升級或構買測= 132253.doc 200909829 設備，且必須隨著時脈頻率的每一次提高而開發新測試程 式，從而增加新ic器件之成本。 【發明内容】 Γ Ο 本揭示案描述一具有用於驗證高頻外部介面之功能性的 自我測試特徵的積體電路。實例外部介面包括記憶體介面 及匯流排介面，諸如，周邊組件互連（PCI)匯流排 '進階 高效能匯流排（AHB)、進階可擴展介面（AXI)匯流排、及以 高頻（例如，200 MHz或更高）操作之其他外部介面。測試 邏輯可嵌入於積體電路上且經組態以驗證外部介面的功能 性。舉例Μ，測試邏輯可·經'组態以在自外部測試設備接 收電力及非測試信號的同時驗證外部介面功能性。因而， 外部測試設備可不將高頻測試信號供應給積體電路。 驗證外部介面之功能性通常指基於與異動相關聯之資料 或基於異動疋否與對應協定一致而驗證經由外部介面所傳 輸之異動。外部測試設備用於將 祕&本k唬供應給積 體電路以及獨立驗證積體電 系路之接針介面的功能性。以此 方式，積體電路之晶g h 6你、曰丨& & -備供廡、 特徵可大體上消除測試 «又備供應南頻測試信號 面之功能性S 果可減少驗證外部介 力此眭及時序所需的成本及時間。 在一態樣中，積體電路包含：_處 式之指令以起始在傳輸及接收模 益j執行測試程 心邏輯，其根據剛試程式羞生显動以用;;者中的操作，·核 多個外部器件通作，且苴由♦ 用於與處理器及-或 動以用於與核心邏輯通广:、理器根據测試程式而產生異 知通仏’及測試邏輯，其驗證該等異動 I32253.doc 200909829 中之一或多個異動且輪出一 的狀態信號。 指示該一 或多個異動是否有效 一種方法包含：太 中執杆、me 4 在積體電路上之處理器 甲執仃測減程式之指令以起 -φ - ^ ^ 寻輸槟式及接收模式中之 體雷政…十 、隹處理裔中產生異動以與積 體電路上之核心邏輯通信 生 。式程式在核心邏輯中產 生異動以與處理器及_ 敗μ —、· 卜0ρ益件通信；經由積體電

上之測試邏輯而驗證該等 、、目，丨寸兴動中之一或多個異動；及在 號。 多個異動是否有效的狀態信 、二另-態樣中’積體電路包含：用於在積體電路上執行 測試程式之指令以起始在傳難式及純模式巾之一者中 之操作的構件，用於根據測試程式在處理器巾產生異動以 ”積體電路上之核心邏輯通信的構件；用於根據測試程式 ^核心邏輯中產生異動以與處理器及—或多個外部器件通 L的構件，用於經由積體電路上之測試邏輯而驗證該等異 動中之或多個異動的構件；及用於產生一指示該一或多 個異動是否有效之狀態信號的構件。 在另一態樣中，一種電腦程式產品包含一上面具有指令 之電腦可讀媒體。該等指令包含：用於在積體電路上執行 利°式知式之指令以起始在傳輸模式及接收模式中之一者中 之操作的程式碼；用於根據測試程式在處理器中產生異動 以與積體電路上之核心邏輯通信的程式碼；用於根據測試 程式在核心邏輯_產生異動以與處理器及一或多個外部器 132253.doc 200909829 件通信的程式碼；用於 ^ 積體電路上之測試邏輯而驗證 逐寺呉勤中之一或吝伽3妥， 〆 /、動的程式碼，·及用於產生一指示 §亥一或多個異動是否右 疋否有效之狀態信號的程式碼。 在另一態樣中，一種系站— 糸、先包3 一積體電路及將電力及時 广、應給該積體電路之測試設備。該積體電路包括： 一處判，其執行測試m令以起始在傳輸模式及接 收“中之-者中的操作；核心邏輯，其根據測試程式產 生異動以用於與處理器及一或多個外部器件通信’且其中 該處理器根據測試程式產4 ， 飞座生一動以用於與核心邏輯通信； 及=試邏輯，其驗證該等異動中之一或多個異動，且輸出 才曰不該一或多個異動是否有效的狀態信號。 本揭示案中所描述之技術可以硬體、軟體、款體或其任 一組合來實施。若以軟體實施，則軟體可執行於一或多個 處理器（諸如，微處理器、特殊應用積體電路（ASIC)、場 可程式化閘陣列（FPGA)或數位信號處理器（Dsp))中。執行 a亥等技術的軟體最初可健存於電腦可讀媒體中且載入並執 行於處理器中。因此，本揭示案亦涵蓋一包含在執行後便 使器件執行如本揭示案中所描述之技術的指令的電腦可讀 媒體。在一些狀況下，電腦可讀媒體可形成包含電腦可讀 媒體之電腦程式產品之部分。 在Ik附圖式及下文描述中闡述本揭示案之一或多個態樣 的細節。自描述及圖式及自申請專利範圍將顯而易見本揭 示案之其他特徵、目標及優點。 【實施方式】 132253.doc 200909829 在製4後測試積體電路， 之前正確摔作… u便確保在售出及在商業使用 通信的外部介面之功能性…二驗=於與外部器件 測試程式且執行模擬以產：電腦用於開發 立產生外邛）丨面之追蹤檔案。一旦建 檔案（本揭示案中亦稱為測 衬、体 力锕馮利忒向置、向量或測試資 ’、）更將其載入至根據測試資料將、、|,| 1 e % π 電路的測試設備上。Η㈣將供應給積體 以此方式測試積體電路可能係耗時的，因為其需要大量 測試向量來覆蓋積體電路之外部介面的複雜功能性。此 外，測試可能係昂㈣，因為測試設備必社援積體電路 之最而操作頻率以驗證外部介面之時序。因為積體電路之 複雜性及時脈頻率頻繁地增加，所以外部測試設備之能力 可能成為測試新積體電路之限制因素。亦即為測試以較 慢頻率操作之積體電路而建造的較舊測試設備無法用於以 新積體電路的較阿操作頻率測試新積體電路。獲得能夠以

U 愈來愈高的頻率測試積體電路的新外部測試設備係昂貴的 且可能需要額外時間。 本揭示m具有用於驗證高頻外部介面之功能性的 自我測試特徵之積體電路。實例外部介面包括記憶體介面 及匯流排介面，諸如’周邊組件互連（pci)匯'流排、進階 高效能匯流排（AHB)、進階可擴展介面（Αχι)匯流排、小電 腦系統介面（SCSI)匯流排、乙太網路匯流排、通用串列匯 流排（刪）、㈣圖形處理器（AGp)·流排、串歹階技術 附接（SATA)匯流排及以高頻（例如，2〇〇 mHz或更高）操作 132253.doc -10* 200909829 之其他外部介面。根據本揭示案之各種態樣，測試邏輯可 敌入於積體電路上且經組態以驗證外部介面之功能性。在 -些態樣中，測試邏輯可經組態以在自外部測試設備接收 電力及非測試信號的同時驗證外部介面功能性。因而，外 部測試設備可不將高頻測試信號供應給積體電路。 =外部介面功能性指基於與異動相關聯之資料或基於 異動是否與對應協定一致而驗證經由外部介面傳輸的異 動。外部測試設備用於將電力及非測試信號（亦即，操作 積體電路所必站的#號)供應給積體電路以及獨立地驗證 積體電路之接針介面的功能性。以此方式，積體電路之晶 片上自我須IJ試特徵可大體上消除測試設備供應高頻測試信 號之需要，且結果可減少驗證外部介面之功能性及時序所 需的成本及時間。 圖1為說明用於驗證積體電路i 2之高頻外部介面功能性 之系統10的方塊圖。如圖！中所示，系統10包括積體電路 12及測试設備22。—般而t，積體電路12包括大體上消除 測試設備22供應高頻測試信號以用於驗證高頻外部介面功 能性之需要的自我測試特徵。因&，測試設備22可為在測 試過程期間將電力及非測試信號（亦即，操作所必需的信 號）供應給積體電路12的成本相對較低之測試設備。 積體電路12可包含實施於半導體基板（諸如，矽晶片）中 之一或多個小型電路…般而言，積體電路】2可為經由— 或多個外部介面與外部器件（未圖示）通信的特殊應用積體 電路（SIC)或通用積體電路。舉例而言，積體電路12可經 132253.doc 200909829 組態以用於— (PDA)二個人電腦、膝上型電腦、個人數位助理 超仃動個人電腦（UMPC)、行動電話 接器件或复#恭工从a 士 ^ ，·构路連 由一“ ％子讀中使用。積體電路啡經組態以經 $夕個外部介面與諸如系統記憶體、磁碟機、鍵盤、 =?示器、滑鼠、印表機、掃描器、外部儲二 邛輪入/輸出（1/0)器件之外部器件通信。因而， 應理解’積體電路12可為經組態以與至少一外部器件

即’位於半導體基板之外的電組件)通信的任一積體電 路0 在圖1中，積體電路12包括處理器14、核心邏輯16、測 試邏輯18及接針介面2〇，且安裝於測試設備以。處理器 14為一執行儲存於本端記憶體中之電腦程式指令且處理如 由所儲存之指令所指示之資料的可程式化處理器。舉例而 言，處理器14可為微處理器、微控制器、數位信號處理器 (DSP)、特殊應用積體電路（ASIC) '場可程式化閘陣列 (FPGA)、離散邏輯電路或此等组件之組合。 處理器14通常操作於傳輸模式或接收模式中^在一實例 中，處理器14操作於傳輸模式及接收模式中以將資料寫入 至外部器件（未圖示）或自外冑器件（未圖示）接收資料。在 其他實例中，處理器14可操作於傳輸及接收模式中而不將 資料寫入至外部器件或不自外部器件讀取資料。在本揭示 案中可將傳輸模式及接收模式巾所產生的異動分別稱為窝 入異動及讀取異動。當操作於傳輸模式中時，處理器“產 生寫入異動（亦稱為請求異動），且將該等請求異動發送至 I32253.doc -12- 200909829 核心邏輯16。作為一實例，請求異動可識別—外部器件且 包括待寫入至外部器件之資料。 ° 處理器Μ在操作於接收模式中時以類似方式操作。亦 即’處理器Μ產生讀取異動且將該等讀取異動發送至核心 邏輯16。在任-狀況下（亦即，在操作於傳輸模式或接收 模式中時），處理器14根據指派給核心邏輯16之協定而產 生請求異動。如將更詳細地摇述，核心邏輯_包含㈣ 不同協定而通信之不同區塊。因此，處理㈣根據核心邏 輯〗6之對應區塊的協定而產生異動。 核心邏輯16提供外部介面以用於在處判_ —或多個 外部器件（未圖示）之間傳輸資料。詳言之，核心邏輯16藉 由根據與對應外部介面相關聯之協定產生異動並在處理器曰 Μ與外部器件之間投送異動來管理處理器14與外部器件之 、通L舉例而5 ’當操作於傳輸模式中時，核心邏輯 16根據-自處理器14所接收之寫人（請求）異動而產生寫入 異動且將該等寫入異動投送至適當外部器件。在一些狀況 下’核心邏輯16可膝 _ ^ 1 τ將一回應訊息發送至處理器I4以確認寫 入異動。核心邏輯]6介 ‘、、 铒16亦可回應於經發送至外部器件的 寫入異動而自外部n杜

件接收一訊息。在核心邏輯自外部器 件接收訊息的情形下 & D 邏輯16可處理該訊息並將適當 口應發送至處理器14。 類似地，當操作於 妾收楔式中時，核心邏輯16處理自處 理益14所接收之讀 面器件的對庵# 動且產生發送至適當外部介 、〜吻取異動。核心邏輯16根據一與外部器件相 132253.doc -13· 200909829 關聯之協定產生讀取異動。回應於讀取異動，核心邏輯i6 自外部器件接收訊息。核心邏輯16處理該訊息且將一對應 訊息發送至處理器14。在一些狀況下，核心邏輯16亦可回 應於自處理器14所接收之讀取異動而將訊息發送至處理器 14 〇 核心邏輯16及一或多個外部器件可經由單一匯流排或匯 流排之集合而通信。每一匯流排可將核心邏輯16耦接至一 或多個外部器件且具有一根據特定協定、時序及頻寬能力 而操作的不同架構。可用於將積體電路12與外部器件互連 的實例匯流排架構包括記憶體匯流排、工業標準架構 (ISA)匯流排、增強型ISA(EISA)匯流排、周邊組件互連 (PCI)匯流排、進階圖形處理器（AGP)匯流排、通用串列匯 流排（USB)、進階高效能匯流排（ΑΜΕ)、進階可擴展介面 (AXI)匯流排、進階技術改進（ATA)匯流排、小電腦系統介 面（SCSI)匯流排、乙太網路匯流排、通用串列匯流排 (USB)及串列進階技術附接（SATA)匯流排。其他匯流排架 構可用於將積體電路12耦接至外部器件。核心邏輯16及處 理器14可經由一或多個獨立匯流排而通信。在一實例中， 獨立專用匯流排（稱為前側匯流排）在處理器14與核心邏輯 16之間載運異動。

作為一實例’積體電路12可用於個人電腦中。在此實例 中’核心邏輯16可管理經由高頻記憶體匯流排的在處理器 14(其作為中央處理單元（CPU)操作）與系統記憶體之間的 通信。核心邏輯16亦可管理經由ISA匯流排的在處理器M 132253.doc -14- 200909829 與鍵盤、監視器及滑鼠中之一或多者之間的通信。另外， 核心邏輯16可管理經由PCI匯流排的在處理器丨4與乙太網 路擴展卡、小電腦系統介面（SCSI)卡或其他？(=；1卡中之一 或多者之間的通信。此外’核心邏輯16可管理經由AGp匯 流排的在處理器14與專用視訊處理器之間的通作、經由 ΑΤΑ匯流排的在處理器14與CD-ROM或其他硬碟之間的通 k及經由USB的在處理器14與印表機、掃描器、外部大容 量儲存器件或其他USB相容周邊器件中之一或多者之間的

通信。 在個人電腦内之操作中，積體電路12可擷取一儲存於記 憶體模組（例如，硬碟機、快閃磁碟機或抽取式記憶體卡） 中的檔案’且將該檔案顯示於監視器上。在此狀況下，積 體電路可利用一第一外部介面來與磁碟模組通信，利用 一第二外部介面來與系統記憶體通信，且利用一第三外部 介面來與顯示監視器通信。外部介面中之每一者可根據不 同協定而通信。舉例而言，積體電路12最初遵循一與磁碑 模組相關聯m請求―檔案。當則模崎收該請求 時，其提供檔案至積體電路12。積體電路12接著遵守用於 系統記憶體協定而將檔案寫入至系統記憶體。 路12準備好將擋案顯示於監視器上時，積體電路 將==體讀取資料且遵猶顯示監視器之適當協定而 等不監視器。積體電路12必須遵循協定以自此 =讀取資料並將資料寫入至此等不同模組。若 則模組將不錯存或提供正確資料。 J32253.doc 200909829

作為另一實例，積體電路12可經組態以用於在諸如行動 無線電話手機之無線通信器件中使用。在此實例中，積體 電路12可為一行動台數據機（MSM)晶片，其中核心邏輯“ 管理經由記憶體匯流排的在處理器14與系統記憶體之間的 通信、經由ISA匯流排的在處理器14與小鍵盤之間的通 信、經由USB匯流排的在處理器14與諸如抽取式記憶體卡 之抽取式儲存器件之間的通信、經由PCI匯流排的在處理 器14與顯示幕之間的通信及經由不同ρα匯流排的在處理 器14與相機模組之間的通信及其類似通信。在此實例中， 處理器14可作為一通用行動電信系統（UMTS)、全球行動 通信系統(GSM) '分碼多重存取(CDMA)協定及/或通用封 包無線電服務（GPRS)處理器而操作。 田積隨％路12經組態以作為MSM晶片操作時’積體電路 12可與相機模組、記憶體模組 '系統記憶體及顯示幕介面 連接以拍照。積體電路12可根據不同協定與此等外部哭件 者介面連接。舉例而言，積體電路12遵循與相機 、、目關聯之協定以起始與相機模組的通信以俘獲一圖 片。-旦相機模組已俘獲圖片，積體電 之影像資料並發穿古主$ $么^ 只％尸/Γ伴獲 彳並發送明求至系統記憶體以將影像 系統記憶體。虛採哭】^ π > ^ 至 吃體冑理心可在影像資料在系 時處理影像資料。當處理— w體中的同 憶體協定自系心”積體電路U遵循系統記 1田土 該且將影像轉移至顯矛墓 右使用者請求锉左旦彡你 土 4不棊。 ^ 月欠储存衫像’則積體電路12將影像韓孩^ 積體電路U根據不同協定與msm晶片之外部介 132253.doc 200909829 (諸如相機介面、系統記憶體介面、顯示介面、快閃卡/ 磁碟機介面）中之每一者通信。為此，積體電路12藉由測 試經由每一外部介面的通信而在製造後驗證功能性。

核u邏輯1 6提供一或多個外部介面’亦即，管理處理器 14與至少_外部器件之間的通信。詳言之，核心邏輯1 6及 處理器14可根據單一協定而彼此通信。然而，核心邏輯16 可根據不同於用於與處理器14通信之協定的各別協定而與 外部介面中之每一者通信。換言之’核心邏輯16可根據第 協疋·而與處理器14通信以接收一（例如）將資料寫入至系 統記憶體的異動請求，及根據第二協定而與處理器14通信 以發送一異動至系統記憶體以用於將資料寫入至系統記憶 體。因而，核心邏輯16負責根據適當協定產生異動。 在本揭示案之一些實例中，外部介面中之至少一者為一 尚頻外部介面。高頻外部介面可以約2〇〇 MHz或更高之頻 率（在約200 MHz至約400 MHz之範圍内）操作’或以約4〇〇 MHz或更高之頻率操作。PCI、八1^及Αχι匯流排為例示性 高頻外部介面。關於上文論述之個人電腦及無線通信器件 之實例’記憶體匯流排、jpCIM流排、AGp匯流排、ATa匯 流排及USB匯流排可為高頻介面。其他高頻外部介面包括 EISA匯流排、AHB匯流排、Αχι匯流排、ata匯流排、乙 太網路匯流排、scsi匯流排&SATA匯流排。 實 測試邏輯嵌入於積體電路12之半導體基板上且經級皞 以驗證積體電路12之高頻外部介面的功能性。驗證高頻二 部介面之功能性指驗證經由高頻介面傳輸的異動。在， 132253.doc •17- 200909829 例態樣中’測試邏輯18可基於與異動相關聯之資料而驗證 異動。在另一態樣中，測試邏輯1 8可基於異動是否與相關 聯於異動之協定一致而驗證異動。當基於異動是否與協定 一致而驗證異動時’測試邏輯1 8亦可基於與異動相關聯之 資料而驗證異動。 為了驗證異動’測試邏輯1 8首先探查（snoop)發送異動所 經由的通信通道或匯流排。如將更詳細地描述，測試邏輯 1 8可探查處理器14與核心邏輯1 6之間的通信通道或匯流 排，或核心邏輯1 6與接針介面20之間的通信通道或匯流 排。在任一狀況下’當測試邏輯1 8已獲得異動時，測試邏 輯18檢查異動以判定異動是有效還是無效。可藉由（例如） 比較與異動相關聯之資料與參考資料或藉由判定異動是否 與相關聯之協定一致來檢查異動。在一實例中，判定異動 是否與相關聯之協定一致可涉及檢查由協定所定義之控制 k號。在其他實例中，判定異動是否與相關聯之協定一致 無需檢查控制信號。在任一狀浞下，測試邏輯丨8輸出一指 示異動是否有效（亦即’通過或未通過有效性測試）的狀態 信號。此信號（例如）經由接針介面2〇之指定接針而輸出。 使用者接著可在與測試設備2 2介面連接的主機電腦之顯示 監視器上觀看該狀態信號以判定積體電路12是否有作用。 如本揭示案中所描述，驗證積體電路12之高頻外部介面 之功能性不要求測試設備22將高頻信號供應給積體電路 相反測έ式设備2 2用於將測試程式載入至處理器14之 本端s己憶體。處理器14執行使積體電路12模擬傳輸及接收 132253.doc •18- 200909829 模式中之知作的測謎 當由處理之’測試程式包括指令， ^仃時該等指令使處理H14及核^邏輯16產 生經由一或多個外 展 試1面發相寫人異動及讀取異動。測 ==㈣積體電路12之通信通道以獲得異動，且檢杳 ==判定其有效性。以此方式，測試邏輯18驗證處 f及核心邏輯16在經由外部介面之每-者通信時遵循 J應之協疋。結果，在晶片上完成對於各種操作條件的測 4且K *要求建立及/或起始對於每—組操作條件之測 »原本將而要的手動作業。此減少驗證外部介面之功能性 =時序所而㈣間及成本^另外，測試設備22可為將非測 試L號（諸如，電力、接地及時脈信號（例如系統時脈、系 統重°又及其類似者））供應給積體電路12的低成本設備且用 於將一測試程式載人至積體電路12。以此方式，無需修改 及更新測試設備2 2以提供高頻測試信號。 儘管在本揭示案中將積體電路12描述為驗證高頻介面功 月b丨生，但是測試邏輯丨8可用於驗證以任一頻率操作的外部 ”面之功能性。此係因為除升級現有測試設備或購買新測 忒汉備以驗5登尚頻外部介面功能性之高成本以外，驗證以 任一頻率操作之外部介面的功能性也可為一複雜且耗時的 任務，因為通常在所有可能操作條件（例如，電源電壓範 圍、溫度範圍及製程拐點）下測試每一外部介面。另外， 積體電路之間的變化需要對測試程式進行手動改變。 然而，應認識到因為測試邏輯丨8佔據半導體基板上之額 外面積（real estate)，所以可能需要藉由經由測試設備供應 132253.doc -19- 200909829 測試信號而驗證以較低頻率（例如，小於2〇〇 mhz)操作之 外部介面。此取決於分配給測試邏輯之基板空間的成本與 在不使用本揭示案中所描述之自我測試特徵情況下的測試 成本之間的折衷。換言之，在描述本揭示案時，折衷存在 於測試邏輯⑽據的半導體基板上之面積成本與相關聯於 使用測試設備來供應信號以用於根據此項技術中所熟知的 技術驗證外部介面功能性的成本之間。以，應理解本揭 不案中所描述的用於驗證外部介面功能性之自我測試特徵 可用於驗證以任-頻率操作的外部介面之功能性，但可能 尤其對以高頻（例如’ 200 MHz或更高）操作之外部介面有 圖2為更詳細地說明積體電路12的方塊圖。詳言之，在 圖2中將積體電路12說明為包括外部介面控制器3〇a與规 及測試邏輯模組32A與32B。外部介面控制器繼與則對 應於圖_1中之核心邏輯16。亦即，外部介面控制器肅與

細表不核心邏輯16之與不同外部介面相關聯的獨立區塊 或模組。舉例而言，外部介面控制器30A可管理經由一種 類型之高頻外部介面(諸如，pci匯流排)的通信，且外部 ”面控制器30B可管理經由不同類型高頻外部介面(諸如， 排）的通信。外部介面控制器鳩與細可根據不 〇 ^ B理與各別外部器件之通信。在圖2中，外部介面 控制器30A蛵*陏、λ从， 鱼對"卜⑼ 與處理器14通信且經由匯流排33 匯未圖示)通信”卜部介面控制器_由 ，、处理為14通信且經由匯流排37與對應外部器件 132253.doc -20· 200909829 (未圖示）通信。然而，應理解處理器14及外部介面控制器 30A與30B可共用一或多個匯流排之部分。亦即，儘管圖2 描繪稱為匯流排31、33、3 5及37之通信通道，但是此等通 信通道可表示單一匯流排或多個匯流排。作為一實例，， 流排31及35可為-提供一在處理器14與可包括複數個外部 介面控制器之核心邏輯之間的通道的單一匯流排（稱為前 側匯流排）。 以類似方式，測試邏輯模組32A與32B表示測試邏輯Μ 之與不同外部介面相關聯的獨立區塊或模組。測試邏輯模 組32A與32B之每一者驗證對應高頻外部介面的功能性。 在圖2中，測試邏輯模組32A與外部介面控制器3〇a相關聯 且測試邏輯模組32B與外部介面控制器3〇8相關聯。 測試邏輯模組32A可探查匯流排31、匯流排35或兩者。 舉例而5，在操作於傳輸模式或接收模式中時，測試邏輯 模組32A可探查匯流排31以驗證由處理器14所產生之異 動在另實例中，在傳輸模式或接收模式中測試邏輯模 ..且32A可探查匯流排3 1以驗證由外部介面控制器產生 之異動且將其發送至處理器14。在接收模式中外部介面控 制器3 0 A產生一發送至處理器丨4的異動的情形下測試設 備22(圖2中未展示）並不提供或檢查高頻信號。相反，測試 邏輯模組32A基於由處理器14所提供的種子值而將如由協 定所要求之 > 料及其他信號發送至外部介面控制器3 〇 A。 &外部介面控制器30A基於自測試邏輯模組32A所接收的 貝料及其他信號而產生一對應讀取異動且將該讀取異動發 132253.doc -21 - 200909829 送至處理器14 〇 、 . 、 以此方式’測试邏輯模組3 2 A以類似於血 型測忒:備的方式操作，因為測試邏輯模組32A模擬外部 器件之操作’亦即將適當資料及信號提供給外部介面控制 器30A參看圖3，更詳細地描述此。在額外實例中，在傳 輸核式或接收模式中測試邏輯模組32A可探查匯流排33以 驗立由外"面控制器3从所產生的異動且將其發送 針介面20。 測試邏輯模M32B可以類似方式操作以驗證經由與外部 介面控制器30B相關聯之外部介面所傳輸的異動。亦即， 在傳輪模式或接收模式中，測試邏輯模組32B可探查匯流 排35 '匯流排37或兩者以驗證經由對應外部介面所傳輸的 異動。 在此等實例之每一者中，測試邏輯模組32八與32；8可基 於與異動相關聯之資料或基於異動是否與相關聯協定一致 而驗證異動。基於異動是否與相關聯協定一致而驗證異動 可涉及驗證根據由協定所定義之規則所產生的異動。由協 定所定義之規則可包括定義資料表示、信號傳輸、驗證、 錯誤偵測及錯誤處理的規則。測試邏輯模組32八與MB亦 可在基於異動是否與相關聯協定一致而驗證異動時基於相 關聯之資料而驗證異動。參看圖3中所說明之方塊圖及圖4 與圖5中所說明之流程圖，詳細地描述由積體電路η所使 用的驗證過程。 儘管圖2將積體電路12說明為包括包含測試模組32a與 32B及外部介面控制器30A與30B的兩個高頻外部介面，但 132253.doc -22- 200909829 是積體電路12可.. . y , m 或多個外部介面。因而，應理解， 圖僅為例示性且不應被認為以任何方式限制本揭示案。 體目ί路Γ之目的為說明積體電路之外部介面與敌入於積 電路上之歸驗料料面㈣性的賴邏輯之間 係0 圖3為更詳細地說明積體電路12之組件的方塊圖。詳言 之’圖3更詳細地說明虚 .... 〇 处理器14、外部介面控制器30A及測 輯杈、、且32A。處理器14及外部介面控制器3从共同操 作讀供—用於執行讀取及寫入操作以（例如）寫入資料至 外。P 4 (未圖不）及自外部器件（未圖示）讀取資料的外部 介，。砰巨之，處理器14、外部介面控制器3〇a及對應外 mm各㈣定而彼此通信。亦即’處理㈣與外部 :面控制器3 0 A根據特定協定而彼此通信且外部介面控制 益30A與外部器件根據一不同協定而彼此通信。測試邏輯 模組32A提供用於在不要求外部測試設備（諸如，測試設備 功供應並檢查高頻信號的情況下驗證外部介面功能性的 特徵。在—態樣中’例如，測試邏輯模級32A基於與異動 相關聯之資料而驗證由處理器i 4及外部介面控制器3 〇 A中 者或兩者所產生之異動。在另一實例態樣中，測試邏 輯核組32A基於異動是否與相關聯協定—致而驗證由處理 器14及外部介面控制器3()a中之—者或兩者所產生之異 動。 處理器叫括記憶體4〇、處理器46、輪人_ι/〇)模組 〃動模組49 °力憶體4G儲存測試程式42及狀態44。測 132253.doc -23- 200909829 試程式42由主機電腦經由測試設備22(未圖示）而载入至記 憶體40且含有指令’ #由處理“峨行時該等指令起始傳 輸模式或接收模式中之操作。當操作於傳輸模式或接收模 式中夺纟一些實例中，處理器14可執行用於寫入資料至 外部器件或用於自對應之外部器件讀取資料的操作。在兑 他實例巾，處理Hi何在鮮於傳輸模式或接收模式中時 執仃不要求寫人資料至外部器件或自外部器件讀取資料的

Μ ^作。-般而言，處理器46處理f料並根據測試程式心之 指令來控制異動模組49及1/〇模組48之操作。 时舉例而t ’當操作於傳輸模式中時，異動模組49在處理 之控制下產生寫人異動。實例寫人異動包括對寫入資 ^至“記憶體的請求、對相機模組俘獲影像之請求及對 監·視器顯示資料的^!· $。+人# 、 ’用於寫入資料至外部器件的寫入 ^可包括識別外部器件的資訊及待寫人至外部器件之資 ^喿作於接收模式切，處理㈣亦控制異動模组彻 讀取異動。讀取異動可包括對自記憶體（諸如，硬碟 :由取式記憶體卡）摘取資料的請求、對榻取由掌上型器 取資料的請求。 像貧科的請求及對自周邊器件擷 八〇权、.且48經由匯流排31將寫入及讀取異動發送至外部 制器30Α。匯流排31可為處理器"與外部介面控制 豸外外部介面控制器通信所經由的前側匯流排。 /，匯流排31可為用於處理_與外部介面控制器肅 132253.doc •24- 200909829 之間的通信的專用匯流排。 外部介面控制器30A處理自處理器14所接收之寫入及讀 取異動並將對應之寫入及讀取異動發送至真實世界環境中 的對應外部器件。在測試環境中，外部介面控制器3〇A將 對應之異動發送至介面2G之指定接針。以下關於傳輸模式 中之操作來描述外部介面控制器3〇A之操作。將獨立地描 述接收模式中的外部介面控制器3〇A之操作以避免混淆。 圖3中’外部介面控制器肅包括異動模組5()及1/〇模組 52。I/O模組52管理外部介面控制器川八之ι/〇。ι/〇模組將 經由匯流排所接收的寫入異動引導至異動模組52且將由 異動模組5〇所產生的對應寫入異動施加至匯流排33。在測 試期間，匯流排33麵接至接針介面2〇之指定接針(未圖 示）。 τ r"方啕的貧料且產 I/O模組52施加至匯流排33的對應寫人異動。因為 面控制器3GA根據不同協定與處理器⑽對應外部考件 化’所以異動模組5〇根據適當協定產生異動。以此方式 可將異動模組50視為將昱叙ό ^ ^將異動自—協定㈣至另n 匕母外部介面控制器之里動桓細-ρ # k & 、/、m模組可根據與對摩 面相關聯之協定產生異 .、才應外… 示)視為包括多個外邱介 ° ’核心邏輯16(圖1" 夕幻外U控制器（諸如圖2中之 與30B)的原因。因而，里 工制态3(L· 寫入異動轉譯至與_^ ^自處理1114所接收之 如决〜> #應外部11件相關聯之協定。 如先刖所描述，在第一每 只例中，外部介面控制器30A可 132253.doc -25- 200909829 將一回應訊息發送至處理器14。在此等實例中，異動模組 50產生回應訊息且1/〇模組52經由匯流排3丨將回應訊息發 送至處理器14。 在第二實例中，外部介面控制器30A可在正常操作中（亦 即在操作於真實世界環境中時）自對應外部器件接收一 回應I。。然❿，在測試期間，外部介面控制器自測 試邏輯模組32A接收回應訊息。亦即，測試邏輯模組32a 藉由(例如)將如由協定所需之資料及其他信號供應給外部 介面控制器30A而使外部介面控制器3〇A產生並發送一對 應回應訊息至處理器14。參看圖3，1/〇模組52經由匯流排 33自測試邏輯模組32A接收㈣及其他信號並將其引導至 產生對應回應訊息之異動模組5〇。1/〇模組52經由匯流排 3 1將對應回應訊息發送至處理器14。 在第三實例中，外部介面控制器30A可根據第一及第二 實例發送回應訊息。亦I外部介面控制器肅可回應於 接收—自處理器14所接收的寫入異動而將_第一回應訊息 發送至處理H丨4,且回應於純_對應於—由外部介面控 制器30A發送至外部器件的寫人異動的第三回應訊息而將 一第一回應訊息發送至處理器丨4。 在第四實例中’外部介面控制器3ga不產生任何回應信 "部介面控制器30A可根據此等實例中之任一者而操 :而’測試外部介面控制器3〇A可涉及根據該等實例 中之每一者而驗證外部介面控制器3〇八之操作。 在傳輪模式及接收模式中測試邏輯模組似驗證由處理 132253.doc -26- 200909829 器1 4及外部介面控制器30A所提供的外部介面 "•功能性。 測試邏輯模組32八亦將由相關聯之協定所需的資料及其 信號提供至外部介面控制器30A以模擬外部器件之操^ 藉由使用測試邏輯模組32A而非外部測試設備來供應資料 及信號，外部測試設備無需以高頻操作，且因此，當需要 以逐漸增加之操作頻率測試積體電路器件時可無需修改、 升級或替代外部測試設備。 在操作中，處理器14起始或啟用測試邏輯模組32八。亦 即，處理器46根據I/O模組48經由專用線連接01發送至測 s式邏輯模組32A的測試程式42產生一控制信號。在接收控 制信號之前，測試邏輯模組32A可被停用（亦即，不活 動）。因此，處理器14可在將寫入異動發送至外部介面控 制器30A之前將控制信號發送至測試邏輯模組32A。然 而，回應於接收控制信號，測試邏輯模組32A可主動地探 查匯流排3 1及33。以此方式，測試邏輯模組32a可獲得經 由匯流排發送的所有異動，且因此除驗證在適當時間傳輸 之異動以外還可判定是否傳輸太多或太少的異動。 在圖3中’測試邏輯模組32A包括一驗證模組6〇、一偽隨 機資料產生器62及一 1/〇模組64，且經由專用線連接61自 處理器14接收控制信號。在傳輸模式中1/〇模組64探查匯 流排3 1及33以分別載取由處理器14及外部介面控制器3〇a 所產生的寫入異動。I/O模組64亦可探查匯流排3丨以擷取 由外部介面控制器30 A發送至處理器14的回應訊息或異 動0 132253.doc •27· 200909829 控制信號包括一由測試邏輯模組32A使用以產生參考資 料的種子值。詳言之’偽隨機資料產生器62自轉㈣ 接收種子值且使用種子值以產生匹配由測試程式42指定之 資料(亦即，與由處理器14所產生的寫入異動相關聯之資 '料)的參考資料。偽隨機資料產生器62輸出參考資料至驗 證模組60，驗證模組60比較參考資料與相關聯於所截取之 異動(亦即，在匯流排31上截取之寫入異動)之資料。在測 料輯模組似基於異動是否與協定—致而驗證異動的實 例中，驗證模組60可在檢查協定之後檢查資料。 實例協疋可疋義一用於指示資料何時被轉移的信號。該 信號可具有一指示資料轉移在進行中之第一狀態及一指示 資料轉移未在進行中的第二狀態。因而，僅當控制信號處 於第一狀態時，驗證模組6〇才可檢查由1/〇模組64所提供 的異動之資料。藉由在控制信號處於第一狀態時驗證資 料’驗證模組6〇證實異動與協料與異動相關 〇 :。以此方式，驗證模組60可判定何時異動與協定一致且 =料有效、何時異動與協定一致且資料無效，及何時異動 肖協疋不-致。然而，當驗證模組6G僅檢查與異動相關聯 之資料時，資料可為有效的但異動可與協定不一致。為 基於異動是否與協定一致而驗證異動可提供一更準確 貝μ以用於判定外部介面功能性。前述描述為—用於提 =驗磴異動之簡單描述性說明的實例且不應認為以任何方 =限制本揭示案。相反，應理解，協定可定義多個信號， 且在此等狀況下，定義經檢查以驗證異動的多種狀態。當 132253.doc •28· 200909829 多種狀態被定義時，驗證異動可涉及檢查該—或多種狀熊 或檢查一或多種狀態之序列。 驗證模組60產生一指示異動之狀態的狀態信號。當驗證 模組60基於相關聯之資料驗證異動時，狀態信號可指示異 動是通過還是未通過。然而，當驗證模組6〇基於異動是否 與協定一致而驗證異動時，狀態信號可指示何時異動與協 定一致且資料有效、何時異動與協定一致且資料無效，及 何時異動與協定不一致。 在圖3中，驗證模組6〇經由專用線連接6丨輸出狀態信 號。處理器1 4基於接收之信號來更新狀態44。詳言之， I/O模組48將狀態信號引導至更新記憶體4〇中之狀態44的 處理器46。狀態44為一指示外部介面之狀態的參數。舉例 而5，右異動與協定一致且資料有效，則狀態44可儲存 "通過（PASS)，·值，若異動與協定—致但資料無效，則狀態 44可儲存，’資料錯誤（DATA err〇r)"值，或若異動與協^ 不一致，則狀態44可儲存"協定錯誤（PROTOCOL 值。在此狀況下，處理器14可基於儲存於狀態44中之由測 試設備22(® 3中未展示）讀取並經由純至測試設備22之主 機電腦向使用者顯示的值而產生一信號。在替代態樣中， 驗也模組60可將狀態信號發送至直接將狀態信號輸出至接 針介面20之指定接針的I/O模組64。 式邏輯模組32八使用一類似過程來驗證由外部介面控 制益30A所產生的寫入異動。亦㈤，模組探查匯流排 33以截取寫入異動，且驗證模組⑼比較與截取之異動相關 132253.doc •29- 200909829 聯的資料與由偽隨機資料產生器62產生的參考資料。驗證 模组60接著基於該比較而輸出—狀態信號。 如先前所描述，在一些實例態樣中，外部介面控制器 3 〇 Α回應於自外部器件接收—回應訊息而將—回應訊息發 达至處理器14 °在此等實例態樣中，回應於接收或驗證由

P "面控制益3GA產生的寫人異冑，測試邏輯模組32A 亦可（在I實例態樣中，外部介面控制器30A可）提供由 Γ 相關聯協定所需的資料及其他信號至外部介面控制器 3 〇 A ’外部介面控制器3 〇 A模擬將由正常操作中之外部器 2產生的回應訊息。以此方式，測試邏輯模組32A提供通 吊由外部測試設備提供的功能性且測試設備22(圖3中未展 不）可經實施為低成本測試設備。參看圖3，驗證模組的可 產生回應訊息（亦即，協定所需的資料及其他信號），且1/0 模組64經由匯流排33將回應訊息發送至外部介面控制器 30A。 。 卜P ”面控制器3 〇 A經由匯流排3 1將一對應回應訊息發 送至處理器14。測試邏輯模組32八使用前述描述中所提供 技術探查匯流排3 1以截取並驗證發送至處理器14的回應 訊息。 前述描述涉及傳輸模式中之積體電路12的操作。以下描 述涉及接收模式中之積體電路12的操作。為了在操作於接 收杈式中時驗證外部介面功能性，積體電路Μ基於與異動 相關聯之資料或基於異動是否與相關聯之協定一致而驗證 在接收模式中由處理器14及外部介面控制器3〇A產生的異 132253.doc -30- 200909829 動。此要求驗證由處理器14產生之發送至外部介面控制器 3〇A的讀取異動、由外部介面控制器3〇a所產生之發送至 接針介面20的讀取異動及由外部介面控制器3〇a所產生之 發送至處理器14的回應訊息。如先前所描述，在一些實例 態樣中，外部介面控制器30A亦可產生並發送一對應於一 自處理二1 4所接收之讀取異動的回應訊息至處理器1 *。在 此等實例態樣中，亦驗證此回應訊息。 當操作於接收模式中時，處理器14根據測試程式42產生 —讀取異動且將讀取異動發送至將對應讀取異動發送至外 部器件的外部介面控制器30A。測試邏輯模組32八使用類 似於用於驗證在傳輸模式中產生之寫入異動的彼等技術之 技術來驗證讀取異動。在自處理器14接收一讀取異動後外 4介面控制器3 0 A將一回應訊息發送至處理器14的情形 下，測試邏輯模組32 A亦使用相同驗證技術來驗證回應訊 息。 然而，當操作於接收模式中時，外部介面控制器3 〇 A自 外部器件接收一對應於發送至該同一外部器件之讀取異動 的回應訊息。在測試期間，測試邏輯模組32A將由協定所 需之資料及其他信號供應給外部介面控制器3 〇 A，因為外 部測試設備22不提供高頻信號。因而，測試邏輯模組32a 以類似於典型測試設備的方式操作，因為測試邏輯模組 32A將由協定所需之資料及其他信號供應給外部介面控制 器30A ’該等資料及其他信號使外部介面控制器3〇a產生 —對應回應訊息或異動且將其發送至處理器14。 J32253.doc -31 - 200909829 參看圖3，驗證模組6〇產生可包括由協定所需之資料及 其他L號的回應訊息，且1/〇模組64經由匯流排33將回應 訊息發送至外部介面控制器3〇Α。1/〇模組64可在發送回應 Λ息之刖等待匯流排33上之適當協定。驗證模組6〇可在產 生一與自外部介面控制器3〇Α所接收的對應讀取異動相關 聯之狀態信號後產生回應訊息。

ϋ I/O模組52接收回應訊息且將其發送至異動模組5〇。異 動楔組50處理回應訊息且產生1/〇模組52經由匯流排”而 發送至處理器14的對應回應訊息。 測4·模組32Α驗證由外部介面控制器3〇Α所產生的回應 況息。㈣之’ I/O模組64探查匯流排31以擷取回應訊 息’且驗證模組60基於相關聯之資料或基於回應訊息是否 與相關聯協致而驗證經操取之回應訊息。驗證模組60 輸出一指不回應訊息是否有效的狀態信號以完成驗證過 程。 圖4為說明可由積體電路^勃 次轨仃以基於與異動相關聯之 貝料而驗證經由高頻外部介 水 厅得輸之異動的實例技術的 机程圖。一般而言，圖4中所夺明夕丰篇取 ,,^ Υ所說明之步驟可用於驗證一在 傳輪模式或接收模式中產生的里 夕“ 座生的異動’且關於圖3中所說明 之積體電路12的組件來描述該蓉 門脾“ （°亥4步驟。當在後製造測試期 門將積體電路12經由接針介面2〇安 圖門# 〇 1囬心女裝至測試設備22時流程 圖開始。敢初，主機電腦將測 120Π、、，、 』&程式栽入至積體電路 )。測试程式可在主機電腦卜议 而栽入5 一„ 機電恥上開發且經由測試設備22 至處理态14之程式記憶體42。 U2253.doc •32· 200909829 處理器14及外部人；4 。 ^ a ^ ；，控制器30八根據測試程式指令而吝 "動（72)且經由匯流排來發送異動 f 細作於傳輸楔4由n 士 】而g，當 流㈣將-寫=，步驟72及74可指代處理器“經由匯 面控制… 至外部介面控制器似或外部介

工00、·生匯流排33將一對應寫入異動發送至外A 件。=積體電路12操作於接收模式中之實例中，操作: ^可指代處理器14經由匯流排㈣—讀取異動發μ㈣ '面控制器30Α、外部介面控制器3〇α將一對應讀取異動 ^送至外部器件、或外部介面控制器3〇八將一回應訊自發 送至處理器Μ。亦即，操作72及74通常指代在執行讀取或 寫入#作之過程期間產生的單一異動。因巾， 可重複圖4中所說明的流程圖之操作以驗證—完整入 或讀取操作。 ‘ 測試邏輯模組32Α探查適當匯流排（亦即，在操作”中發 送異動所經由的匯流排）以擷取或截取異動（76)。因而，測 試邏輯模組32Α可探查匯流排31以驗證在傳輸模式或接收 模式中由處理器14所產生的異動及在接收模式中由外部介 面控制器30Α所產生的異動，且驗證此等異動之回應且 探查匯流排33以驗證在傳輸模式及接收模式中由外部介面 控制器30Α所產生的異動。因為寫入及讀取操作要求經由 匯流排31及33發送寫入及讀取異動，所以測試邏輯模組 3 2 Α通常探查匯流排3丨及3 3以驗證外部介面之完整信號路 徑。 在擷取異動後，測試邏輯模組32A便產生參考資料（78) 132253.doc -33· 200909829 且藉由比較與異動相關聯之資料與參考資料來驗證異動 (80)。測試邏輯模组32Α可基於—由處理⑽所提供之種 子值（且更具體5之’自處理器14所接收之控制信號）而產 f # °控制㈣及（因而）種子值可經由專用線連接 或對應匯流排來傳輸。 基於比較’測試邏輯模組32產生一指示異動是有效還是 無效的狀態信號(82)。測試邏輯模組32A可將狀態信號直 接施加至接針介面2〇之輸出。輸出可耗接至具有-用於觀 看狀態信號之顯示器的主機電腦。因此，使用者可檢查狀 態以判定在步驟72中所產生的異動是否有效（Μ)。或者， 狀態信號可藉由處理器14來接收或用於設定可被讀出並顯 不於監視器上的記憶體參數之值。 =為說明可由積體電路12執行以基於異動是否與相關 %協疋一致而驗證一铖出古 ^由回頻外部介面傳輸的異動之實例 Ο 模^Γ程圖圖5中所說明之步驟可用於驗證一在傳輸 模式或接收模式中產生的異動。 程圖，當積體電路12在後製造、,= 裝經由接針介面20安 /式設備22時執行圖5中所說明之流程圖的步驟。 體：=機電腦經由測試設備22將測試程式 接收模…〇)。I式程式42經開發以在操作於傳輸模式及 接收模式中時測試外部介、汉 據㈣程式指令而產生_里動二S此’積體電路12根 動004)。^ 〃動（）且經由匯流排發送該異 類似於圖4，操作】〇2及ί〇4指 作期間由處理器14或外邛 < 在續取或寫入操 飞卜。h面控制器取產生的單一讀取 I32253.doc -34- 200909829 或寫入異動。然而，應理解可重複圖5中之流程圖的操作 以驗證在讀取及寫入操作期間產生的多個讀取及寫入異 動。 探查匯流排以擷取或截取異動（106)可指代測試邏輯模 組32A探查操作1 02中傳輸異動所經由的匯流排。測試邏輯 模組32A可在自處理器14接收一控制信號後主動地探查適 當匯流排。當將測試程式42載入至記憶體時，處理器丨4可 發送控制信號以啟用測試邏輯模組32A。 在擷取異動後，測試邏輯模組32 A便基於異動是否與相 關聯之協定一致而驗證所擷取之異動（1〇8)。舉例而言，測 試邏輯模組32A可藉由檢查由協定定義之一或多個信號來 驗證異動。此可包括檢查由信號定義之一或多種狀態或由 一或多個信號定義之狀態的序列。舉例而言，當協定定義 一指示何時轉移資料的信號時，測試邏輯模組32A可檢查 此信號以判定在由協定所指定之時間處是否轉移資料。然 而，更一般而言，測試邏輯模组32A檢查異動以判定其是 否滿足由協定所闡述之規則，亦即是否與協定一致。 測试邏輯模組3 2 A接著可（例如）基於一由自處理器14所 接收之控制k號所提供的種子值而產生參考資料（11〇)。剛 試邏輯模組3 2 A藉由將與異動相關聯之資料與參考資料作 比較而驗證與異動相關聯之資料（112)。因而，測試邏輯模 組32A可產生一指示異動之狀態的狀態信號（114)。舉例而 言，測試邏輯模組32A可產生狀態信號以指示異動與相關 聯之協定一致且資料有效、異動與相關聯之協定一致但資 132253.doc -35- 200909829 料無效，或異動與協定不一致。 使用者接著可檢查狀態信號以判定異動是否有效（丨丨6)。 作為一實例，可將狀態信號輸出至接針介面20之指定接 針，或狀態信號可用於設定處理器丨4之記憶體中所儲存參 數之值。在任一狀況下’可藉由測試設備22讀出狀態信號 以將其顯示於主機電腦之監視器上。 已描述各種態樣及實例。然而，在不脫離以下申請專利 範圍之範疇的情況下，可對本揭示案之結構或技術作修 改。舉例而言，可以諸如互補金氧半導體（CM〇S)、雙極 接面電晶體（BJT)、雙極CMOS(BiCMOS)、矽鍺（SiGe)、砷 化鎵（GaAs)及其類似物之各種IC製程技術來製造如本文中 所述之積體電路。本揭示案之此等及其他態樣係在以下申 請專利範圍之範嘴内。 【圖式簡單說明】 圖1為說明一具有自我測試特徵之積體電路及用於測試 該積體電路之外部測試設備的方塊圖。 圖2為更詳細地說明圖丨之積體電路的方塊圖。 圖3為更詳細地說明圖2中之積體電路之例示性組件的方 塊圖。 圖4及圖5為說明可由圖2之積體電路執行的實例自我測 試技術的流程圖。 【主要元件符號說明】 10 系統 12 積體電路 132253.doc • 36 - 200909829 14 處理器 16 核心邏輯 18 測試邏輯 20 接針介面 22 測試設備 30A 外部介面控制器 30B 外部介面控制器 31 匯流排 32A 測試邏輯模組 32B 測試邏輯模組 33 匯流排 35 匯流排 37 匯流排 40 記憶體 42 測試程式 44 狀態 46 處理器 48 輸入輸出（I/O)模組/1/0模組 49 異動模組 50 異動模組 52 I/O模組 60 驗證核組 61 專用線連接 62 偽隨機資料產生器 64 I/O模組 132253.doc -37-

Claims (1)

1. 200909829 、申請專利範圍： 1. 一種積體電路，其包含： 處理盗，其執行一測試程式之指令以起始一傳輸模 式及-接收模式中之一者中的操作； f心邏輯，其根據該測試程式產1異動以用於與該處 理:及或多個外部器件通信，其中該處理器根據該測 试知式產生異動以用於與該核心邏輯通信；及 式L輯其驗證該等異動中之一或多個異動且輸出 才曰不忒一或多個異動是否有效的狀態信號。 2. 如明求項1之積體電路，其中該處理器、該核心邏輯及 該等外邛态件經由一或多個外部介面而彼此通信且其 中忒等外部介面以一大於約2〇〇 MHz之頻率操作。 3. 如叫求項丨之積體電路，其中該處理器、該核心邏輯及 名等外部器件經由一或多個外部介面而彼此通信，且其 中該等外部介面以一大於約4〇〇 MHz之頻率操作。 4·如請求項丨之積體電路，其中該等異動中之每一者與一 各別協定相關聯，且其中該測試邏輯基於該等異動中之 該一或多個異動是否與該各別協定一致而驗證該一或多 個異動。 5. 如响求項1之積體電路，其中該測試邏輯基於與該一或 多個異動相關聯之資料而驗證該一或多個異動。 6. 如叫求項1之積體電路，其中該處理器、該核心邏輯及 該等外部器件經由一或多個外部介面而彼此通信，且其 中。玄等外部介面中之每一者包括一周邊組件互連（pci)匯 132253.doc 200909829 ^排、一進階高效能匯流排（ahb)及一進階可擴展介面 (AXI)匯流排、一小電腦系統介面（ScSI)匯流排、一乙太 網路匯流排、一通用串列匯流排（USB)、一進階圖形處 理器（AGP)匯流排及一串列進階技術附接（SATA)匯流排 中之一者。 7 ·如請求項1之積體電路， 其中’當操作於該傳輸模式中時，該處理器產生一第 一異動且將該第一異動發送至該核心邏輯， 其中該核心邏輯基於該第一異動而產生一第二異動且 將該第二異動發送至該等外部器件中之一者，及 其中該測試邏輯驗證該第一異動及該第二異動，且輸 出該狀態信號以指示該第一異動及該第二異動中之每一 者是否有效。 8. 如請求項1之積體電路， 其中，當操作於該接收模式中時，該處理器產生一第 一異動且將該第一異動發送至該核心邏輯， 其中該核心邏輯基於該第一異動而產生一第二異動， 將該第二異動發送至該等外部器件中之一者，產生一第 一異動’且將該第三異動發送至該處理器’及 其中該測試邏輯驗證該第一異動、該第二異動及該第 二異動，且輸出該狀態信號以指示該第—異動、該第二 異動及該第三異動中之每一者是否有效。 9. 如請求項1之積體電路， /、中，虽操作於該接收模式中時，該測試邏輯將資料 132253.doc 200909829 發送至該核心邏輯， 其中該核心邏輯基於★女咨& π 4， 卜 幵丞於°亥貝枓而產生—第一異動且將該 第一異動發送至該處理器，及 其中該測試邏輯驗_笛 . 科驗也。亥第—異動且輸出該狀態信號以 指示該第一異動是否有效。 10.如#求項1之積體電路，其中該測試邏輯截取該等異 動，產生參考資料，比較該參考資料與相關聯於該等經 截取之異動的資料，反其 、Tt立丞於該比較而驗證該等經截取之 異動。 η·如叫求項1G之積體電路，其中該處理器根據該測試程式 而產生-包括-種子值之控制信Μ且將該控制信號發送 u測”式邏輯，且其中該測試邏輯基於該種子值而產生 該參考資料。 路’其中該處理器根據該測試程式 生控制#號且將該控制信號發送至該測試邏輯， 且其中該測試邏輯在接收該控制信號之前被停用，且其 2在該測試邏輯接收該控制信號後，啟用該測試邏輯以 藉由主動地探查該處理器及核心邏輯發送該等異動所經 由的或多個外部介面來截取該等異動。 士叫求項1之積體電路，其中該核心邏輯產生與該等異 動相關聯之回應訊息且將該等回應訊息發送至該處理 益，且其中該測試邏輯驗證該等回應訊息並輸出診 ^ ^ r) ^ ~狀態 °Λ才日不該等回應訊息是否有效。 1 4 ·女3 言杳 _5^ τΕ ί 之積體電路’其中該積體電路經組態用於在 132253.doc 200909829 接器件及一電子計算器件中之一者中操作 一個人電腦、一膝上型電腦 一超行動個人電腦（UMPC)、 、—個人數位助理（PDA)、 —無線通信器件、一網路連 ’其中該積體電路經組態以作為 行動台數據機（MSM)晶片操作。 15.如請求項丨之積體電路 一無線通信器件中之一 16_ —種方法，其包含：

   在-積體電路上之一處理器中執行一測試程式之指令 以起始一傳輸模式及一接收模式中之一者中的操作； 根據該㈣試程式在該處_中產纟異動以與該積體電 路上之核心邏輯通信； 根據該測試程式在該核心邏輯令產生異動以與該處理 器及一或多個外部器件通信； 經由§亥積體電路上之測試邏輯驗證該等異動中之一或 多個異動；及 ~ 在該測試邏輯中產生一指示該一或多個異動是否有效 的狀態信號。 17·如請求項16之方法，其中該處理器、該核心邏輯及該等 外部器件經由一或多個外部介面而彼此通信，且其中該 等外部介面以一大於約200 MHz之頻率操作。 1 8.如凊求項16之方法，其中該處理器、該核心邏輯及該等 外部器件經由一或多個外部介面而彼此通信，且其中該 等外部介面以一大於約400 MHz之頻率操作。 19·如請求項16之方法，其中該等異動中之每一者與一各別 協定相關聯，且其中驗證該一或多個異動包含在該測試 132253.doc 200909829 邏輯中基於該一或多個異動是否與該各別協定一致而驗 證該一或多個異動。 20.如請求項16之方法，其中驗證該一或多個異動包含藉由 該測試邏輯基於與該一或多個異動相關聯之資料而驗證 該一或多個異動。 21·如請求項16之方法，其中該處理器、該核心邏輯及該等 外部器件經由一或多個外部介面而彼此通信，且其中該 等外部介面中之每一者包括一周邊組件互連（PCI)匯流 排、一進階高效能匯流排（AHB)、及一進階可擴展介面 (AXI)匯流排、一小電腦系統介面（scsi)匯流排、一乙太 網路匯流排、一通用串列匯流排（USB)、一進階圖形處 理器（AGP)匯流排及一串列進階技術附接（SATA)匯流排 中之一者。 22.如請求項1 6之方法， 其t執行指令包含在該處理器中執行該測試程式之指 令以起始該傳輸模式中之操作， 其中在該處理器中產生異動包含在該處理器中產生一 第一異動及將該第一異動發送至該核心邏輯， 其中在該核心邏輯中產生異動包含在該核心邏輯中基 於該第一異動產生一第二異動及將該第二異動發送至該 等外部器件中之一者， 其中驗證該一或多個異動包含在該測試邏輯中驗證該 第一異動及該第二異動，及 其中產生該狀態信號包含在該測試邏輯中產生該狀態 132253.doc 200909829 信號以指示該第一異動及該第二異動中之每一者是否有 效。 23.如請求項16之方法， 其中執行指令包含在該處理器中執行該測試程式之指 令以起始該接收模式中之操作， 其中在該處理器中產生異動包含在該處理器中產生一 第一異動及將該第一異動發送至該核心邏輯，

   其中在該核心邏輯中產生異動包含在該核心邏輯中產 生一第二異動、將該第二異動發送至該等外部器件中之 一者、在該核心邏輯中產生一第三異動及將該第三異動 發送至該處理器， 其中驗證該一或多個異動包含藉由該測試邏輯驗證該 第一異動、該第二異動及該第三異動，及 其中產生該狀態信號包含在該測試邏輯中產生該狀態 信號以指示該第一異動、該第二異動及該第三異動中之 每一者是否有效。 24.如請求項16之方法，其進一步包含：其中執行指令包含 在該處理器中執行該測試程式之指令以起始該接收模式 中之操作、在該測試邏輯令產生資料及將該資料發送至 該核。邏輯，其中在該核心邏輯中產生該等異動包含基 於該資料在該核心邏輯中產生一第一異動及將該第—異 動發送至該處理 外里裔，其中驗證5亥—或多個異動包含藉由 該測試邏輯驗證__ S . U 足該第異動，及其中產生該狀態信號包 含在該測試邏輯中產生該狀態信號以指示該第一異動是 132253.doc 200909829 否有效。 25. 如請求項16之方法，其中驗證該一或多個異動包含經由 該測試邏輯來截取該一或多個異動、經由該測試邏輯產 生參考-貝料、藉由s亥測試邏輯來比較該參考資料與相關 聯於該等經截取之異動之資料，及藉由該測試邏輯基於 該比較而驗證該等經截取之異動。 26. 如請求項25之方法，其進一步包含： 在δ亥處理器中產生一包括一種子值之控制信號；及 將該控制信號發送至該測試邏輯模組，其中產生該參 考資料包含藉由該測試邏輯基於該種子值產生該參考資 料。 27. 如請求項25之方法，其進一步包含： 在該處理器中產生一控制信號；及 根據該測試程式將該控制信號發送至該測試邏輯，其 中該測試邏輯在接收該控制信號之前被停用，且 其中截取該一或多個異動包含在接收該控制信號之後 啟用該測試邏輯以藉由主動地探查發送該一或多個異動 所經由的一或多個外部介面來截取該等異動。 28. 如請求項1 6之方法，其進一步包含在該核心邏輯中產生 與該等異動相關聯之回應訊息、經由該核心邏輯將該等 回應sfl息發送至該處理器，及在該測試邏輯中驗證該等 回應訊息’其中產生該狀態信號包含在該測試邏輯中產 生該狀態信號以指示該等回應訊息是否有效。 29. 如請求項16之方法，其中該積體電路經組態用於在一個 132253.doc 200909829 人電腦、一膝上型電腦、一個人數位助理（PDA)、一超 行動個人電腦（UMPC)、一行動手機、—網路連接器件^ 一電子計算器件中之一者中操作。 30. —種積體電路，其包含： 用於在一積體電路上執行一測試程式之指令以起始在 一傳輸模式及一接收模式中之一者中之操作的構件； 用於根據該測試程式在該處理器中產生異動以與該積 體電路上之核心邏輯通信的構件； 用於根據S玄測S式程式在該核心邏輯中產生異動以與該 處理器及一或多個外部器件通信的構件； 用於經由該積體電路上之測試邏輯驗證該等異動中之 一或多個異動的構件；及 用於產生一指示該一或多個異動是否有效之狀態信號 的構件。 31. 如請求項30之積體電路，其中該處理器、該核心邏輯及 邊等外部器件經由一或多個外部介面而彼此通信，且其 中s亥等外部介面以一大於約2〇〇 mHz之頻率操作。 32. 如請求項30之積體電路，其中該處理器、該核心邏輯及 該等外部器件經由一或多個外部介面而彼此通信，且其 中該等外部介面以—大於約4〇〇 MHz之頻率操作。 33. 如請求項30之積體電路，其中該等異動中之每一者與— 各別協定相關聯，且其中該用於驗證該一或多個異動的 構件包含·用於在該測試邏輯中基於該一或多個異動是 否與該各別協定一致而驗證該一或多個異動的構件。 132253.doc 200909829 34.如凊求項30之積體電路，其中該用於驗證該一或多個異 動的構件包含：用於藉由該測試邏輯基於與該一或多個 異動相關聯之資料而驗證該一或多個異動的構件。 35·如請求項30之積體電路，其中該處理器、該核心邏輯及 該等外部器件經由一或多個外部介面而彼此通信，且其 中。亥等外邻/丨面中之每一者包括一周邊組件互連（pci)匯 流排、一進階高效能匯流排（AHB)、及一進階可擴展介 面（AXI)匯流排、一小電腦系統介面（SCSI)匯流排、一乙 太網路匯流排、一通用串列匯流排（USB)、一進階圖形 處理器（AGP)匯流排及一串列進階技術附接（8八丁八）匯流 排中之一者。 36.如請求項30之積體電路， 其中該用於執行指令的構件包含：用於在該處理器中 執行該測試程式之指令以起始該傳輪模式中之操作的構 件， 其中該用於在讓處理器中產生異動的構件包含：用於 在該處理器中產生一第一異動並將該第一異動發送至該 核心邏輯的構件， 其中該用於在該核心邏輯中產生異動的構件包含：用 於在該核心邏輯中基於該第一異動產 第一異動並將 該第二異動發送至該等外部器件中之一者的構件 叫μ攝件包含：用於, 該測試邏輯中驗證該第一異動及該第二異動的構件 其中該用於產生該狀態信號的構件句 Ά ι言·用於在該 132253.doc 200909829 忒邏輯中產生該狀態信號以指示該第一異動及該第二異 動中之每一者是否有效的構件。 3 7.如請求項3 〇之積體電路， 其中該用於執行指令的構件包含：用於在該處理器中 執订該測試程式之指令以起始該接收模式中之操作的構 件， 其中該用於在該處理器中產生異動的構件包含：用於

   在該處理器中產生-第_異動並將該第—異動發送至該 核心邏輯的構件， / 其中該用於在該核心邏輯中產生異動的構件包含：用 於在該核心邏輯中產生一第二異動、將該第二異動發送 至該等外部器件中之一者、在該核心邏輯中產生一第三 異動，並將該第三異動發送至該處理器的構件， 其中該用於驗證該一或多個異動的構件包含：用於藉 由該測試邏輯驗證該第一異動、該第二異動及該第三異 動的構件，及 其中該用於產生該狀態信號的構件包含：用於在該測 試邏輯中產生該狀態信號以指示該第一異動、該第二異 動及該第三異動中之每一者是否有效的構件。 38.如請求項30之積體電路，其進—步包含：其中該用於執 行指令的構件包含用於在該處理器中執行該測試程式之 指令以起始在該接收模式中之操作的構件、用於在該測 試邏輯巾產生資制構件及詩料資料發送至該核心 邏輯的構件；其中該用於在該核心邏輯中產生該等異動 132253.doc -10- 200909829 的構件包含用於基於該資料在該核心邏輯中產生—第一 異動的構件及用於將該第一異動發送至該處理器的構 件’其中5亥用於驗證該一或多個異動的構件包含用於驗 迅β亥第—異動的構件；及其中該用於產生該狀態信號的 構件包含用於產生該狀態信號以指示該第一異動是否有 效的構件。 39. 如明求項3〇之積體電路，其中該用於驗證該一或多個異 動的構件包含用於經由該測試邏輯來截取該一或多個異 動的構件、用於經由該測試邏輯產生參考資料的構件、 用於比較該參考資料與相關聯於該等經截取之異動之資 料的構件，及用於基於該比較而驗證該等經截取之異動 的構件。 40. 如請求項39之積體電路，其進一步包含： 用於在該處理器中產生一包括一種子值之控制信號的 構件；及 用於將該控制信號發送至該測試邏輯模组的構件，其 中該用於產生該參考資料的構件包含用於基於該種子值 在該測試邏輯中產生該參考資料的構件。 41·如請求項39之積體電路，其進一步包含： 用於在該處理器中產生一控制信號的構件；及 用於根據該測試程式將該控制信號發送至該測試邏輯 的構件’其中該測試邏輯在接收該控制信號之前被停 用，且 其中該用於截取該一或多個異動的構件包含在接收該 132253.doc 200909829 控制信號之後用於啟用該測試邏輯以藉由主動地探查發 送該一或多個異動所經由的一或多個外部介面來截取該 等異動的構件。 ~ 42. 如請求項30之積體電路，其進—步包含用於在該核心邏 輯中產生與該等異動相關聯之回應訊息的構件、用於經 由該核心邏輯將該等回應訊息發送至該處理器的構件及 用於在該測試邏輯中驗證該等回應訊息的構件，其中該 用於產生該狀態信號的構件包含用於在該測試邏輯中^ 生该狀態彳§唬以指示該等回應訊息是否有效的構件。 43. 如請求項30之積體電路，其中該積體電路經組離用於在 -個人電腦、-膝上型電腦、一個人數位助理(PM)、 -超行動個人電腦(UMPC)、一行動手機' '網路連接器 件及一電子計算器件中之一者中操作。 44. 一種電腦程式產品，其包含一 上面具有指令之電腦可讀 媒體’該等指令包含： L) 用於在一積體電路上執行一測試程式之指令以起始一 傳輸模式及-接收模式中之一者中的操作的程式碼； 用於根據該測試程式在該處理器中 ^ Φ ^ , ^ 甲屋生異動以與該積 體電路上之核心邏輯通信的程式碼； 用於根據該測試程式在該核心 ^ B ^ , 、铒甲產生異動以與該 處理器及-或多個外部器件通信的程式碼； 用於經由該積體電路上之測試邏輯驗證該等里動中之 -或多個異動的程式碼；及 4異動中之 用於產生一指示該—或多個 次多個異動疋否有效之狀態 132253.doc 12 200909829 的程式碼。 。月长項44之電腦程式產品，其中該處理器、該核心邏 輯及該等外部器件經由—或多個外部介面而彼此通信， 且其中該等外部介面以—大於約2Gg MHz之頻率操作。 々。叫求項44之電腦程式產品’其中該處理器、該核心邏 輯及3亥等外部器件經由一或多個外部器件而彼此通信， 且其中該等外部介面以一大於約4〇〇 MHz之頻率操作。 47. 如請求項44之電腦程式產品，其中該等異動中之每一者 與一各別協定相關聯，且其中該用於驗證該一或多個異 動的程式碼包含用於在該測試邏輯中基於該一或多個異 動是否與該各別協定一致而驗證該一或多個異動的程式 碼。 48. 如請求項44之電腦程式產品，其中該用於驗證該一或多 個異動的程式碼包含用於藉由該測試邏輯基於與該一或 多個異動相關聯之資料驗證該一或多個異動的程式碼。 49. 如請求項44之電腦程式產品，其中該處理器、該核心邏 輯及該等外部器件經由一或多個外部介面而彼此通信， 且其中該等外部介面中之每一者包括一周邊組件互連 (PCI)匯流排、一進階高效能匯流排（ahb)、及一進階可 擴展介面（AXI)匯流排、一小電腦系統介面（SCSI)匯流 排、一乙太網路匯流排、一通用串列匯流排（USB)、一 進階圖形處理器（AGP)匯流排及一串列進階技術附接 (SATA)匯流排中之一者。 50. 如請求項44之電腦程式產品， 132253.doc 13 200909829 其中3亥用於執行指令的· 式馬匕3•用於在該處理哭 中執行該測試程式之指令- 巧始a得輸楔式申之操作的 程式碼， 其中該用於在該處理考中 处里益中產生異動的程式碼包含： 於在該處理器中產生一笛 ^ 第一異動並將該第一異動發送至 該核心邏輯的程式碼， 其中該用於在該核心邏輯中 屋生異動的程式碼包含： 用於在δ亥核心邏輯中其私兮结 l铒中基於該第-異動而產生-第二異動 並將該第二異動發逆5兮·楚AL * 發送至5亥專外部器件中之一者的程式 褐’ 其中該用於驗證該-或多個異動的程式碼包含：用於 在該測試邏輯中驗證該第一異動及該第二異 4 碼，及 •叭 其中該用於產生該狀態信號的程式碼包含：用於在該 測試邏輯中產生該狀態信號以指示該第一異動及該第二 異動中之每一者是否有效的程式碼。 5 1 ·如請求項44之電腦程式產品， 其中該用於執行指令的程式碼包含：用於在該處理器 中執行該測試程式之指令以起始該接收模式中之操作的 程式碼， 其中該用於在該處理器中產生異動的程式碼包含.用 於在該處理器中產生-第一異動並將該第一異動發送至 該核心邏輯的程式碼， 其中該用於在該核心邏輯中產生異動的程式碼包含： 132253.doc 14 200909829 用於在該核心邏輯中產生—笛-, # 一異動、將該第 送至該等外部器件中之—去y. ^ 、動發 一 I、在該核心邏輯中產生一第 二異動，並將該第三異動發送至該處理器的程式碼， 其中該用於驗證該-或多個異動的程式碼包γ·’用於 藉由該測試邏輯驗證該第一異動、該第二異動 j 異動的程式碼，及 一 其中該用於產生該狀態信號的程式碼包含：用該

   測試邏輯中產生該狀態信號以指示該第—異動、該第: 異動及該第三異動中之每一者是否有效的程式碼。 A如請求項44之電腦程式產品，其進—步包含··其中該用 =執仃指令的程式碼包含用於在該處理器中執行該測試 程式之指令以起始在該接收模式中之操作的程式碼用 於在該測試邏輯中產生資料的程式碼及用於將該資料發 C至。亥核〜邏輯的程式媽；其中該用於在該核心邏輯中 產生該等異動的程式碼包含用於基於該資料在該核心邏 輯中產生一第一異動的程式碼及用於將該第一異動發送 至"亥處理器的程式碼；其中該用於驗證該一或多個異動 的程式碼包含用於藉由該測試邏輯驗證該第一異動的程 式碼’及其中該用於產生該狀態信號的程式碼包含用於 在°亥測试邏輯中產生該狀態信號以指示該第-異動是否 有效的程式碼。 士巧求項44之電腦程式產品，其中該用於驗證該一或多 個異動的程式碼包含：用於經由該測試邏輯來截取該一 或夕個異動的程式碼、用於經由該測試邏輯產生參考資 132253.doc -15. 200909829 料的程式碼

   如請求項53之電腦程式產品 ’其進一步包含：

   Μ.如請求項53之電腦程式產品’其進一步包含： 用於在該處理器中產生一 程式碼；及 用於在該處理器中產生一控制信號的程式碼丨及 用於根據該測試程式將該控制信號發送至該測試邏輯 的程式碼，其中該測試邏輯在接收該控制信號之前被停 用，且 其中該用於截取該一或多個異動的程式碼包含用於在 接收該控制信號之後啟用該測試邏輯以藉由主動地探查 發送該一或多個異動所經由的一或多個外部介面來截取 該等異動的程式碼。 56.如請求項44之電腦程式產品，其進一步包含用於在該核 心邏輯中產生與該等異動相關聯之回應訊息的程式碼、 用於經由該核心邏輯將該等回應訊息發送至該處理器的 程式碼，及用於在該測試邏輯中驗證該等回應訊息的程 式碼，其中該用於產生該狀態信號的程式碼包含用於在 132253.doc -16- 200909829 該測試邏輯中產生該狀態信號以指示該等回應訊息是否 有效的程式碼。 〜 如凊求項44之電腦程式產 於在一個人電腦、一膝上型雷腦 胗孓冤恥、—個人數位助理 (PDA)、一超行動個人電腦(UMpc)、一行動手機、一網 路連接器件及一電子計算器件中之—者中操作。 一種系統，其包含： 57 叫頌瓶电路經組態 58 一積體電路，其包括： 一處理器，其執行一測試程式之指令以起始在一傳 輸模式及一接收模式中之一者中的操作； 核。邏輯’其根據該測試程式產生異動以用於與該 處理器及-或多個外部器件通信，其中該處理器根據 該測試程式產生異動以用於與該核心邏輯通信；及 測試邏輯，其驗證該等異動中之一或多個異動且 輸出一指示該一或多個異動是否有效的狀態信號；及 测4设備，其將電力及一時脈信號供應給該積體電 路。 59.如凊求項58之系統，其中該處理器、該核心邏輯及該等 外邛器件經由一或多個外部介面而彼此通信，且其中該 等外部介面以一大於約2〇〇 MHz之頻率操作。 6〇·如明求項58之系統，其中該處理器、該核心邏輯及該等 外部1§件經由一或多個外部介面而彼此通信，且其中該 等外部介面以一大於約4〇〇 MHz之頻率操作。 61.如凊求項58之系統，其中該等異動中之每一者與—各別 I32253.doc -17- 200909829 協定相關聯，且其中該測試邏輯基於該一或多個異動是 否與該各別協定一致而驗證該一或多個異動。 62.如請求項58之系統，其中該測試邏輯基於與該一或多個 異動相關聯之資料而驗證該一或多個異動。 C： 132253.doc -18·