TW200903726A - Semiconductor device and method of fabricating thereof - Google Patents

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200903726 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置及其製造方法，且特 別有關於，且特別有關於一種具有不同閘極介電層厚度之 記憶裝置及其製造方法。

! I 【先前技#?】 積體電路的發展技術日新月異，其發展趨勢往功能強 大，尺寸縮小與速度加快的方向前進，而動態隨機存取記 憶體（DRAM)的製造技術亦是如此，尤其是其記憶容量 的增加更是最重要的關鍵。 現今大多數的DRAM單元是由一個電晶體與一個電 容器所構成。由於目前DRAM之記憶容量已達到512百 萬位甚至一千萬位元以上，在元件積集度要求越來越高的 情況下’記憶早元與電晶體的尺寸需要大幅縮小’才可能 製造出記憶容量更高，處理速度更快的DRAM。然而，傳 統平板電容的設計方式，會占據太多晶片表面的面積而無 法符合上述需求。利用立體化的製程技術，可以大量地減 少電晶體與電容器於半導體基底上所佔佈之面積，因此立 體化技術開始被運用於DRAM的製程上，例如嵌入式閘 極垂直電晶體技術（recessed vertical gate transistor， RVERT)和欲入式通道（recessed channel)技術。相對於 傳統平板式電晶體佔佈半導體表面相當大的面積，無法滿 足目前高度積集化的需求，因此可大幅改善習知的半導體 記憶單元的缺點，已成為目前及未來製造半導體記憶單元 的主要潮流。

Client's Docket No.: 2005-0196 TT’s Docket No: 0548-A50832-TW/final/CHLin 5 200903726 —般而言，在半導體記憶裝置中需製造多種厚度的閘 極j丨電層，以提供不同之臨界電壓，然而，製作不同厚度 之閘極介電層卻增加製程的複雜性，因此，目前亟； 新的方法及製程以克服上述問題。 【發明内容】 ’ 、有鑑於此，本發明提供一種整合的製程，其可在嵌入 式閘極記憶裝置中製作多種不同厚度之閑極介電層。 本發明提供—種半㈣裝置㈣造方法，包括··提供 該基底具有—記憶陣列區及—周邊電路 二成在t憶陣列區形成一間極用溝槽;在該周邊電路區 ，成-溝槽隔離區’以定義—第—主動區及—第二主動 &，在該閘極用溝槽中形成一第 電層具有一第一厘译.哨位）丨电層，該閘極介 又，進仃一離子佈植製程，以在該第一 主動S植入一挺雜暫，& *7· 一上工从 m ' n -a. 4- ^ .V ^ 弟二主動區植入該摻雜 i第亡= 底形成—第二閑極介電層，其中在 第第二閉極介電層具有-第二厚度，在該 ㈣二_介電層具有-第三厚度，該第_ 厚度小於該第三厚度。 予又Θ弟一 本發明又提供一種半導，护 ^ ^ 干蜍版裝置，包括：一半導體基 及一第二主動區，位於嗲月邊^遣书路£，一弟一主動區 my、邊周邊電路區；一 成在該記憶陣列區中，該嵌式^ ^ f ° 5 ^ 基底中的-第-間極介電層，in括形成在該半導體 -厚度;-第二問極介間極介電層具有-第 在該第-主動區之該第-n=成在該周邊電路區，其中 閘極介電層具有-第二厚度，在

Client's Docket No.： 2005-0196 TVs Docket No: 〇548-A50832-TW/final/CHLin 200903726 該第二主動區之該第二閘極介電層具有一第三厚度，該第 二厚度小於該第三厚度。 【實施方式】 以下實施例將伴隨著圖式說明本發明之概念，在圖式 或說明中，相似或相同之部分係使用相同之標號’，並且在 圖式中，元件之形狀或厚度可擴大或縮小。需特別注意的 是，圖中未繪示或描述之元件，可以是熟習此技藝之人士 所知之形式，此外，當欽述一層係位於一基板或是另一層 f 上時，此層可直接位於基板或是另一層上，或是其間亦可 有中介層。 以下配合第1至21B圖說明本發明實施例之半導體裝 置的製造方法，其可在記憶裝置中製作三種不同厚度之閘 極介電層，以下實施例以動態隨機存取記憶體（DRAM) 作說明。 首先，請參照第1圖，提供一基底200，例如矽晶圓 等半導體基底，基底200具有記憶陣列區（memory array £ region ) 10 及周邊電路區（peripheral circuit region ) 30。 後續的說明將配合記憶陣列區10及周邊電路區30的剖面 圖說明本發明實施例的製程。 請參照第2A至2B圖，第2A圖係繪示記憶陣列區10 之剖面圖，第2B圖係繪示周邊電路區30之剖面圖。依序 在基底200上全面性地形成第一墊層202及第二墊層 204，第一墊層202可包括氧化矽或氮氧化矽，第二墊層 204可包括氮化矽。接著，利用微影（lithography )及钱 刻（etching)技術圖案化位於記憶陣列區10的第一墊層

Clienfs Docket No.: 2005-0196 TT’s Docket No: 0548-A50832-TW/fmal/CHLin 7 200903726 202及第二整層204，l、，τ·, 乂至少开> 成二個開口 201。之後， ^用圖水化，第—墊層2。2及第二墊層谢為遮罩以钱刻 土底200，藉以在記憶陣列區1Q的基底綱 二個溝槽206。 ❿風

—^/ :、、、第3A至3B圖，在溝槽2〇6中形成深溝槽電 谷，（deep trench啊咖）2〇8。深溝槽章容器施之 下Ί可包括如為多晶發之上電極21G、如為氧化石夕_氮化 石夕氧化石夕（ΟΝΟ)堆疊層之電容器介電層212、以及由 基底200中的摻_區構成之下電極214。深溝槽電容器2⑽ 之上半邻可包括領开> 介電層（⑶11虹dielatric) 216、與上 電極210電性連接之導電層218、以及位於溝槽頂部之單 邊絕緣層220。單邊絕緣層22〇僅隔離導電層218之一側， 而暴露導電層218之另—側，導電層218暴露的-侧與埋 藏帶222電性連接。埋藏帶222可為基底中200的摻雜 區，深溝槽電容器208可藉由埋藏帶222電性連接後續形 成之電晶體。在本實施例中，單邊絕緣層22〇之頂部表面 可大致上和第二墊層204共面。在記憶陣列區1〇形成深 溝槽電容器28的過程中，周邊電路區3〇可利用如罩幕層 之遮罩（圖中未繪示）以覆蓋保護。 請參照第4A至4B圖，去除基底200上的第二墊層 2〇4以形成突出於基底2〇〇表面的單邊絕緣層22〇，在本 實施例中，藉由熱磷酸溶液去除第二墊層204。接著，依 序在基底200上全面性且順應性地形成襯層224及材料層 226 ’較佳者，襯層224為氮化矽，材料層226為非晶矽。 之後’進行斜向離子佈植製程（tilt angle ion implantation ) 4〇〇’其中記憶陣列區10中部份的材料層226被摻雜，而

Clienfs Docket No.： 2005-0196 TT’s Docket No: 0548-A50832-TW/fina|/CHLin 8 200903726 部份之材料層226未被摻雜。 請參照第5A至5B圖，在周邊電路區3〇形成光阻層 以作為遮罩。接著，以非等向性（anis〇tr〇pic)蝕刻 方式回蝕刻（etch back)材料層226，藉此在單邊絕緣層 220之側壁留下材料層226，如第圖所示。 、請參照第6A及6C圖，進行濕蝕匈製程4〇2以去除 未被摻雜的材料層226而留下被摻雜的材料層226。第6C 圖係繪示記憶陣列區10之上視圖，由於前述s的斜向離子 佈植製程400僅對鄰近X-X，方向的材料層226進行摻 雜，而鄰近Y-Y，方向的材料層226不被摻雜，因此在濕 蝕刻製程402之後，鄰近Y-Y，方向的材料層226被去除， 而留下鄰近x-x，方向的材料層226,第6A圖即是第6C 圖中沿χ·χ’線之剖面圖。在斜向離子佈植製程400中， 由於周邊電路區30的材料層226被全面性地掺雜，因此 在濕蝕刻製程402之後，周邊電路區3〇的材料層226被 留下。 請參照第7Α至7Β圖，實施氧化製程4〇4以氧化留 下的材料層226 ’藉此在單邊絕緣層22()的側壁形成氧化 的材料層226a。較佳者，氧化製程姻可包括爐氧化法 (furnace oxidation )或快速熱處理氧化法（RTp oxidation)。氧化製程404可增加材料層226的厚度，也 就是說’氧化材料層226a的厚度較未氧化前之材料層226 厚度大。氧化材料層226a可定義源/汲極預定區，亦即， 在記憶陣列區ίο中，被氧化材料層226a所覆蓋之基底 200係後續形成嵌入式閘極的源/没極區域。 明麥妝第8A至8B圖，以氧化材料層226a及單邊絕

Clients Docket No.: 2005-0196

T丁’s Dockei No: 0548-A50832-丁W/f】nal/CHLin Q 200903726 緣層220遮罩蝕刻基底200，藉以在基底200中形成自對 準（self-aligned )的凹陷區290。較佳者，在此之钱刻步 驟係乾蝕刻。 請參照第9A至9B圖，在凹陷區290的側壁形成摻 雜介電層228，其形成方法可先順應性的形成摻雜介電層 >28在記憶陣列區10的基底200 i，接著再非等向性地 回蝕刻摻雜介電層228，以在凹陷區290的侧壁留下摻雜 介電層228，如第9A圖所示。摻雜介電層228可包括矽 酸磷玻璃（PSG)。 請參照第10A至10B圖，以氧化材料層226a、摻雜 介電層228及單邊絕緣層220為遮罩，進一步I虫刻凹陷區 290中的基底200，藉此形成閘極用溝槽290a。較佳者， 在此之钱刻步驟係乾姓刻。 請參照第11A至11B圖，在基底200上全面性的形 成覆蓋層230，覆蓋層230可包括氮化矽。接著，進行熱 處理製程405，使摻雜介電層228中的摻雜質可擴散至基 底200中，嵌入式閘極的源/汲極區232便形成於閘極用 溝槽290a之兩侧。熱處理製程405可包括快速熱處理製 程（RTP)，例如是在溫度約800°C至l〇〇〇°C下進行約5 秒至1小時。 請參照第12A至12B圖，藉由蝕刻法去除覆蓋層 230、摻雜介電層228、氧化材料層226a、以及部份之單 邊絕緣層220。在本實施例中，可先藉由熱磷酸溶液蝕刻 覆蓋層230並同時蝕刻部份之襯層224，接著再藉由稀釋 之氫氟酸（dilute HF，DHF)蝕刻摻雜介電層228、氧化 材料層226a、以及部份之單邊絕緣層220。

Clients Docket No.: 2005-0196 TT5s Docket No: 0548-A50832-TW/fmai/CHLin 10 200903726 . 請參照第13 A至13B圖，毯覆性地在記憶陣列區j 〇 及周邊電路區30的基底200上形成罩幕層234。接著， 利用微影、蝕刻及沈積技術分別在記憶陣列區1〇及周邊 電路區30形成隔離區236、239，以隔絕後續形成的電晶 體’如第14Α至14Β圖。在本實施例中’隔離區236、239 為淺溝槽隔離區（shallow trelich isolation，STI)。隔离隹 區236定義在記憶陣列區1 〇的主動區310，隔離區239 疋義在周邊電路區30的主動區320、330。隔離區236、 , 239形成之後，可去除記憶陣列區1〇及周邊電路區3〇的 罩幕層234。 請參照第15A至15B圖，對鄰近閘極用溝槽29〇a的 基底200進行推雜’以形成琢繞閘極用溝槽29〇a的通道 區240。在本實施例中，可藉由離子佈植製程進行摻雜以 形成通道區240，並可利用此離子佈植製程同時形成周邊 電路區中的N井及/或P井（圖中未繪示）等摻雜區。較 佳者，通道區240形成之後，可去除周邊電路區3〇的第 一墊層202。接著，全面性地在基底200上依序形成第一 - 閘極介電層242及第一閘極導電層244。在本實施例中， 可藉由熱氧化法於基底200上成長氧化層，若基底2〇〇為 矽則該氧化層便為氧化矽。在閘極用溝槽290a的氧化層 可作為第一閘極介電層242，之後在基底200上沈積多晶 矽層，填入閘極用溝槽290a之第一閘極導電層244可作 為嵌入式閘極。閘極用溝槽290a中的第一閘極介電層242 具有厚度1。 請參照第16A至16B圖，在記憶陣列區10形成光阻 層104。之後’藉由蝕刻法去除周邊電路區3〇的第一問

Client’s Docket No·: 2005-0196 TT's Docket No: 0548-A50832-TW/fmal/CHLin 11 200903726 極導電層244，並且在主動區330上形成光阻層105。接 著，進行離子佈植製程406以對周邊電路區30的主動區 320進行摻雜。較佳者，離子佈植製程406係摻雜氮於基 底200中。進行離子佈植製程406之後，可去除光阻層 104、105，並去除周邊電路區30中基底200上的閘極介 電層242。 ’ 請參照第17A至17B圖，依序在基底200上形成第 二閘極介電層246及第二閘極導電層248。在本實施例 中，可藉由熱氧化法於周邊電路區30的基底200上成長 氧化層，若基底200為矽則該氧化層便為氧化矽，以作為 周邊電路區30之平面電晶體的閘極介電層246、246’，之 後在基底200上沈積多晶石夕層，以作為周邊電路區30之 平面電晶體的閘極導電層248。由於主動區320的基底200 在前述之離子佈植製程406中被摻雜氮，因此主動區320 成長的第二閘極介電層246’之厚度T2較未被摻雜的主動 區330之第二閘極介電層246的厚度Τ3薄。較佳者，厚 度Τι、Τ2、Τ3皆不相等，以在記憶裝置的記憶陣列區及 周邊電路區提供三種不同的操作電壓。 請參照第18Α至18Β圖，在周邊電路區30形成光阻 層106，之後去除記憶陣列區10的第二閘極介電層246 及第二閘極導電層248。接著，去除光阻層106。 請參照第19Α至19Β圖，依序在基底200上形成字 元線材料層，較佳者，字元線材料層包括字元線導電層 252及字元線蓋層254。字元線導電層252可包括多晶矽 或/及如石夕化鎮之金屬石夕化物，字元線蓋層2 5 4包括氮化 石夕。

Clients Docket No.: 2005-0196 TT^ Docket No: 0548-A50832-TW/fmal/CHLin 12 200903726 —請參照第20A至20B圖，藉由微影及蝕刻技術 化字元線蓋層254、字元線導電層252及第一、第二卩听 導電層244、248以及源/汲極區232上的第一閘極介 242’以在記憶陣列區1〇形成複數個跨過嵌入式閘極】二 溝槽電容器208之字元線結構，且在周邊電路區3〇的= 動區320、330形成年面電晶體之閘.極結構。 主 請參照第21A至21B圖，全面性地在基底2〇〇上： 形成介電層256。較佳者，形成介電層256的方法可^ 積㈣石夕玻璃（BPSG) ’再進行熱回'流（refl〇w)… f著二藉由微影及姓刻製程圖案化介電層256，以在： 陣列區10形成暴露源㈣232的位元線插塞洞，且= 邊電路區30形成暴露源/汲極區26〇的插塞洞。之後; 位元線插塞洞及插塞洞之中填入導電拌= 祝’其中記憶陣列區H)的接觸插塞258 中源/没極區232，周邊電路區3〇的接 塞攻$性連接至電極（圖中未紛示）與源/没極區 (. 利用本發明之上述實施例，可在夏 憶裝置中形成三種不同厚度的閘極介電二=閘極的記 區的嵌入式閘極具有1閘極介電層厚；-中，陣列 的平面電晶體具有__介電 而周邊電路區 三種不同厚度的閘極介電岸，曰又。在§己憶裝置中此 供不同之電路設計。本發“ 3同之臨界電壓而提 中製作多種不同厚度之_介電層^極記憶裝置 雖然本發明已以較佳實施 正σ衣程。 CJienfs Docket No,： 2005-0196 TT:s Docket No: 0548-A50832-TW/final/CHLin 限定本發明，任何熟習此項技蓺.路〇上，然其並非用以 C,ient，S _Ν。.:2_96 、 ☆考’在不脫離本發明之精 13 200903726 神和範圍内，當可作更動與潤飾，因此本發明之保護範圍 當視後附之申請專利範圍所界定者為準。 f

Client’s Docket No.: 2005-0196 14 TT^ Docket No: 0548-A50832-TW/final/CHLin 200903726 【圖式簡單說明】 第1至21B圖繪示本發明實施例之丰 方法。 導體骏置的製造 ί 【主要元件符號說明】 i〇〜記憶陣列區； 30〜 周邊電路區； 、104、105、106〜光阻層； 200〜基底； 201- 、開〇 ; 202〜第一墊層； 204^ 第一'塾層； 206〜溝槽； 208- 〜深溝槽電容器； 210〜上電極； 212' 〜電容器介電層； 214〜下電極； 216' 〜領形介電層； 218〜導電層； 220^ 〜單邊絕緣層； 222〜埋藏帶； 224' ^襯層； 226〜材料層； 226a〜氧化材料層； 228〜摻雜介電層； 230' 〜覆蓋層； 232〜源/汲極區； 234' 〜罩幕層； 236、239〜隔離區； 240' 〜通道區； 242〜第一閘極介電層； 24Φ 〜第一閘極導電層； 246、246’〜第二閘極介電層 248〜第二閘極導電層； 252' 〜字元線導電層； 254〜字元線蓋層； 256' 〜介電層； 258〜接觸插塞； 290' 〜凹陷區； 290a〜閘極用溝槽； 310 、320、330〜主動區； 400〜斜向離子佈植區； 402' 〜濕蝕刻製程； 404〜氧化製程； 405 ^ 〜熱處理製程； 406〜離子佈植製程。 Client's Docket No.; 2005-0196 TT:s Docket No: 0548-A50832-TW/final/CHLin 15

Claims (1)

1. 200903726 十、申請專利範圍： 1· 一種半導體裝置的製造方法，包括： 路區提供-半導體基底，其具有—記憶陣列區及一周邊電 在該記憶陣列區形成一溝槽； ^該周邊電路區形成—隔離區，以 及一第二主動區； ：木土動& ί 在11玄溝槽中升》成一第一閘極介電層，該第_ A + 層具有一第—厚度; 电…U閘極介電 進行一離子佈植製程，以在該周邊電路區之該 動區植入一摻雜晳，而尤^弟主 以及 〜、、不在該弟一主動區植入該摻雜質； 在该周邊電路區上形成一第二閘極介電層，其中在該 第-主動區之該第二閘極介電層具有—第二厚度 ^ 二主動區之該第二閘極介電層具有一第三厚度。 、2.如中請專利範圍第丨項所叙半導體裝 方法’其中該第二厚度小於該第三厚度。 衣 、3.如申請專利範㈣！項所述之半導體裝 方法，其中該第一、第二及第三厚度皆不相等。 " 、、4.如申請專利範圍第丨項所述之半導體聢置的製造 方法，更包括在該記憶陣列區中形成一深溝槽電容器。 、5.如申請專利範圍第丨項所述之半導體裝置的°製造 方法’其中該溝槽形成之後，更包括： 在該記憶陣列區形成一源/汲極區。 6.如申請專利範圍第5項所述之半導體裝置的製造 方法’其中該源/汲極區的形成方法包括： 衣 Client’s Docket No.: 2005-0196 TT-s Docke, No: 〇548-A50832-TW/flnal/CHL.n 200903726 在δ亥半導體基底中形成一凹陷區； 在該凹陷區之侧壁形成一摻雜介電層. 及餘刻該凹陷區中的該半導體基底，二形成該溝槽；以 '、行熱處理製私，以擴散該掺雜介電層t的於啼所 該半導體基底’藉以在該半導體紅心成= 7·如申請專利範圍第丨項所述之半導 制止 f 方法，進行該離子佈植製程之前，更包括··、置的衣仏 在該溝槽内形成一第一閑極導電層。 法，=二請專利範圍第1項所述之半導體裝置的製造方 在：匕二間極介電層上形成一第二閑極導電層。 法，1中，圍第1項所述之半導體裝置的製造方 ^ 关肀该摻雜質包括氮。 10.如申請專利範圍第6項所述 方法，其中該摻雜介電層包括心㈣破 + 璃^裝置的製造 方二項所述之半導體裝置的製造 化石夕。〃 電層和該第二間極介電層包括氧 方法12^m利範圍第6項所述之半導體裝置的製造 〜1 製程包括—快速熱處理製程。 方法，料利範㈣12項所述之半導體裝置的製造 方法，其中該快速埶虚进制和夬十 且j衣l 進行约5秒至】小時 ％在》皿度約_°〇至⑽代下 申明專利範gj g 7項所述之半導體裝置的製造 Clieni’s Docket No.·· 2005-01 呢 TT^s Docket No: 〇548-A5〇g32.TW/fi„a,/CHLin ]? 200903726 方法，更包括去除該第一閘極導電層上的該第二閘極介電 層。 、15.如申請專利範圍帛1項所述之半導體裝置的製造 方法，更包括在該記憶陣列區形成複數個字元線結構。 16. —種半導體裝置，包括： 。.一半導體基底，其具有一金憶陣列區及一周邊電路 f :第-主動區及—第二主動區’位於該周邊電路區； 一嵌入式閘極，形成在該記憶陣列區中，該嵌入 極包括形成在該半導體基底中的—第—閘極介二 一閘極介電層具有一第一厚度； 曰-弟 ^ 一第二閘極介電層，形成在該周邊電路區，其中在該 第主動區之該第二閘極介電層具有-第二厚度’在該第 一主動區之該第二閘極介電層具有一第三厚度。 17. 如申請專利範圍第16項所述之半導體 豆 該第二厚度小於該第三厚度 罝/、τ 18. 如申請專利範圍第16項所述之半導體裝置，並中 該第一、第二及第三厚度皆不相等。 19. 如申凊專利範圍第16項所述之半導體裝置，更包 括： 深溝軋電谷盗，形成在該記憶陣列區之該半導體基 底中。 20·如申请專利範圍第丨6項所述之半 豆 該第^主動區^該第―二主動區係藉由—隔離區幻目隔離。 .如申明專利範圍第16項所述之半導體裝置，其中 極介電層及該第二閘極介電層包括氧化石夕。 Client’s Docket No.: 2005-0196 TT^s Docket No: 〇548-A5〇832-TW/f1nal/CHLi, 18 200903726 22.如申請專利範圍第16項所述之半導體裝置，其中 該周邊電路區係壤繞該記憶陣列區。 / t

   Clienfs Docket No.: 2005-0196 19 TT's Docket No: 0548-A50832-TW/fmal/CHLin