200903495 九、發明說明: 【發明所屬之技術領域】 本發明係有關於—綠 關於㈣-氧切體,更制言之,係有 閃記憶體,利用通道⑭2切考s_s細胞結構之快 性儲存特性,則熱1人做為寫人機制並具有區域 之資料編程、括取、、/5的注入做為抹除機制,具有較佳 付料#取、以及 Ο 以及抹除時間,和較大^ 手㈣的編私、明取、 並且,氧化、讀取、収抹轉輯位差, 因浮動閑產生局部渴電;;取代浮動間'解決 电所導致之全面性漏電問題。 【先前技術】 資料體是利用將電子注入或拉出浮動閘以進行 後仍能:存i料二半導體記憶元件。快閃記憶體當斷電 前者=;二:為_ 一 储存程式碼,而後者卿於_數據資料。 非揮發性記憶體在記憶元件的發展與研 義角色是愈來愈重要。而隨著可攜式產品,如技^ :進:位的普及’非揮發性記憶體的技術也是逐ί 進乂。目刖廣泛地被應用在個人電腦、 相機等相關產品上。 —數位 按’儲存程式以及處理資料的不同應 可分成隨和隨D兩大主流技術。隨 ^ =憶體 直接儲存在晶片内,速隨機方式讀取】=將= 200903495 執行效率高’於個人隨身所攜之數位電子裝置小容量使用 時’具有較高成本效益,例如,個人數位助理pDA,手機。 NAND元件結構架構與N〇R不同,單元記憶胞尺寸約為 N0R的一半’不僅可提供更高的記憶容量,且兼具高速寫 入資料的特性’但無法隨機讀取資料,而必須依序列輪出, 因此’適合資料儲存(Data Storage)之應用,大量錯存影 音資料之電子裝置,例如,數位相機,以及做為取代機械 式硬碟之硬碟裝置。一般而言,可將NAND Flash區分為兩 類:單級儲存(SigleLevelCell,SLC)和多級儲存㈣以 Level Cell ’ MLC)。單級儲存具有速度快,耗電量低的優 點,但是多級儲存的成本比較低。 第一圖為 ^ 不思’用以顯示f知之非揮發性快閃記 體。如第一圖中所示之’值站 傳'、先之非揮發性快閃記憶體1, 例如,肷入式非揮發性快閃 二氧切絕緣體=,包含浮㈣蝴、 極P〇ly2。非揮發性記憶體u 甲〕 中,浮動閘蝴之材質可為儲存於浮動閘, 魏緣體層12、13内。按儲存:二化 行編碼,並採賴載子注人或PQlyl上之電何進 之量子力學穿隨術,將浮動切絕緣體層13 或移出,而改變所儲存之訊息,Hyl上的電荷予以移入 之較高電壓。但,浮㈣吻=作㈣要㈣以上 度有其侷限。因此,為實現,二氧化料緣體厚 處理m及以上之寫入/抹除二入式快閃§己憶體可 土'性能相對較低的高壓電 200903495 晶體必須與高性能低壓㈠V)和輪入/輪出(2】或 電晶體匹配。當讀取時間短時,—電晶體所佔用的面^ 會比電荷儲存位元所則的面積大心,此 = 閃:己憶體佔用更大的面積。更況,具浮動問蝴二 記仏體1之主要問題在於,若周t氧化魏緣體只要= 一項缺陷’縣導致全部電狀私 =有 發生損壞。 存之實料 r 快閃記憶體1之元件特性為將電 p〇iyi中,並可藉由所施加之臨界 子f子動閘
之,己憶功能與否。習知技術之浮動閘吻乃B =夕晶行簡行,“於多“之導電特性,若此= 娜成之浮動間一1產生局部漏電時,將導致全 面性之漏電問題。況且,於利用通道埶 ^欠王 機制’以及利用埶電洞的注做Α “、、私/ 為寫入 pa , , ^ 包心主入做為袜除機制時,由於浮動 電荷分佈情形,致使具浮動閘PQW之快閃 ° Ί1的編程、寫入、以及抹除所需之時間仍待改進。 所墓Π如何解決習知技射之因軸生局部漏電 ^致之王面㈣電問題’以及如何使快閃記憶體具有較 、之身料編程、讀取、以及抹除效率,較快的編程、讀取、 、,抹除時間’和較大的編程、讀取、以及抹除邏輯位差, 乃是待解決的問題。 【發明内容】 係 本七月之主要目的便是在於提供-種快閃記憶 200903495 應用於mnd及/或N〇R快 體係包含一矽〜氧化矽:匕體,本發明之該快閃記憶 以複數個石夕〜氧化石夕一氮夕石夕~石夕陣列,其 方向及第二方向排列而成義分別於第--矽SONOS分別具有一 A二夕虱化矽~氮化矽-氧化石夕 形成,其中,該源極與該沒極汲極於第二方向 :線’其於第一方向形成,並 ::換’’至少1 石夕-石夕_s之源極電性連接二化石^化石夕〜氧化 向形成’並將各石夕—氧化石夕^〔子7^線’其於第―方 =峨;以及至少—位元線 猎由至少-接點將各石夕—氧化 i 向形成,並 八有絕緣層以防止短路。 h源極線 本發明之另—目的便是在於提供— 及/或咖閃記憶體,本發置 細跑::閃 、、孕叙問太 化夕—氧化矽⑽0薄膜取代浮動閘,姑 =生局部漏電所導致之全面性漏電問題。因 ,係應目的便是在於提供—種快閃記4體装f 記憶體具,氧化記憶體’本發明之讀快閃 利用氧化石夕= 夕""石夕卿03細跑結構, 虱化矽—虱化矽ΟΝΟ薄膜取代浮動閘, 锦存=資==化且不會有資料相互干擾的問題,使= 、料保存獲得更大幅度的改善。 斤 8 200903495 本發明之再—目的便是在於提供-種快閃記憶體裝置 ’ ^應用於MD及/或_快閃記憶體,本發明^該㈣ 記憶體具石[氧化石夕—氮化石夕-氧化石夕-石夕S0N0S細胞结構, 氮化石夕—氧切_薄膜取代浮動閑,繼 U有者相當高的整合性’可以大大地降低生產成本, 更適合做為記憶元件。 座成本
C 根據以上所述的目的,本發明提供了一種新颖之 1 =裝置’該㈣記憶體具I氧切—氮切'氧切_ :有:二=:構,利用通道熱電子注入做為寫入機制並 具=域性儲存特性,利用熱電洞的注人做為抹除機制, 亚,利用乳化矽-氮化矽—氧化矽⑽ 浮 解決因浮動閘產生局部漏電致之性間太 發明之該快閃記憶體尺寸可微小化且 == 料的保存獲得更大;二: 更適合做為記憶:件當*的整合性’可大為降低生產成本, 本發明之具S0N0S之快閃記憶體 寫入機制和利_洞的注入做為抹除機;== 電子注入來做寫入具有區域性错存 通、 上有相當的助益。在讀取時,可竭向二位元記憶 read)以及反向讀出咖)。:出伽咖 體具有較大的寫人/抹除效率、較的' NQS之快閃記憶 大的寫入/抹除邏輯位差。因此相較;^人/抹除時間和較 體,具獅S之快閃記憶體更適合做為:動閘之快閃記憶 。做馮5己憶元件,且,s⑽〇s 200903495 為更好的嵌入快閃記恃 U體方式,更況,由於S0N0S結構相 奋於通用邈輯製程, ^ 久亏1成本之情況下更具有優勢。 利用氧化矽-f仆功> ,夕 夕~氧化梦0N0結構以取代習知技術 夕動間極’經由異於多晶梦之氮切層的導電 ’性’以解決f知技街t之浮㈣全面漏電的問題。於 可利用例如,熱成長以及低壓化學氣相沉積法,來 形成氧化矽-氮化矽—氧化矽⑽〇,在此,例如,氧化矽_ 氮化矽-氧化矽0N0可為穿隧氧化層-氮化矽層—包覆氧化 層之0Ν0結構。 於本發明中之S0N0S的穿隧氧化層可有效控制穿随效 應。且,由於穿隧氧化層之有效控制穿隧效應,相對地,. 提高資料保存之能力。本發明利用氧化矽_氮化矽_氧化矽 0Ν0取代浮動閘,減少位元難以讀取之困擾,無須使用習 知記憶體元件,例如,MND元件中之浮動閘,取而代 、 是,自兩層氧化層間的絕緣氮化石夕層中柄雨 # 、 _ 喷取电何,透過該 途控將可提高可靠性,並有效控制儲存雷、士 、 % /’IL。況且,可油 少記憶體元件之光罩步驟,並提高良率,时 』^ 。 又半將尺寸予以縮小 爲使熟悉該項技藝人士瞭解本發明<目的 乂 效’茲藉由下述具體實施例,並配合所附★前特徵及功 丨丨叮 < 圖式,盤士 明詳加說明如後: 【實施方式】 第二圖為一示意圖 用以顯示本發曰月 之快閃記憶體結 200903495 構的一實施例。如第二圖中所
於此’選取η通道之S0N0S 快閃記憶體為本發明之快閃記愔辦 J尤ϋ體的一實施例,本發明之 快閃記憶體2包含矽-氧化矽— 、 y乳化矽-軋化矽-矽SONOS3、 源極4、汲極5、以及矽基板,甘 奴b其中,源極4與汲極5之 :置可互換’亦即’當快閃記憶體2之左邊為源極4時則 其右邊缺極5,而#快_㈣2之左邊歧極5時, 則其右邊為源極4。
S0N0S3包含閘極3卜氧化石夕—氮化石夕—氧化石夕〇_、 以及石夕通道33。另,氧切_氮切—氧切麵2包 化石夕層32卜氮化石夕層322、以及氧化石夕層323,在此 化石夕層321為包覆氧化層,而氧化石夕層323則為 首先’於3石夕,板6中植入蝴(Bor〇n),其劑量,例如, 可約為1x10 cm以形成p—well石夕基板6,微調元件之臨 ,限電壓’接著,例如,利用高溫熱氧化程序以製作出氧: 夕層323 ’例如,其厚度約為7〇A。繼而,利用Lp⑽以才 積出氮化石夕層322,例如,約為80A。而後’再用高溫熱= 化方式沈積出氧化矽層321層其厚度約為,例如,95a。、最 後,再沈積出閘極31其厚度,例如,約為2〇〇nm的多晶石夕取 再著,使用自我對準兹刻(Self_AHgnEi:ch)定出間極 31之區域。 , 為了形成源極4與汲極5,佈植前要先沈積一層, 如約2〇Onm的a氧化層作為緩衝(叩此⑹,再植入砷劑量, 例如,約lxl〇15CnT2,以佈植形成n+型或n型或n_型二 11 200903495 極4與沒極5。 雖然,在此所揭露之本發明之 為η通道型s_快閃記憶體,惟,、A、°、:思體的-實施例 記憶體亦可作為本發明之快閃記 S_S快閃 通道型8_快閃記憶體之工作原理鱼=施例,然,p 之η通道型s〇N〇s快閃記憶體,是故了…構相對應於所述 、快閃記憶體2之S0N0S3利用矽通在:不再贅述。 做為寫人機制並具有區域性 之熱電子注入 相當的助益,利用熱電洞的注入做為抹除於機多:元記憶上有 可分—出以及反向讀出。本;^制’於讀取時, 寸可微小化且不會有資料相互干制__記憶體尺 保存獲得更大幅度的改善侧;: = 合性’可大為降低生產成本,更適合做== 及抹除效率,較快的姉、讀取、以及==、寫入、以 的編程、讀取、以及抹除邏輯位差。因大 polyi之快閃記憶體丨,具S_S3之快 =閘 做為記憶元件,且,_3為更好^ ’更況,由於S_S3、结構相容於通用邏輯己^方式 本之情況下1有相當之健。 於考量成 層3Γ的32導㈣浮動閘’經由異於多料之氮化石夕 的導兒性特性,以解決習知技術中之 夕 電的問題,讀氮切層322可約為_。於此予動^面漏 例如,熱成長,、, 、此可利用, ”、χ及低壓化學氣相沉積法’來形成⑽032, 12 200903495 在此,例如,0N032可為穿隧氧化層—氮化矽層—包覆氧化 層之0N0結構。 於本發明中之S0N0S3之ΟΝ032的氧化石夕層323,亦即 ’穿隨氧化層,可有效控制穿隧效應,該穿隨氧化層可約 為70Α。且,由於穿隧氧化層能有效控制穿隧效應,相對 地,提高資料保存之能力。0Ν032之氧化矽層321\亦即, 包覆氧化層’以高溫氧化方式予以形成,可約為95α。本
發明利用0Ν032取代浮動閘,減少位元難以讀取之困擾, 無須使用習知記憶體元件,例如,财_元件中之浮動閘, =而代之的是,自兩層氧化層間的絕緣氮化矽層中擷取電 何’透過該途徑將可提高可靠性’並有效控制儲存電流。 況且,可減少記憶體元件之光罩㈣,並提高良率,將尺 寸予以縮小。 第三圖為一示意圖,用以顯示於第二圖中之本發明之
快閃記憶體於編程時之運作情形。如第三圖中所示7舍源 極4位於快閃記憶體2之左邊時,快閃記憶體2於編程田時’、 閘極31可接高電壓,其電壓Vg約為9V,没極5之雷壓vd 約為4V或4. 5V或為接地,源極4可接高電壓,流哩之電 流/位元(CUrrent/blt)為21〇uA。若當源極4位於快閃記 憶體2之右邊時,快閃記憶體2於編程時,閣極&可接高 電壓’其電壓Vg約為9V,源極4之電壓Vs約為心或4 或為接地,没極5可接高電壓’流經之電流/位元(黯恤/ bit)為 210uA 。 層323而注入 於η通道33之熱電子333,經由氧化矽 13 200903495 〇n〇32之鼠切層322,並且,於氮切層您中 Ϊ於靠近源極4之氮化石夕層奶之單邊,例如’如 中所不,電荷聚集於氮化石夕層322之左邊,在此,若: 32: = :憶:2之右?’則電荷亦可聚集於氮化:層 ’所聚集之電荷的位置端視快閃記憶體 極5位置而定。由於,於氮化石夕層奶中所注入之妖= 電荷聚集於靠近源極4之氮切層322之單邊,因而 記憶體2具有較大的編程效率、較快編程時 間、和較大的編程邏輯位差。 τ 第四圖為—示意圖,用以顯示於第二圖中之本發明 快閃記憶體於抹除時之㈣情形。如第四射所示7 極4位於快閃記憶體2之左邊時’快閃記憶體2於抹除田時,、 閘極31接負大Μ,其負電壓Vg約為,,汲極5之電壓 Μ約為6V或為浮動電壓,源極4可接正的高電壓,流參^ 之電流/區塊(current/sector)為 l〇mA。 當源極4位於快閃記憶體2之右邊時,快閃記憶體2 於抹除時,閘極31接負大電壓,其負電壓Vg約為-6V,源 極4之電壓Vs約為6V或為浮動電壓,汲極5可接正的_ 電壓’流經之電流/區塊(current/sector)為1〇mA。 於η通道33之熱電洞344經氧化矽層323而注入 〇恥32之氮化矽層322,利用熱電洞的注入做為抹除機制, 所注入之熱電洞方向與位置必須配合於氮化矽層322中所 儲存之電子電荷方向與位置,例如,如第三圖中所示,電 荷聚集於氮化矽層322之左邊,在此,所注入之熱電祠之 14 200903495 -進方向與位置則為氫化石夕層322之左邊 方向與位置端視於氮化石夕層⑽令所 ^洞之行進 置而定。由於’於氮化彻2中所注=:子電荷的仅 集於靠近雜4之氮切们22之單邊^子電荷聚 熱電洞之行進方向與位置則為所對應居=入之 邊,因而,具S_S3之快閃記憶體 ^夕層J2之單 〇 較快紐時間、和較大的抹除邏輯位差&大的抹除效率、 第五圖為-示意圖,用以顯示於 :夬閃記憶體之戰陣列結構。請參考月之 :,氧化,氮化,氧化,伽二:配= 數個’氧化,氮化,氧化石夕,s_s分二^ 及第一方向排列而成(本例之第一方向參考座护 二 標之X方向,第二方向參考座標為直角T ^ ::於此)’該些,氧化,氮切-氧化…廳分: 一Γ ’―閘極以及—沒極於第二方向形成,其中, 該源極與舰極的位置可以互換;至少—源極線,其 一方向形成,並將切-氧化,氮化I氧財1 之源極電性連接;至少一字元線,其於第一方向形 將各石夕-氧化石夕-氮化石夕—氧化石夕—石夕S0N0S之閘極電性連 ’以及至少-位it線,其於第二方向形成,並藉由至少、 接點將各石夕—氧化石夕—氮化石夕-氧化石夕〜石夕麵s之没極電性 連接’其中,該位元線與該字元線及該源極線之間具有、 絕緣層(圖未示)以防止短路。 第六圖為一示意圖,用以顯示於第二圖中之本發明史 15 200903495 快閃記憶體之一反向讀出偏壓情況。如第六圖中所示,當 源極4位於快閃記憶體2之左邊時,被選中之單一快閃記 憶體單元,亦即,對所欲讀取之快閃記憶體位元而言,當 位元線(汲極5)和字元線(控制閘極31)被施以適當的電壓 時,在此,位元線BL(没極5)被施加Vd=l. 4V,而字元線 WL (控制閘極31)被施加VWL=4V,而源極線SL則為接地。 其他未被選取之快閃記憶體單元之位元線BL為浮動,而未 被選取之字元線WL的電壓Vg均為接地。 第七圖為一示意圖,用以顯示於第二圖中之本發明之 快閃記憶體之另一反向讀出偏壓情況。如第七圖中所示, 當源極4位於快閃記憶體2之右邊時,被選中之單一快閃 記憶體單元,亦即,對所欲讀取之快閃記憶體位元而言, 當位元線(汲極5)和字元線(控制閘極31)被施以適當的電 壓時,在此,位元線BL(汲極5)為接地,而字元線WL(控 制閘極31)被施加VWL=4V,而源極線SL被施加之Vs電壓 為1〜2V。其他未被選取之快閃記憶體單元之位元線BL為 接地,而未被選取之字元線WL的電壓Vg均為接地。 第八圖為一示意圖,用以顯示於第二圖中之本發明之 快閃記憶體之一編程偏壓情況。如第八圖中所示,當源極 4位於快閃記憶體2之左邊時,被選中將予以編程之單一 快閃記憶體單元,亦即,對欲編程之快閃記憶體位元而言, 當位元線(汲極5)和字元線(控制閘極31)被施以適當的電 壓時,在此,位元線BL(汲極5)予以接地,而字元線WL(控 制閘極31)被施加VWLdV,而源極線SL之Vss=4. 5V。其 16 200903495 他未被選取之快閃記憶體單元之位元線BL為浮動,而未被 選取之字元線WL的電壓Vg均為接地。 第九圖為一示意圖,用以顯示於第二圖中之本發明之 快閃記憶體之另一編程偏壓情況。如第九圖中所示,當源 極4位於快閃記憶體2之右邊時,被選中將予以編程之單 一快閃記憶體單元,亦即,對欲編程之快閃記憶體位元而 言,當位元線(汲極5)和字元線(控制閘極31)被施加上適 / 當的電壓時,在此,位元線BL(没極5)之Vd=4V,而字元 % 線WL(控制閘極31)被施加VWL=9V,而源極線SL則予以接 地。其他未被選取之快閃記憶體單元之位元線BL為浮動, 而未被選取之字元線WL的電壓Vg均為接地。 _ 第十圖為一示意圖,用以顯示於第二圖中之本發明之 •快閃記憶體之一抹除偏壓情況。如第十圖中所示,當源極 4位於快閃記憶體2之左邊時,被選中將予以抹除之該些 快閃記憶體單元,亦即,對欲抹除之該些快閃記憶體位元 I 而言,當位元線(汲極5)和字元線(控制閘極31)被施以適 當的電壓時,在此,所選取之此些位元線BL (没極5)為浮 動,而所選取之此些字元線WL(控制閘極31)被施加 VWL=-6V,而源極線SL之Vss=6V。其他未被選取之快閃記 憶體單元之位元線BL為浮動,而未被選取之字元線WL的 電壓Vg為浮動或為正電壓。 ‘ 第十一圖為一示意圖,用以顯示於第二圖中之本發明 •之快閃記憶體之另一抹除偏壓情況。如第十圖中所示,當 源極4位於快閃記憶體2之右邊時,被選中將予以抹除之 17 200903495 該些快,記憶體料’亦即,對欲抹除之該些快閃記憶體 位兀而έ,當位元線(汲極D5)和字元線(控制閘極31)被施 以適當的電壓時,在此,所選取之此些位元線虬(汲極5) 之Vd-6V,而所選取之此些字元線WL(控制閘極μ)被施加 VWI^-6V,而源極線SL之Vss為浮動。其他未被選取之快 1己It體單元之位元線BL為浮動,而未被選取之字元線 WL的電壓Vg為浮動或為正電壓。 …上實施例’我們可以得到本發明之一種快閃記 ^⑽更η詳而言之,係有關於具碎—氧切-氮切-氧化石夕 夕S0NQS細胞結構之快閃記憶體,通道熱電子注入做 制並具有區域性儲存特性,熱電洞的注入做 為抹除機制,具有較佳之資料 較快的# I 買取、以及抹除效率, =抹除邏輯位差’並且,利用氧切—氮切 漏雷^ 局部漏電所導致之全面性 i呈^本毛明之快閃記憶體敦置之優點如下: 、氧化石夕—氮化石夕—氧化矽—矽S0N0S細胞έ士構,刺用 通道熱電子注入做為窝入仙、, 肥、、'口構利用 利用熱電洞的注入做為抹 相當大之優點。 於夕位兀汜憶上具有 •利用氧切-氮切_氧切 油 因浮動閘產生局部漏電所導致之=;=, ‘可使快閃記憶體尺寸微小面属電問喊。 題,所儲存之㈢有貝料相互干擾的問 讀的保存獲得更大幅度的改善。 200903495 4.在CMOS製程上有著相當高的整合性,可以大大地降低生 產成本,更適合做為記憶元件。 以上所述僅為本發明之較佳實施例而已,並非用以限 定本發明之範圍;凡其它未脫離本發明所揭示之精神下所 完成之等效改變或修飾,均應包含在下述之專利範圍内。 【圖式簡單說明】 第一圖為一示意圖,用以顯示習知之非揮發性快閃記 憶體; 第二圖為一示意圖,用以顯示本發明之快閃記憶體結 構的一實施例; 第三圖為一示意圖,用以顯示於第二圖中之本發明之 快閃記憶體於編程時之運作情形; 第四圖為一示意圖,用以顯示於第二圖中之本發明之 快閃記憶體於抹除時之運作情形; 第五圖為一示意圖,用以顯示於第二圖中之本發明之 快閃記憶體之S0N0S陣列結構; 第六圖為一示意圖,用以顯示於第二圖中之本發明之 快閃記憶體之一反向讀出偏壓情況; 第七圖為一示意圖,用以顯示於第二圖中之本發明之 快閃記憶體之另一反向讀出偏壓情況; 第八圖為一示意圖,用以顯示於第二圖中之本發明之 快閃記憶體之一編程偏壓情況; 第九圖為一示意圖,用以顯示於第二圖中之本發明之 19 200903495 快閃記憶體之另一編程偏壓情況; 第十圖為一示意圖,用以顯示於第二圖中之本發明之 快閃記憶體之一抹除偏壓情況;以及 第十一圖為一示意圖,用以顯示於第二圖中之本發明 之快閃記憶體之另一抹除偏壓情況。 【主要元件符號說明】 1 非揮發性記憶體 11 二氧化矽絕緣層 12 二氧化碎絕緣層 13 二氧化矽絕緣層 14 氮化矽層 2 快閃記憶體 3 矽-氧化矽-氮化矽-氧化矽-矽結構 31 閘極 32 氧化矽-氮化矽-氧化矽 33 ί夕通道 321 氧化矽 322 氮化矽 323 氧化矽 4 源極 5 没極 6 碎基板 20