TW200901447A - Semiconductor device structures and methods of fabricating semiconductor device structures for use in SRAM devices - Google Patents

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200901447 九、發明說明： • 、 >照之相關申請案】 ^ 朱马甲請號11/734,931、西 申s之申請案的部分延續案，其全文 【發明所屬之技術領域】 本發明是關於半導體元件結構和製 〇 帛的方法’特別是關於用☆ SRAM元件 體兀：結構和製造方法，且特別是關於 s己憶單元設計結構。 【先前技術】 靜態隨機存取記憶體（Sram)元件 上執行讀寫操作，以控制及存取所儲存 操作狀態。傳統SRAM元件的記憶單元 或陣列方式來配置的積體電路晶片。積 I ; 解碼可存取各個SRAM記憶單元，以進 SRAM記憶單元依靠來自以雙定態 「閂住（latch)」資訊位元之交又柄接反 inverter)的主動回饋。高二元操作狀態 " 常幾乎等於電源供應電壓（Vdd);低二 輯階層）通常幾乎等於參考電壓（一般為 操作期間，施加電壓可切換雙定態閃旁 二元操作狀態。SRAM記憶單元設計用 元2007年4月13 一併引用於此。 造此半導體元件結 之記憶單元的半導 用於SRAM元件的 t其記憶單元（cell) 的二元資料或二元 一般製作在以矩陣 體電路晶片的位址 行讀寫功能》 閂鎖形式來儲存或 相器（cross coupled (即高邏輯階層）通 元操作狀態（即低邏 接地電位）。在寫入 ί (bistable latch)的 來保持所儲存的二 5 200901447 元操作狀態’直到當記憶單元重新程式化時以新數值覆寫 蓋過此保持值，或者直到喪失電力為止。 標準SRAM記憶單元具有各種不同構造。傳統SRAM 記憶單元的代表構造之一是由六個電晶體組成，常稱為6T 單兀。其中4個電晶體為交叉耦接以執行雙定態閂鎖，另 外兩個電晶體則可供存取以讀寫該單元的二元操作狀態。 其中一個交又耦接電晶體為η_通道拉降電晶體，另二個交 叉耦接電晶體為ρ -通道拉升電晶體，其配置成交又耦接反 相器構造’以定義出雙定態閂鎖。另外兩個η_通道傳輸閘 電晶體（n-channel pass gate transistor)則做為單元存取電 晶體。 SRAM元件設計者不斷朝向將srAM記憶單元更密集 地堆疊成更小積體電路的目標前進，然而對於45奈米（nm) 或更小的節點，使用傳統光微影技術難以適當形成SRAM 單凡中的擴散與閘極接觸點（即C A接觸點）。在形成C A接 觸點時’傳統上採行光學鄰近修正（optical proximity eoueetion ; 0PC)來改善其在基材的解析度。明確地說’ OPC有系統地加大特徵尺寸並修改用於形成接觸點之 光罩中的圖案化特徵形狀。0PC對光罩所做的變化藉由補 償繞射或製程影響弓丨起的影像誤差而彌補了光微影製程的 不足。當在施行〇PC的情況下印出光罩影像時’所產生的 母個CA接觸點特徵的形狀會形成具有可接受尺寸與形狀 的清晰接觸區域。但高密度SRAM佈局可能沒有足夠的面 積來確保執行0Pc放大圖案化特徵之後每個SRAM記憶單

200901447 元所有的C A接觸點能夠一致地確實打開。若有一或 CA接觸點沒有打開會造成缺陷的SRAM記憶單元。 尤其是對使用金屬-1(M1)層内接導線來交叉耦 SRAM記憶單元中之二個反相器的特定CA接觸點來 OPC無法可靠地補償光微影製程的不足。更明確而言 些C A接觸點電性接觸Μ 1層接線的内部節點，以連 一反相器之拉降與拉升場效電晶體的汲極和第二反相 閘極，且亦連接第二反相器之拉降與拉升場效電晶體 極和第一反相器的閘極。 SRAM記憶單元佈局還受限於用來交叉耦接反相 Μ1層内連線的最小佈局需求。可籍由縮小電晶體尺 縮小該些提供電性路徑以存取各SRAM記憶單元的導 寸，來縮小SRAM記憶單元。此特徵尺寸縮小對形成 結構之光微影技術的要求更加嚴苛。可利用絕緣物填 隔來隔開Μ1層内連線的相鄰導線。因諸如光學與照 長等限制因素，傳統光微影技術具有一最小線寬與間丨 間距），當尺寸低於此最小線寬與間隔時則無法可靠地 特徵結構。故用於傳統光微影技術中的最小間距將 SRAM記憶單元佈局的特徵尺寸持續縮小。 積體電路目前發展至Μ1層内連線的線寬和間隔 分別為7 0奈米和7 0奈米（即間距為1 4 0奈米）。為佈 所欲尺寸為45奈米或更小技術節點的SRAM記憶單 要使Ml層内連線能與SRAM記憶單元配合會違反「 面積規則」。再者，傳統光微影工具只能解析约90奈 多個 接各 說， ，這 接第 器的 的汲 器之 寸及 線尺 特徵 充間 光波 高（即 形成 阻礙 尺寸 局出 元， 最小 米的 7

200901447 線寬，更妨礙縮小Μ1層内連線的間距。 製作45奈米或更小節點的高密度SRAM記憶單元 能遭遇所印刷的 SRAM記憶單元中之閘導體圖案「縮 (f 〇 r e s h 〇 r t e n i n g)」的困境。幾何形狀更小時，細窄共線 徵之間的印刷間隔一般明顯大於所設計的間隔。縮短效 對SRAM記憶單元中的閘極尤其重要。明確地說，傳統 微影技術無法將相鄰最小寬度且共線之閘極線之間的尖 至尖端間隔印刷成小於約1 20奈米。SRAM單元佈局經 改而提供足夠的空間來確實隔開該些用來定義閘極的共 導線（collinear lines)。在設計階段用於相鄰閘極的相對 大尖端至尖端間隔會迫使SRAM佈局中相鄰CA接觸區 之間的間隔增加。如此將導致顯著降低密度。 因此，需要可用來耦接傳統SRAM記憶單元中之電 體的内連線設計結構，其可減少CA接觸點數量或完全 除CA接觸點。 【發明内容】 在一實施例中，半導體元件結構包含具有一雜質摻 區的第一半導體區、與第一半導體區並置的第二半導 區，以及位於第一與第二半導體區之間的介電區。一閘 體結構在第一與第二半導體區之間延伸。閘導體結構具 一側壁位於第一半導體區上。位在第一半導體區上的一 性連接架橋電性連接第一半導體區中的雜質摻雜區和該 導體結構的側壁。 可 短 特 應 光 端 修 線 較 域 晶 排 雜 體 導 有 電 閘 8 200901447 在一實施例中，提出於基材中製造半導體元件結構的 方法，該基材中包含並置的第一舆第二半導體區，且該第 一與第二半導體區以一中間介電區隔開來。該方法包含於 第一半導體區中形成一雜質摻雜區、形成延伸越過介電區 且位於第一與第二半導體區之間的導線，以及移除該導線 的一區段以定義出位於第一半導體區上的側壁。該方法更 包含於第一半導體區上形成一電性連接架橋，以電性連接 第一半導體區中的雜質摻雜區和該導線的側壁。 在另一實施例中，提出收錄於機器可讀取媒體中的設 計結構，用以設計、操作或測試一設計。該設計結構包括 第一半導體區、與第一半導體區並置的第二半導體區、位 於第一與第二半導體區之間的第一介電區，以及從第一半 導體區延伸越過第一介電區而至第二半導體區的第一閘導 體結構。第一閘導體結構的第一側壁位於第一半導體區 上。設計結構更包括位在第一半導體區上的第一電性連接 架橋，用以電性連接第一半導體區中的雜質摻雜區和第一 閘導體結構的第一側壁。 該設計結構可包含描述該設計的網絡表（netlist)。該 設計結構以可交換積體電路佈局資料的資料格式常駐於儲 存媒體中。該設計結構可包括至少下列其中一者：測試資 料檔、特徵資料、驗證資料或設計規格。 本發明之實施例提出消除普遍用於金屬-1 (Μ 1)層接線 以交叉耦接各SRAM記憶單元中二反相器之CA接觸點的 結構和方法，這些CA接觸點，藉以獲得更密集的單元佈 9 200901447 局，同時確實打開其他剩餘的CA接觸點。 【實施方式】 參照第1圖，用於製造積體電路的基材1 0包括複 用於製造元件的主動半導體區，例如包括主動半導 12、14、16、18。基材10更包括主體區11，其位於區 14、16、18下面並與之電性相連。基材10和主動半 區1 2、1 4、1 6、1 8是由主要含矽的半導體材料構成。例 基材10和主動半導體區12、14、16、18由單晶矽組天 基材1 0包括淺溝渠隔離區2 0，其用來將相鄰的 半導體區1 2、1 4、1 6、1 8彼此電性隔離開來。主動半 區1 2、1 4、1 6、1 8和淺溝渠隔離區2 0是以該領域中 通常知識者所知悉的標準製程製作。導電類型與主動 體區12、18相反的井區15(第5八、58圖）形成在主動 體區14、16的半導體材料中和區14、16底下的主體t 中。井區15摻雜了 一濃度的適當雜質而具有與主動半 區12、14、16、18相反的導電類型。 閘介電層22(第5B圖）形成於主動半導體區12、 1 6、1 8和淺溝渠隔離區2 0共享的上表面2 4上。閘介 22可含二氧化矽（Si02)薄膜、氮氧化矽（SiOxNy)薄膜 其他具合適物性與介電性質且用於場效電晶體的絕 料。特別是，利用熱氧化製程使區1 2、1 4、1 6、1 8暴 充滿氧氣的加熱環境下（例如氧化爐或快速熱退火室） 於主動半導體區12、14、16、18上生成閘介電層22 數個 體區 12、 導體 如， 反。 主動 導體 具有 半導 半導 1 11 導體 14、 電層 、或 緣材 露在 ，可 。閘 10 200901447 介電層22的厚度視下方半導體元件的性能需求而定。 具指定線距圖案的導線3 6、3 8、4 0形成於上表面24 上閉’丨電層22的中間部分（intervenjng p〇rti〇n)實際隔開 v 且電性隔離各導線36、38、40與主動半導體區12、14、 1 6、1 8 °導線3 6具有相反側的側壁3 7 a、3 7 b，該些側壁 37&、371>與主動半導體區12、14、16、18和淺溝渠隔離 區20所共予的上表面24相交，並且由導線36的上表面 ζ\ 3 7連接。導線3 8包括與該上表面2 4相交的相反側壁3 9 a、 39b ’且上表面39連接該等側壁39a、39b。同樣地，導線 40具有與上表面24相交的相反侧壁41a、4ib，且上表面 4 1連接該等側壁4 1 a、4 1 b。 導線36、38、40是由主要含矽的半導體材料（如經過 換雜的多晶石夕）構成。可以習知光微影和蝕刻製程定義出導 線36、38、40，其係沉積導電材料層於閘介電層22上、 形成具適當線距圖案的光阻層做為下方導電材料層的蝕刻 光罩、接著利用非等向性蝕刻製程蝕刻移除圖案化光阻層 (, 露出區域中的導電材料層和閘介電層22。最後在中間間隔 中填入介電材料以將該組平行且共線（collinear)配置的相 鄰導線3 6、3 8、4 0隔開來。 雖然本實施例示範出最小線寬與最小間隔的圖案，但 * 導線3 6、3 8、4 0也可採用其他線寬、間隔或次最小間距 (sub-minimum pitch)的組合。例如，可利用側壁影像轉移 法或「分裂與轉移曝光（split and shift exposure ; SASE)」 (Intel 於 5Τ/五 2006 年發表），而非只利 11 200901447 用光微影技術’來形成導線36、38、4〇的次最小線寬或間 隔，上述文獻全文引用於本文中以供作參考。 圖的相似 參照第2圖，圖中相同的元件符號代表第 特徵，在下一個製造階段，側壁間隙壁42、44形成在導線 36的侧壁37a、37b上’側壁間隙壁46、μ形成在導線w 的側壁39a、39b上，側壁間隙壁5〇、52則形成在導線4〇 的側壁 41a、41b 上。間隙壁 42、44、46、48、50、52 以

習知技術形成，例如利用CVD法來沉積絕緣或介電材料毯 覆層（如氮化矽（ShA)、二氧化矽（Si〇2)或這些沉積材料的 组合物），然後利用諸如反應離子蝕刻（RIE)或電漿蝕刻等 習知非等向性蝕刻技術蝕刻該毯覆層’並且以快於實質垂 直面的移除速率來移除實質水平面上的部分介電毯覆層。 在形成間隙壁42、44、46、48、50、52期間的不同階 段中，可執行單元電晶體的源極/汲極延伸（s〇urce/drain extensions)、Hal()區佈植和高濃度佈植。可在形成間隙壁 之前’或在間隙壁42、44、46、48、5〇、52相對較薄的初 期形成又，在鄰接導線36、38、40的半導體區12、14、 8中佈植入源極/汲極延伸區和Hal〇區（未繪示）。亦 可利用例如離子佈植製程且在間隙壁42、44、46、48、50、 52達到或接近最終厚度的狀況下於半導體區12、14、16、 18中形成單元電晶體26、28、30、32、34、35的源極/没 和區例如電晶體32的源極區54/汲極區56(第5 A、5B 圖）。在各範例中’由於導線36、3 8 ' 4〇和間隙壁42、44、 46 48、50、52的遮蔽作用，半導體區12、14、16、18 12 200901447 中的佈植動作會自行對準導線3 6、3 8、4 0和間隙壁4 2、 44、 46、 48、 50、 52 的位置。

在此製造階段的最後，SRAM記憶單元5 8(第5、6圖） 的η-通道拉降電晶體26定義在主動半導體區18内，且包 括由上方導線 3 6所定義的閘導體結構。SRAM記憶單元 58的另一個η -通道拉降電晶體28定義在主動半導體區12 中，且包括由上方導線40所定義的閘導體結構。ρ-通道拉 升電晶體30定義在主動半導體區16中，且包括由上方導 線36所定義的閘導體結構。SRAM記憶單元58的另一個 P-通道拉升電晶體32定義在主動半導體區14中，且具有 由上方導線40所定義的閘導體結構。SRAM記憶單元58 的η-通道傳輸閘電晶體34定義在主動半導體區18中，且 包括由上方導線40所定義的閘導體結構。SRAM記憶單元 58的另一個η-通道傳輸閘電晶體35定義在主動半導體區 1 2中，且包括由上方導線3 6所定義的閘導體結構。SRAM 記憶單元5 8包含6 T單元，但本發明不限於此。 參照第3圖，圖中相同的元件符號代表第2圖中的相 似特徵，在下一製造階段中，利用習知光微影製程於基材 1 0上形成光阻層60，並將修剪或裁切光罩的開口 62、64、 6 6、6 8、7 0印至光阻層6 0。此過程涉及以輻射圖案曝照光 阻層6 0而產生潛在圖案，以及顯影此潛在圖案以定義出開 口 62 、 64' 66' 68 、 70 〇 參照第4圖，圖中相同的元件符號代表第3圖的相似 特徵，在下一製造階段中，接著利用非等向性乾蝕刻製程 13 200901447 (如RIE)來移除開口 62、64、66、68、70露出的部分 36、38、40和底下的閘介電層22。蝕刻製程可為單一 步驟或為多重步驟，該蝕刻製程中的化學物質可相對 動半導體區12、14、16、18和淺溝渠隔離區20的材 選擇性地移除導線3 6、3 8、4 0和閘介電層2 2的材料 刻製程還移除露出來的部分間隙壁4 2、4 4、4 6、4 8、 52。或者，蝕刻製程可留下間隙壁42、44、46、48、 5 2。蝕刻製程結束後，例如利用電漿灰化或化學剝除 剝除剩餘的光阻層60(第3圖）。 蝕刻製程切割了導線3 6、3 8、4 0。導線3 6的線段 在其中一個淺溝渠隔離區20上的側壁72上具有暴露 的實質垂直面。導線36的另一線段36b與線段36a共 在主動半導體區14上的側壁73上具有暴露出來的實 直面。導線3 8的線段3 8 a在分別位於主動半導體區 14上的側壁74、75上具有暴露出來的實質垂直面。 3 8的另一線段3 8 b與線段3 8 a共線且在主動半導體區 1 8上的侧壁7 6、7 7上分別具有暴露出來的實質垂直 導線40的線段40a在主動半導體區1 6上的側壁78上 暴露出來的實質垂直面。導線40的另一線段40b與 40a共線且其在淺溝渠隔離區20上的側壁79上具有 出來的實質垂直面。 蝕刻製程只會裁切及露出位於光阻層 60中之 62、64、66、68、70(第3圖）内用來定義導線36、38 之側壁72〜79的相對較窄橫切邊緣或末端。在形成間 導線 蝕刻 於主 料來 。钱 50、 50 ' 劑來 36a 出來 線且 質垂 12、 導線 16、 面。 具有 線段 暴露 開口 '40 隙壁 14 200901447 42、44、46、48、50、52之後，於SRAM記憶單元58的 製造程序中利用蝕刻製程切割導線3 6、3 8、4 0。故僅有導 線36、38、40的側壁72~79和各自的上表面37、39、41 未受到間隙壁42、44、46、48、50、52保護，而在後續的 矽化步驟中形成矽化物。

參照第5、5 A ' 5 B圖，圖中相同的元件符號代表第4 圖中的相似特徵，在下一製造階段，矽化物層8 0形成在主 動半導體區1 2、1 4、1 6、1 8未被導線3 6、3 8、4 0與間隙 壁42、44、46、48、50、52覆蓋住的上表面24上。矽化 物層80也形成在導線36、38、40各自的上表面37、39、 41上。矽化物層80還形成在導線36、38、40因蝕刻而露 出的侧壁72〜79上。然而，間隙壁42、44、46、48、50、 52保護了導線36之側壁37a~b、導線38之側壁39a〜b、 和導線4 0之側壁4 1 a ~ b，以防止石夕化物形成。 矽化製程為一般熟習此技藝者所知悉。在一矽化製程 中，可藉著沉積諸如鎳、鈷、鎢、鈦等適當金屬層至整個 基材1 0上，接著例如以快速熱退火製程來退火基材1 0而 形成矽化物層8 0。高溫退火期間，金屬會與主動半導體區 1 2、1 4、1 6、1 8的含矽半導體材料（如矽）和導線3 6、3 8、 40的含矽半導體材料（如摻雜多晶矽）反應形成矽化物層 8 0。視矽化物種類而定，矽化製程可在約3 5 0 °C至約8 0 0 °C、 鈍氣氛圍或富含氮氣氛圍中施行。退火後，未反應的金屬 留在淺溝渠隔離區20和間隙壁42、44、46、48、50、52 上（也就是，沉積金屬未與含矽材料接觸之處）。未反應的 15 200901447 金屬接觸該些絕緣體，包括淺溝渠隔離區2 0和間隙壁4 2、 44、46、48、50、52。接著以等向性濕式化學蝕刻製程選 擇性移除淺溝渠隔離區20和間隙壁42、44、46、48、50、 52上的未反應金屬。由於金屬選擇性地與含矽半導體材料 反應，故此製程將使石夕化物自行對準該些曝露出來的含石夕 區域，因而稱之為「自行對準石夕化（self-aligned silicide或 Salicide)」° 耦接Ml層内連線的内部節點不需形成任何專用的CA 接觸點。明確地說，第一反相器之拉降與拉升電晶體28、 3 2的汲極藉由導線3 8於主動半導體區1 2、1 4之間延伸的 線段38a而彼此電性連接。利用導線36延伸越過主動半導 體區16、18的線段36b定義出第二反相器的閘導體結構。 以側壁73、75上之部分矽化物層80所定義出的電性連接 架橋和位在主動半導體區14上且介於側壁73、75之間的 部分矽化物層8 0來電性連接線段3 6b所定義之閘導體結構 的側壁7 3和導線3 8之線段3 8 a的側壁7 5。 第二反相器之拉降與拉升電晶體26、30的汲極藉由導 線3 8於主動半導體區1 6、1 8之間延伸的線段3 8 b而彼此 電性連接。導線40延伸越過主動半導體區12、14的線段 40b定義出第一反相器的閘導體結構。線段4〇a所定義之 閘導體結構的側壁78係藉由側壁76、78上之部分；g夕化物 層80所定義的電性連接架橋以及位在介於側壁76、78間 之主動半導體區16上的部分矽化物層8〇而電性連接該導 線38之線段38b的側壁76。 16 200901447 在切割導線3 6、3 8、4 0之後以及在形成矽化物層 8 0 之前，另可選擇將額外高濃度佈植物植入主動半導體區 12、14、1 6、1 8中因蝕刻而再次露出的部分内。高濃度佈 植物的額外摻質有助於藉由後續形成之電性連接架橋來形 成該主動半導體區12、14、16、18和導線36、38、40之 間的低電阻連接。

相較於傳統SRAM記憶單元，SRAM記憶單元58可消 除用於形成局部交叉耦接接線的内部接觸點。在該單元 中，一反相器的共通閘極和另一反相器的没極可藉由電性 連接架橋和導線3 6、3 8、40的較短線段來連接。 如第5 A圖所示，導線4 0之線段4 0 a上的部分矽化物 層80延伸越過上表面41且沿著側壁78併入（merge)位在 主動半導體區1 6上的部分矽化物層8 0。側壁7 8直接實際 接觸此部分的矽化物層8 0，而不需任何中間結構，例如間 隙壁。同樣地，導線40之線段40b上的部分矽化物層80 延伸越過上表面4 1且沿著側壁7 9而終止於其中一個淺溝 渠隔離區2 0。這些部分的矽化物層8 0構成反相器的電性 連接架橋。 如第5 B圖所示，間隙壁5 0、5 2覆蓋住導線4 0之側 壁4 1 a、4 1 b，因此側壁4 1 a、4 1 b與矽化物層8 0電性隔離。 導線3 8之線段3 8 a上的部分矽化物層8 0延伸越過上表面 3 9且沿著侧壁7 5而併入位在主動半導體區1 4上的部分矽 化物層8 0。與電晶體3 2之汲極區5 6電性耦接的這些部分 矽化物層8 0構成了電性連接架橋。側壁7 5直接實際接觸 17 200901447 此部分的矽化物層8 0，而不需任何中間結構，例如間隙壁。 電晶體3 2包括置於通道區5 5相反側上的源極區5 4 與汲極區56以及由通道區55上之部分線段40a所定義的 閘導體結構。電晶體2 6、2 8、3 0、3 4、3 5的構造類似電晶 體3 2的構造。特別是，電晶體2 8在主動半導體區12中的 汲極區（未繪示）藉由導線3 8之線段3 8 a與位在側壁7 4、7 5 上的部分矽化物層8 0而和電晶體3 2的汲極區5 6與導線 3 8電性連接，從而與導線3 8之線段3 8 a的側壁7 3電性連 接。 其他反相器的電晶體2 6、3 0具有類似於電晶體2 8、 3 2的電性連接方式。特別是，位在側壁7 6、7 8上的部分 矽化物層8 0和位在主動半導體區1 6上的部分矽化物層8 0 定義出電性連接架橋，以連接由線段4 0 a所定義的閘導體 結構和電晶體26、30的汲極。線段40a定義出電晶體28、 3 2的閘導體結構。 參照第6圖，圖中相同的元件符號代表第5圖中的相 似特徵，在下一製造階段，形成介電層8 5及利用習知技術 在介電層85中形成CA接觸點86〜93，藉以連接SRAM記 憶單元58的各個結構。CA接觸點86、87設置在SRAM 記憶單元58中，用以耦接主動半導體區12、18中的擴散 區和位元線（未繪示）。CA接觸點88、89設置在SRAM記 憶單元5 8中，用以耦接第一與第二反相器的閘導體結構和 字元線（未繪示）。CA接觸點90、91設置在SRAM記憶單 元58内，用以耦接主動半導體區12、18中的擴散區和接 18 200901447 地電位線（GND line)。CA接觸點92 ' Λ 憶單元58内，用以耦接至主動半導體區14、16和Μ記 應電位線（Vddline)。 電减供 接著進行標準製程，其包括形成用於Μ〗層内、 金屬層、層間介電層、導電通孔以及用於上層連線的 層、M3層等）的金屬層。然而如上述般可免除内部線012 内連線，因此不需要進行Ml層微影製程。 Ml層. Γ 另—實施例將配合第7〜12圖說明於下，局呷 接内連線可由電性連接架橋和Ml層内連線的簡化=又耦 構成°雖然文中使用内部CA接觸點來連接用於交翅線段 第-與第二反相器# Ml層内連線，但也可 2又耦接 架橋做為部分接線以利於較小的内部CA接觸點。遂接 參照第7圖’圖中相同的元件符號代表第1及 的相似特徵結構；根據本實施例，導線36、4〇如第圖中 示般地形成於基材10上。但省略導線38»在本會 圖所 貝施例φ 由於隨後並不使用導線38來構成部分的内部交又執 ’ 連線’因此導線36、40的間距可隨意設置。導 接内 陴辟μ % 3 6的鬥 μ』42與44、導線40的間隙壁與52，以及電曰 ^ 28、2λ 曰曰徵26、 Λ〜/外〜、番啊 1 U上 。Ί工Γ丑增 ，、 私括 導線36、40之間沒有導線，故可省略開 、3〇、32、34、35的製造如同參考第2圖所描述者。、 參照第8圖’圖中相同的元件符號代表第3及7圖中 的相似特徵結構，在接續第7圖的製造階段，光阻層6〇 如上述第2圖般地形成於基材1〇上。但光阻層60只包括 開口 64與68。因 口 62 、 66 、 70 。 19

200901447 參照第9圖，圖中相同的元件符號代表第4及8圖 的相似特徵結構，在接續第8圖的製造階段，如以上參 第4圖所述般地切割導線3 6、4 0。如同第5圖所述，可 擇執行額外的高濃度佈植，以植入主動半導體區14、 新暴露出的部分。 參照第1 0圖，圖中相同的元件符號代表第5及9圖 的相似特徵結構，在接續第9圖的製造階段，矽化物層 形成在主動半導體區12、14、16、18未被導線36、40 間隙壁4 2、4 4、5 0、5 2所覆蓋的上表面2 4上。矽化物 80亦形成在導線36的上表面37和導線40的上表面 上。矽化物層80還形成在導線36、40因蝕刻而露出的 壁72、73、78、79上。如參考第5圖所描述的方式來形 矽化物層80。側壁73、78各自直接實際接觸對應的部 矽化物層80，而不需任何中間結構，例如間隙壁。 參照第11圖，圖中相同的元件符號代表第6及10 中的相似特徵結構，在接續第1 0圖的製造階段，如同上 第6圖之SRAM記憶單元58般，利用習知技術於介電 85中形成CA接觸點86〜93，用以連接SRAM記憶單元 的各個點。當CA接觸點86〜93形成時，額外形成CA 觸點100〜103。CA接觸點100~101做為内部接點，以於 動半導體區12、14、16、18的擴散區之間形成局部交叉 接接線，該些半導體區12、14、16、18包含反相器之汲 與反相器之閘極結構。然而，由於使用電性連接架橋之古i 内部CA接觸點1 0 1、1 02可為任意尺寸，如此更能可靠 中 考 選 16 中 80 .與 層 41 側 成 分 圖 述 層 98 接 主 搞 極 : ， 印 20 200901447 刷所有的CA接觸點86〜93、1 00〜1 03。 參照第12圖，圖中相同的元件符號代表第11圖中的 相似特徵結構，在下一製造階段，以傳統方式定義出 Ml 層内連線的金屬線104、106以形成用於Ml層内連線之内 部節點的内部交叉耦接内連線。金屬線1 0 4定義出C A接 觸點1 00與1 0 1之間的電性連接架橋。金屬線1 06定義出 CA接觸點102與103之間的導電架橋。 明確地說，SRAM記憶單元98中第一反相器之拉降與 拉升電晶體 2 8、3 2的汲極係藉由金屬線 1 0 4和接觸點 1 00、1 0 1而彼此電性耦接。導線3 6延伸越過主動半導體 區1 6、1 8的線段3 6b定義出第二反相器的閘導體結構。線 段3 6b所定義之閘導體結構的側壁73則藉由側壁73上之 部分矽化物層8 0所定義的電性連接架橋以及位在側壁7 3 與金屬線1 04間之主動半導體區1 4上的部分矽化物層80 來與金屬線104電性連接。 SRAM記憶單元98中第二反相器之拉降與拉升電晶體 2 6、3 0的汲極係利用金屬線1 0 6和接觸點1 0 2、1 0 3而彼 此電性耦接。第一反相器之閘導體結構的側壁 7 8 (其由導 線40延伸越過主動半導體區12、14的線段40a所定義） 係利用由側壁7 6、7 8上之部分矽化物層8 0所定義的電性 連接架橋和位在側壁7 6、7 8間之主動半導體區1 6上的部 分矽化物層80而與導線38之線段38b的側壁76電性連接。 如此，可藉著由切割導線3 6、4 0和石夕化物層8 0所構 成之電性連接架橋的組合來電性耦接各反相器之閘極和另 21 200901447 一反相器之汲極。各導線3 6、4 0和相鄰主動半 1 6之間的連接可利用電性連接架橋來完成。. • Μ 1層内連線設計，配合使用切割導線3 6、4 0 . 層内連線的形狀，且省略一些C Α接觸點。因 單元9 8的C A接觸點密度降低，故可減輕傳〗 印刷CA接觸點相關的問題。特別地，縮小内 點的尺寸需使用較小的OPC光罩形狀，進而偵 接觸點接受適當的OPC。另外，CA接觸點密 〇 解Μ 1層内連線設計之單元比例縮減限制的相 別是，由於電性連接架橋做為一部分的内連線 化Μ1層内連線的形狀。是以設計元件單元之 線佈局的困難度將減低。 在切割導線3 6、4 0之後以及在形成矽化物 可選擇執行額外的高濃度佈植以植入主動半導 14、16、18因蝕刻而新暴露出來的部分。接著 程，其包括形成用於Ml層内連線的金屬層、層 ( 導電通孔以及上層（M2層、M3層等）内連線的i 又一實施例將配合第1 3〜1 8圖說明於下， 橋和主動半導體區之間的半導體架橋定義出内 内連線。第三實施例特別適合應用到基材1 〇為 - 矽（S 01)的情況，此乃因在相鄰主動半導體區間 N +與P+源極/汲極擴散區接合只適用於SOI技 内部CA接觸點和Ml層，並且免除使用Ml層 SRAM記憶單元58的比例縮減限制。 導體區14、 相較於習知 可簡化Ml SRAM記憶 洗上以OPC 部CA接觸 L所有的CA 度降低可纾 關問題。特 ，因此可簡 Μ 1層内連 層80之前， 一體區12、 進行標準製 間介電層、 k屬場。 電性連接架 部交叉耦接 絕緣體上覆 形成架橋的 術。省略掉 佈局而造成 22 200901447 參照第1 3圖及根據該實施例，用於積體電路的絕緣體 上覆半導體基材110包括複數個用於製造元件的主動半導 體區’例如包括主動半導體區112、114、116、118。淺溝 渠隔離區120將相鄰的主動半導體區112、114、116、ι18 彼此電性隔離開來。半導體材料組成的電性連接架橋i j 9 連接該些主動半導體區112、114。半導體材料組成之電性 連接架橋121連接主動半導體區116、118。主動半導體區 112、114、116、118和半導體架橋119、121是由半導體 層製成’且介電層1 1 3隔開此半導體層與操作晶圓丨〗丨（第 17 A〜C圖）。主動半導體區112、114、116、118和半導體 架橋11 9、1 2 1含有矽；在一實施例中為單晶矽。 主動半導體區112、114、116、118與半導體架橋119、 121 .以及淺溝渠隔離區12〇是以該領域中熟習此技藝者所 知悉的標準製程製作於絕緣層或介電層11 3上（第1 7A~C 圖）。主動半導體區112、114、116、118和半導體架橋119、 的形成可利用標準光微影技術，或結合標準光微影法 與側壁影像轉移（SIT)法，例如專利申請案號1 1/379,634 所揭露的S IT法，其全文引用於本文中供作參考。採用側 壁影像轉移法可將主動半導體區11 2、1 1 4、11 6、Π 8和半 導體架橋11 9、1 2 1的圖案縮小至4 5奈米或更小》 如同第1圖所述，閘介電層122(第17A〜C圖）形成於 主動半導體112、114、116、118和淺溝渠隔離區120的上 表面1 24 » 參照第14圖，圖中相同的元件符號代表第1 3圖中的 23 200901447 相似特徵結構，在下一製造階段，具特定線距圖案的導線 136、140形成於上表面124上。導線136、140的形成方 法和特徵如同上述導線36、38、40(第1圖）。閘介電層122 之剩餘部分所組成的間隙壁將導線1 3 6、1 4 0與主動半導體 區1 1 2、11 4、1 1 6、1 1 8隔開且電性隔離。導線1 3 6具有相 反側壁137a、137b，且側壁137a、137b與上表面124以 及連接該些側壁137a、137b的上表面137[111]相交。導線 140包括相反側壁14 l a、1 4 1 b，該些側壁141 a、1 4 1 b與上 表面124和連接側壁141a、141b的上表面141相交。相較 於傳統SRAM記憶單元設計的印刷圖案，導線136、140 的間距可任意設置。 側壁間隙壁1 4 2、1 4 4形成在導線1 3 6的側壁1 3 7 a、 1 3 7b上，側壁間隙壁1 5 0、1 52則形成在導線]40的側壁 1 4 1 a、1 4 1 b上。側壁間隙壁1 42、1 44、1 50、1 52的形成 方法和特徵如同上述側壁間隙壁42、44、46、48、50、52(第 2圖）。 SRAM記憶單元1 3 8的電晶體1 2 6、1 2 8、1 3 0、1 3 2、 134、135的製造如同參考第2圖所述者。n_通道拉降電晶 體126定義在主動半導體區118中，且包括由上方導線136 所定義的閘導體結構。另一 η -通道拉降電晶體1 2 8定義在 主動半導體區112中，且包括由上方導線14〇所定義的閘 導體結構。ρ -通道拉升電晶體130定義在主動半導體區】μ 中，且包括由上方導線136定義的閘導體結構。另一個ρ_ 通道拉升電晶體132定義在主動半導體區114中，且包括 24 200901447 由上方導線1 4 0所定義的閘導體結構。n _通道傳輸閘電晶 體134定義在主動半導體區118中，且包括由上方導線ι4〇 所定義的閘導體結構。另一個η -通道傳輸閘電晶體1 3 5定 義在主動半導體區112中’且包括由上方導線136所定義 的閘導體結構。 參照第15圖，圖中相同的元件符號代表第14圖中的 相似特徵結構，在下一製造階段，如同上述光阻層6〇(第3 圖）般’利用習知光微影製程於基材11〇上形成光阻層 1 60 ’並且將修剪或裁切光罩的開口特徵1 62、1 64、1 66、 168印至光阻層160中。 參照第1 ό圖’圖中相同的元件符號代表第1 5圖中的 相似特徵結構，在下一製造階段，如第3圖所述，接著利 用非等向性蚀刻製程（如RIΕ)來移除從開口 1 6 2、1 6 4、 166、168暴露出的部分導線136、140和底下的閘介電層 1 22。蝕刻製程將導線1 3 6切割成第一線段1 3 6a(其在淺溝 渠隔離區120上的側壁172上具有露出的實質垂直面）、第 二線段13 6b(其在主動半導體區114上的側壁173上具有 露出的實質垂直面），以及第三線段136c。第二線段136b 與第三線段1 3 6c分別露出位在另一淺溝渠隔離區1 20上之 相對側壁174、175上的實質垂直面。蝕刻製程將導線140 切割成第一線段1 40a(其在淺溝渠隔離區1 20上的側壁1 76 與主動半導體區116上的側壁177具有暴露出的實質垂直 面），以及第二線段140b(其在另一淺溝渠隔離區120上的 側壁178上具有曝露出的實質垂直面）。 25 200901447 截刻製程只會裁切及露出位在光阻層1 6 ο (第1 5圖）之 開口 162、164、166、168中定義出導線136、140之側壁 1 72~ 1 7 8的相對較窄橫切邊緣或末端。在形成間隙壁丨42、 144、150、152之後，於SRAM記憶單元138的製造程序 中切割導線1 3 6、1 4 〇。故僅有導線1 3 6、1 4 0之側壁1 7 2〜1 7 8 和各自的上表面137、141未受到間隙壁142、144、150、 1 5 2保護’因而在後續的矽化製程中形成矽化物。

參照第1 7、1 7 A〜C圖，圖中相同的元件符號代表第 1 6圖的相似特徵結構，在下一製造階段，矽化物層1 8 0形 成在主動半導體區112、118未被導線136、140與間隙壁 142、144、150、152覆蓋住的上表面124上。矽化物層180 亦形成在各導線136、140的上表面137、141上。碎化物 層180還形成在導線136、140因蝕刻而露出的側壁 172〜178上。然而，間隙壁142、144 ' 150、152保護了導 線136之側壁1 37a〜b和導線140之側壁141a〜b，以防石夕 化物形成。石夕化物層180的形成方法如同上述梦化物層 8 0(第5圖）般。側壁173、177直接實際接觸相應的部分矽 化物層1 8 0，而不需任何中間結構，例如間隙壁。 半導體架橋119、121耦接Ml層内連線的内部節點。 明確地說’第一反相器之拉降電晶體丨28的汲極和拉升電 晶體1 3 2的沒極藉由半導體架橋1 1 9而彼此電性耦接。由 導線136延伸越過主動半導體區116、U8的線段136b定 義出第一反相器之閘導體結構的側壁1 7 3，且側壁1 7 3係 藉著側壁1 7 3上之部分矽化物層丨8 〇所定義的電性連接架 26 200901447 橋以及位在侧壁173與半導體架橋119間之主動半導體區 114上的部分矽化物層18〇來與半導體架橋119電性耦 接。側壁1 7 5直接實際接觸此部分的矽化物層1 8 0，而不 需任何中間結構，例如間隙壁。 第二反相器之拉降與拉升電晶體126、13〇的汲極係藉 著半導體架橋1 2 1而彼此電性耦接。導線丨4 〇延伸越過主 動半導體區112、U4的線段140a定義出第二反相器之閘 導體結構的側壁1 7 7，且側壁1 77藉著側壁1 7 7上之部分 矽化物層1 8 0所定義的電性連接架橋以及位在側壁1 7 7與 半導體架橋121間之主動半導體區116上的部分矽化物層 180而與半導體架橋121電性耦接。 在切割導線136、140之後及在形成矽化物層180之 前，可選擇執行額外的高濃度佈植以植入主動半導體區 11 2、1 1 4、1 1 6、1 1 8因蝕刻而新曝露出來的部分。此高濃 度佈植的額外摻質有助於藉由後續形成之電性連接架橋來 形成速接主動半導體區112、114、116、118和導線136、 140的低電阻接線。 如第17A圖所示，導線140之線段140a之側壁177 上的部分矽化物層1 80併入（merge)主動半導體區116上的 部分矽化物層180而構成電性連接架橋。如上所述，矽化 物層180不會形成在鄰近的淺溝渠隔離區120上。 如第1 733圖所示，導線140之線段l4〇a上的部分矽 化物層1 80延伸越過上表面1 4 1且沿著側壁1 77而併入主 動半導體區1 1 6上的部分矽化物層1 8 0。這些部分的矽化 27 200901447 物層1 80構成電性連接架橋。同樣地，導線1 40之線段1 40b 上的部分矽化物層18〇延伸越過上表面141且著側壁178 而終止於其中一個淺溝渠隔離區120。 如第1 7 C圖所示，部分梦化物層1 8 〇形成帶狀物，以 助於電性耦接半導體架橋121中不同導電類型的毗連擴散 區 1 2 1 a、1 2 1 b。 參照第1 8圖，圖中相同的元件符號代表第1 7、丨7 A〜C 圖的相似特徵結構，在下一製造階段，利用習知技術於介 電層85中形成cA接觸點186〜193，藉以連接SRAM記憶 單元138的各個點。明確地說’ CA接觸點186、187設置 在SRAM記憶單元138中，用以耦接主動半導體區12、18 内的擴散區和位元線（未繪示）》CA接觸點i88、i89設置 在SRAM記憶單元丨38中，用以耦接第—與第二反相器的 閘導體結構和字元線（未繪示）。C A接觸點丨9〇、i 9丨設置 在SRAM記憶單元138中，用以耦接主動半導體區12、18 内的擴散區和接地電位（GND)線。CA接觸點192、193設 半導體區14、 置在SRAM記憶單元138中，用以耦接主動 16和電源供應電位（vdd)線。 層内連線的金屬

内連線的金屬如上所述，結合半導體架# mm 接著進行標準製程，其包括用於Ml 層、層間介電層、 ，可形成内部交 層内連線來形成 和由石夕化物層1 80所定義的電性連接架梅 又稱接局部内連線。因此，不需使用Μι 内部交又耦接内連線。 28 200901447 對第18圖的SRAM記憶單元138來說，受限於Ml層 内連線之最低佈局要求的單元縮減不再是問題。再者，由 於未使用内部CA接觸點’故可適當地進行〇pc及可靠地 印刷剩餘的CA接觸點186~193。 在類似的傳統SRAM記憶單元中，半導體架橋121之 批連擴散區121a、121b是由細長之CA接觸點（CABAR接 觸點）來耗接，其連接導線140和半導體架橋121。需要使 用類似的細長CABAR接觸點耦接該半導體架橋11 9和導 線136。這些細長之CABAR接觸點和周圍之CA接觸點 186~1 93極難印至所示的單元佈局中，此乃因沒有足夠的 空間來進行適當OPC調整。利用本實施例之矽化物層1 80 和電性連接架橋可免除使用CAB AR接觸點。 第1 9圖為設計流程2 0 0之實施例的方塊圖。設計流程 200視待設計的積體電路（ic)類型而定。例如’建立特定 功能積體電路（ASIC)的設計流程200不同於設計標準組件 的設計流程200。設計結構202較佳輸入至設計程序204 中，且其來自IP供應者、核心開發者或其他設計公司’或 者來自設計流程的操作員或其他來源。設計結構202包含 利用概圖、高級資料鏈路（HDL)或硬體描述語言（如 Verilog、VHDL、C語言等）形式之含有一或多個SRAM記 憶單元58、98、138的電路。設計結構202可收錄於一或 多個機器可讀取媒體中。例如’設計結構2〇2可為文字檔 或電路圖式。設計程序204最好將電路合成（或轉譯成）網 絡表（netlist)206，其中網絡表206例如為接線、電晶體、 29 200901447 邏輯閘、控制電路、I/O、模型等描述其他連接元件與積體 電路設計電路的清單，且收錄於至少一機器可讀取媒體 中。此可為循環過程，其中視設計規格與電路參數而定， 網狀列表206重新合成一或多次。

設計程序204包括利用各種輸入，例如出自資料庫元 件2 0 8、設計規格2 1 0、特徵資料2 1 2、驗證資料2 1 4、設 計規則2 1 6、和測試資料檔2 1 8 (其可包括測試圖案與其他 測試資訊）的輸入，其中資料庫元件2 0 8可容納一組特定製 造技術（如不同技術節點、3 2奈米、4 5奈米、9 0奈米等） 常用的元件、電路與裝置，包括模型、佈局與符號表示。 設計程序2 0 4更包括標準電路設計程序，例如時序分析、 驗證、設計規則檢查、位置與路由作業等。該領域中熟習 此積體電路設計技藝者在不脫離本發明之精神和範圍内， 當可理解電子設計自動化工具的可能限度和設計程序 204 的應用範圍。本發明之設計結構不限於任一特定設計流程。 設計程序204較佳為將本發明第6、1 2、1 8圖所示之 至少一實施例，以及任一附加的積體電路設計或資料（若有） 轉譯成第二設計結構2 2 0。設計結構2 2 0以交換積體電路 佈局資料（如儲存在 GDSII(GDS2)、GLl、OASIS的資訊） 的資料格式或其他適合儲存此設計結構的格式常駐於儲存 媒體。設計結構2 2 0包含諸如測試資料檔、設計内容檔、 製造資料、佈局參數、接線、金屬層、通孔、形狀、生產 線路徑資料、和其他半導體製造業者生產本發明第6、I 2、 1 8圖所示之至少一實施例所需的資料等資訊。設計結構 30 200901447 2 2 0接著執行階段2 2 2，在此階段中，設計結構2 2 0例如繼 續完成樣品、釋出製造、發給光罩廠、送到其他設計廠、 送回給消費者等。

在此所用之諸如「垂直」、「水平」等名稱乃舉例設立 參考架構，而非加以限定。「水平」在此是定義為與半導體 晶圓或基材一般平面平行的平面，而不管其實際的三維空 間方位。「垂直」是指垂直上述定義之水平的方向。諸如 「上」、「上_方」、「下」、「側」（如「側壁」）、「較高」、「較 低」、「上面」、「下方」和「底下」等名稱是相對水平面定 義。應理解其他參考架構也可用來描述本發明之實施例。 以”上”描述二層關係表示此二層至少部分接觸。以”上面” 描述則表示二層相當靠近，但二層間可能有一或多個中間 層，故二層不一定會有所接觸。在此之「上j或「上方」 皆非暗指任一方向性。 本文中以特定順序的製造階段和步驟來製造半導體結 構。然而應理解此順序可與文中所述者有所不同。例如， 可交換二或多個製造步驟的順序。再者，二或多個製造步 驟可同時或不完全同時進行。此外，可省略一些製造步驟 及增加其他製造步驟。應理解這些改變皆落在本發明之保 護範圍内。亦應理解本發明之特徵結構不必然按比例繪製 於圖式中。 雖然本發明已以較佳實施例揭露如上，且實施例的敘 述相當詳盡，但其並非用以限定後附申請專利範圍的界定 範圍。任何熟習此技藝者當能輕鬆了解其他優點和變化。 31 200901447 因此，本發明的廣義範圍不侷限於特定細節、設備、方法 和所述實施例。故在不脫離本發明之精神和範圍内，其當 可作各種之更動與潤飾。 【圖式簡單說明】 併入及構成部分說明書的所附圖式繪示本發明多個實 施例，且配合上述發明說明來詳加說明本發明原理。 第1〜6圖顯示部分基材在根據本發明實施例之處理方 法的連續製造階段中的截面圖。 第5 A圖為大致沿著第5圖之線5A-5A截切的截面圖。 第5 B圖為大致沿著第5圖之線5 B - 5 B戴切的截面圖。 第 7〜1 2圖為部分基材在根據本發明實施例之處理方 法之連續製造階段中的截面圖。 第1 3〜1 8圖為部分基材在根據本發明實施例之處理方 法之連續製造階段中的截面圖；其中 第17A圖為大致沿著第17圖之線17A-17A截切的截 面圖； 第1 7 B圖為大致沿著第1 7圖之線1 7 B -1 7 B截切的截 面圖；及 第17C圖為大致沿著第17圖之線17C-17C截切的載 面圖。 第1 9圖為用於半導體設計、操作及/或測試的設計流 程圖。 32 200901447

明 說 Jgu # 符 件 元 要 主 rL 10、110 基材 11 主體區 12、 14、 16、 18、 112、 114、 116、 118 半導體區 15 井區 20、120 淺溝渠隔離區 22、122 閘介電層 24 、 37 、 39 、 41 、 124 ' 137 、 141 表面 26、 28、 30、 32、 34、 35、 126 電晶體 128、 130 ' 132、 134、 135 電晶體

36、 38、 40、 136、 140 導線 36a~b ' 38a~b、40a~b、136a~b、140a〜b 線段 37a~b、 39a~b、 41a〜b、 72〜79 側壁 137a〜b 、 141a〜b 、 172〜178 側壁 42 、 44 、 46 、 48 、 50 、 52 、 142 、 144 、 150 、 152 間隙壁 54 源極區 55 通道區 56 汲極區 5 8、98、13 8 記憶單元 60 > 160 光阻層 62 、 64 、 66 、 68 、 70 、 162 、 164 、 166 、 168 開 口 80、 180 矽化物層 85 ' 1 13 介電層 86〜93 、 100〜103 、 186〜 193 接觸點 104、 10 6 金屬線 111 晶圓 119、 121 架橋 121a 〜 b 擴散區 200 設計流程 202、 220 設計結構 204 設計程序 206 網狀列表 208 資料庫元件 210 設計規格 33 200901447 2 12 特徵資料 214 驗證資料 216 設計規則 218 測試資料檔 222 階段

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Claims (1)

1. 200901447 十、申請專利範圍： 1. 一種半導體元件結構，其包含： 一第一半導體區，其具有一第一雜質摻雜區； 一第二半導體區，其與該第一半導體區並置； 一第一介電區，位於該第一半導體區與該第二半導體區 之間； 一第一閘導體結構，其從該第一半導體區延伸越過該第 一介電區而至該第二半導體區，並且該第一閘導體結構的 一第一側壁位於該第一半導體區上；以及 一第一電性連接架橋，其位於該第一半導體區上，且該 第一電性連接架橋電性連接該第一半導體區中的該第一雜 質摻雜區和該第一閘導體結構的該第一側壁。 2. 如申請專利範圍第1項所述之元件結構，其中該第一閘 導體結構包括藉由該第一側壁而相連的一第二側壁與一第 三側壁，該第二側壁與該第三侧壁從該第一側壁延伸越過 該第一半導體區、該第一介電區和該第二半導體區。 3. 如申請專利範圍第2項所述之元件結構，其中該第一側 壁與一部分的該第一電性連接架橋直接實體接觸，並且該 元件結構更包含： 一第一介電間隙壁，其位於該第一閘導體結構的該第二 側壁上；以及 35 200901447 一第二介電間隙壁，其位於該第一閘導體結構的 側壁上。 4. 如申請專利範圍第1項所述之元件結構，更包含 一第三半導體區，其與該第一半導體區並置，使 一半導體區位於該第二半導體區與該第三半導體區 且該第三半導體區具有一第二[h2]雜質摻雜區；以及 一第二介電區，其位於該第一半導體區與該第三 區之間。 5. 如申請專利範圍第4項所述之元件結構，更包含 一導線，從該第一半導體區延伸越過該第二介電 該第三半導體區，該導線具有位於該第二半導體區 第一側壁和位於該第三半導體區上的一第二側壁， 線電性連接該第一雜質摻雜區與該第二雜質摻雜區 6. 如申請專利範圍第5項所述之元件結構，其中該 性連接架橋的另一部分電性連接該第一半導體區中 一雜質摻雜區和該導線的該第一側壁。 7. 如申請專利範圍第4項所述之元件結構，更包含 一半導體架橋，其橫跨該第一介電區以連接該第 體區與該第三主動半導體區，該半導體架橋電性連 該第三 得該第 之間， 半導體 區而至 上的一 且該導 〇 第一電 的該第 二半導 接該第 36 200901447 一雜質摻雜區與該第二雜質摻雜區。 8. 如申請專利範圍第4項所述之元件結構，更包含： 一第一接觸點，其電性耦接該第一半導體區中的該雜質 摻雜區； 一第二接觸點，其電性耦接該第二半導體區中的該雜質 摻雜區；以及 —金屬線，其在該第一接觸點與該第二接觸點之間定義 出一電性連接架橋。 9. 如申請專利範圍第1項所述之元件結構，其中該雜質摻 雜區包含一第一電晶體的一汲極，且更包含： 一第二電晶體，其包含定義在該第二半導體區中的一源 極區、定義在該第二半導體區中的一汲極區以及定義在該 第二半導體區中且介於該源極區與該汲極區之間的一通道 區，且一部分的該第一閘導體結構位於該通道區上。 1 0.如申請專利範圍第1項所述之元件結構，其中該第一 閘導體結構包含一導線，該導線分割成一支撐該第一侧壁 的第一線段和一具有面對該第一側壁之第二側壁的第二線 段，該第一線段與該第二線段位於同一直線。 11.如申請專利範圍第1 0項所述之元件結構，更包含： 37 200901447 一第二介電區，其鄰接該第一半導體區，且該第二線段 的該第二側壁位於該第二介電區上。 12.如申請專利範圍第1項所述之元件結構，其中該第一 電性連接架橋包含一金屬矽化物層，該金屬矽化物層具有 位於該第一半導體區上的一第一部分和位於該第一閘導體 結構之該第一側壁上的一第二部分，該第一部分與該第二 部分彼此電性相連。 1 3 .如申請專利範圍第1項所述之元件結構，其中該第二 半導體區包括一第二雜質摻雜區，且更包含： 一第二閘導體結構，其在該第一半導體區與該第二半導 體區之間延伸，且該第二閘導體結構的一第二側壁位於該 第二半導體區上；以及 一第二電性連接架橋，其延伸越過該第二半導體區，且 該第二電性連接架橋電性連接該第二半導體區中的該第二 雜質摻雜區和該第二閘導體結構的該第二側壁。 1 4. 一種製造基材中之一半導體元件結構的方法，該半導 體元件結構包含並置的一第一半導體區與一第二半導體區 以及一位於該第一半導體區與該第二半導體區之間的第一 介電區，該方法包含： 形成一第一雜質摻雜區於該第一半導體區中； 38 200901447 形成延伸越過該第一介電區且位於該第一半導體區與 該第二半導體區之間的一第一導線； 移除該第一導線的一區段而定義出位於該第一半導體 區上的一第一側壁；以及 形成一位在該第一半導體區上的第一電性連接架橋，用 以電性連接該第一半導體區中的該第一雜質摻雜區和該第 一導線的該第一側壁。 15.如申請專利範圍第14項所述之方法，其中移除該第一 導線之該區段的步驟更包含： 使用一修剪光罩（trim mask)，該修剪光罩具有暴露出該 第一導線之該區段的一開口；以及 蝕刻暴露出的該第一導線之該區段。 1 6.如申請專利範圍第1 5項所述之方法，其中該第一導線 包括藉由該第一側壁而相連的一第二側壁與一第三側壁， 該第二側壁與該第三側壁從該第一側壁延伸越過該第一半 導體區、該第一介電區以及該第二半導體區，且該方法更 包含： 在蝕刻暴露出來的該第一導線之該區段以前，於該第二 侧壁與該第三側壁上形成側壁間隙壁。 17.如申請專利範圍第14項所述之方法，更包含： 39 200901447 形成一第二導線，其延伸越過該第一介電區且位於 一半導體區與該第二半導體區之間，其中該第一導線 第二導線為實質平行且藉由一間隙壁而隔開；以及 移除該第二導線的一區段而定義出位於該第一半 區上的一第二側壁和位於該第二半導體區上的一第 壁。 1 8.如申請專利範圍第1 7項所述之方法，其中形成該 電性連接架橋的步驟更包含： 形成一金屬石夕化物層，該金屬石夕化物層具有位於該 半導體區上的一第一部分、位於該第一導線之該第一 上的一第二部分，以及位於該第二導線之該第二側壁 一第三部分，其中該金屬矽化物層的該第一部分、該 部分與該第三部分彼此電性相連。 19.如申請專利範圍第14項所述之方法，其中該第一 包括藉由該第一側壁而相連的一第二側壁與一第三側 該第二側壁與該第三側壁從該第一側壁延伸越過該第 導體區、該第一介電區和該第二半導體區，且該方法 含： 在移除該第一導線的該區段之前，於該第二側壁與 三側壁上形成側壁間隙壁。 該第 和該 導體 三側 第一 第一 側壁 上的 第二 導線 壁， 一半 更包 該第 40 200901447 20.如申請專利範圍第14項所述之方法，其中形成該第一 電性連接架橋的步驟更包含： 形成一金屬矽化物層，該金屬矽化物層具有位於該第一 半導體區上的一第一部分和位於該第一導線[h3]之該第一 側壁上的一第二部分，其中該金屬矽化物層的該第一部分 與該第二部分彼此電性相連。 2 1.如申請專利範圍第2 0項所述之方法，更包含： 形成一實質上與該第一導線平行的第二導線，且該第二 導線和該第一導線以一間隙壁隔開；以及 移除該第二導線的一區段而定義出位於該第一半導體 區上的一第二側壁。 22. 如申請專利範圍第2 1項所述之方法，其中該金屬矽化 物層具有位於該第二側壁上的一第三部分，該第三部分電 性連接該第一部分和該第二部分。 23. 如申請專利範圍第14項所述之方法，其中該基材更包 含與該第一半導體區並置的一第三半導體區以及位於該第 一半導體區與該第三半導體區之間的一第二介電區，且該 方法更包含： 形成一第二雜質摻雜區在該第二半導體區中； 形成延伸越過該第二介電區且位於該第一半導體區與 41 200901447 該第三半導體區之間的一第二導線；以及 移除該第二導線的一區段而定義出位於該第一半導體 區上的一第二側壁和位於該第三半導體區上的一第三側 壁。 24.如申請專利範圍第23項所述之方法，更包含： 形成延伸越過該第一半導體區的一第二電性連接架 橋，用以電性連接該第一半導體區中的該第一雜質掺雜區 和該第二導線的該側壁。 2 5.如申請專利範圍第23 [h4]項所述之方法，更包含： 形成延伸越過該第三半導體區的一第三電性連接架 橋，用以電性連接該第二半導體區中的該第二雜質摻雜區 和該第二導線的該側壁。 2 6. —種實施成一機器可讀取媒體的設計結構，用以設 計、製造或測試一設計，該設計結構至少包含： 一第一半導體區，其具有一雜質摻雜區； 一第二半導體區，其與該第一半導體區並置； 一第一介電區，位於該第一半導體區與該第二半導體區 之間； 一第一閘導體結構，從該第一半導體區延伸越過該第一 介電區而至該第二半導體區，該第一閘導體結構的一第一 42 200901447 側壁位於該第一半導體區上；以及 一第一電性連接架橋，其位於該第一半導體區上，該第 一電性連接架橋電性連接該第一半導體區中的該雜質摻雜 區和該第一閘導體結構的該第一側壁。 2 7 ·如申請專利範圍第2 6項所述之設計結構，其中該設計 結構包含一描述該設計的網絡表（netlist)。 2 8.如申請專利範圍第2 6項所述之設計結構，其中該設計 結構以用來交換積體電路佈局資料的資料格式常駐於一儲 存媒體。 2 9.如申請專利範圍第2 6項所述之設計結構，其中該設計 結構包括測試資料檔、特徵資料、驗證資料或設計規格至 少其中一者。 (. 43