TW200839866A - Methods for recess etching - Google Patents

Methods for recess etching Download PDF

Info

Publication number
TW200839866A
TW200839866A TW096147739A TW96147739A TW200839866A TW 200839866 A TW200839866 A TW 200839866A TW 096147739 A TW096147739 A TW 096147739A TW 96147739 A TW96147739 A TW 96147739A TW 200839866 A TW200839866 A TW 200839866A
Authority
TW
Taiwan
Prior art keywords
substrate
gas
etching
recess
layer
Prior art date
Application number
TW096147739A
Other languages
English (en)
Inventor
Meihua Shen
Rong Chen
Scott M Williams
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of TW200839866A publication Critical patent/TW200839866A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Description

200839866 九、發明說明： 【發明所屬之技術領域】 本發明的實施例大致關於半導體基板上之元件的製 造，更具體地，係關於在製造上述元件期間的凹槽蝕刻方 法。 【先前技術】 特大型積體（Ultra Large Scale Integrated Circuit， ULSI)電路可在半導體基板（諸如矽（Si)晶圓）上，形成超 過一百萬個電子元件（例如，電晶體），並且相互合作執行 元件中的不同功能。典型地，ULSI電路中使用的電晶體是 互補金屬氧化物半導體（complementary
metal-oxide-semiconductor，CMOS )場效應電晶體。CMOS 電aa體通㊉具有源極區域、没極區域，以及在源極和没極 之間的通道區域。爲了控制源極和汲極之間的傳導，在通 道區域上方形成含有多晶矽閘電極的閘極結構，並通過閘 ί/ 極介電層將其與通道區域分隔。 可藉由例如應變工程（strain engineering)的方式，改進 上述兀件的性能。例如，可對沈積材料的原子晶格施加應 力，以改進材料其自身，或下層或上層材料的電性，其中 該下層或上層材料亦承受該經加壓的沈積材料所施加的力 而變形，進而可增加半導體（諸如矽）之載子的遷移率。這 種增加遷移率增加了摻雜矽半導體的飽和電流，藉此改進 匕們的ί生月b。在CMOS示例中，可以藉由沈積具有内部壓 5 200839866 應力或拉伸應力的電晶體組成材料，進而將局部晶格應變 引入到電晶體的通道區域中。 在部分實施例中，其可藉由部分地餘刻掉在閘極結構 下的矽基板，並於其上沈積矽一鍺層’以在元件中引入應 變而實現。通常地，將閘極結構下的矽基板橫向蝕刻到鄰 近基板之通道區域的點，以增強Si-Ge應變效應。然而， 隨著技術節點不斷的縮短，例如從65 nm節點到45nm節 點、甚至到3 2 nm節點，在用於形成這些結構的蝕刻製程 上’產生了更嚴苛的限制。例如，較淺的接面深度限制了 石夕基板可垂直蝕刻的距離。就此而言，垂直與橫向蝕刻距 離的比值減小，因而不利地限制了用於製造這些結構，可 能需要更大的垂直蝕刻對橫向蝕刻之比值的傳統蝕刻製 程。而且’因基板上所形成結構之更緊密間距所引起的微 載效應（microloading effects)，進一步惡化因增加餘刻製 程之垂直餘刻與橫向蝕刻需求所引起的問題。 因此’需要一種用於凹槽蝕刻的改進蝕刻製程。 【發明内容】 於此提供了 一種用於凹槽蝕刻的方法，其利於改進橫 向與垂直蝕刻比值需求，因此在保持相對淺的垂直蝕刻深 度的同時，能夠實現更深的凹槽蝕刻。對於橫向與垂直蝕 刻深度比值受限，或需要形成凹槽或空腔的多種應用而 言，這種增強橫向蝕刻方法提供多種益處。在部分實施例 中 種凹槽餘刻方法包括提供一基板，該基板具有結構 6 200839866 形成於其上；使用第一蝕刻製程，以在至少部分位於該結 構下方的基板中形成凹槽；在基板上形成選擇性鈍化層； 並且使用第二蝕刻製程在基板中延伸該凹槽。一般在基板 鄰近該結構的區域上，形成選擇性鈍化層，但不形成於該 凹槽中。第一和第二蝕刻製程可以是相同的或不同的製程 在部分實施例中，一種凹槽蝕刻方法包括提供一基 板，該基板具有一經圖案化遮罩形成於其上；使用第一蝕 刻製程經由該經圖案化遮罩在基板中蝕刻出特徵；在該特 徵的側壁上形成保護層；去除該保護層的底部，以暴露出 基板；並且使用第二蝕刻製程在基板中蝕刻出空腔。 【實施方式】 第1A-E圖緣示了根據本發明部分實施例之示例閘極 結構的製造階段。第2圖繪示了根據本發明部分實施例， 用於凹槽餘刻的示例方法，並且參考第1A-E圖於下文中 敘述。適用於此處所揭示之教示的合適反應器包括，例如 分立電漿源（DPS® ) ADVANTEDGEtm反應器，或Dps@l 或DPS®II蝕刻反應器，這些均由加利佛尼亞聖克拉拉的 應用材料公司提供。DPS®ADVANTEDGETM、DPS^或 DP S®II反應器亦可作為由應用材料公司所提供的 CENTURA®集成半導體晶圓製程系統的製程模組。適當蝕 刻反應器的示例實施例將參照第5圖於下文描述。 方法200在步驟2〇2處開始，在本發明的一個示例實 施例中’可提供基柄美搞〗且古 - 恭孜1〇2，暴板lUi具有一不例閘極結構 7 200839866 100形成於其上（如第1A圖所示）。基板i〇2可為石夕基板 而其他類型的基板亦適用。示例閘極結構丨〇 〇可包括閉極 介電層104與硬遮罩108，閘極介電層104具有一閘電極 106形成於其上，而硬遮罩1〇8則在閘電極ι〇6頂上形成 通常將襯墊11 〇和間隙結構11 2放置在閘極結構丨〇〇的任 一側上。在閘極結構1 〇〇上亦可存在蓋層丨丨4。 开> 成示例閘極結構1 〇 0的材料可為適於在閘極結構中 所使用的任何材料。例如，閘極介電層1 04可由二氧化鈐 (Hf02 )、二氧化矽（si02 )或類似材料製成。閘電極 可包括多晶矽或其他導電材料，諸如金屬或含金屬材料。 硬遮罩108可包括高溫氧化物（high temperature oxide , ΗΤΟ )、四乙氧基矽烷（tetraeth〇〇xysilane，te〇s )氧化 物、氮氧化矽（Si0N)、氮化矽（SiN)或類似材料。襯墊 110可能包括熱氧化物（thermal oxide，HTO )或類似材料。 間隙結構11 2可包括氮化矽。蓋層丨丨4可能包括氧化矽。 當知根據此處提供的教示，其他材料亦適於使用。 接下來，在步驟2〇4，利用第一蝕刻製程，在閘極結 構100下面的基板中，形成凹槽116(如第a圖所示）。 第一蝕刻製程為等向性蝕刻製程，其具有一垂直蝕刻組 成，如所不將基板1 〇2蝕刻到垂直深度v，以及將在閘極 結構100下面的基板102橫向地蝕刻到橫向深度L卜凹槽 116的另一描述可包括測量與閘電極ι〇6之鄰邊垂直的凹 槽116内邊的距離，如第1]3圖中距離di所示。 第一餘刻製程可能是任何合適的等向性蝕刻製程。在 8 200839866 蝕刻矽基板的一個示例中，可提供包含三氟化氮（NF3 ) 的製程氣體，可選地，與氯氣（Cl2)、氧氣（〇2)和惰性 氣體（諸如氬氣（Ar ))中的至少一種結合。可利用頻率大 約為13.56 MHz，源功率大約在200-1000瓦間的製程氣體 形成電漿。提供一低偏壓功率，或者可選地沒有偏壓功率， 以伲進基板1 02上全部方向（等向性地）的蝕刻。 在部分實施例中’可執行第一钱刻製程，直到達到預 期爹直蝕刻深度V為止。替代地，可執行第一蝕刻製程， 直刻凹槽11 6獲得預期橫向蝕刻深度L 1。可將第一蝕刻製 程定時，以在預期時段内執行。 接下來，在步驟206處，可在基板1〇2(如第1C和 1 D圖所示）上鄰近閘極結構1 0 〇但不在閘極結構1 〇 〇下方 (即不在凹槽116内）的區域内，選擇性地形成鈍化層i2〇 (在一個實施例中是氧化層）。可藉由選擇性地將基板1 02 暴露於鈍化氣體（諸如氧化層之示例中的含氧氣體）的電 漿，以在基板102上選擇性地形成鈍化層120。在部分實 施例中，鈍化氣體可包括氧基氣體（諸如氧氣（02 )或氦氣 —氣氣（He-〇2));碳系氣體（諸如二敗甲炫（CH2F2)或 其他聚合物形式的氣體）；三氯化硼或類似氣體。亦可使用 額外的製程氣體，諸如一種或多種惰性氣體（諸如氬氣）。 爲了選擇性形成鈍化層120，可藉由將上述的源功率與偏 壓功率結合，以形成非等向性的電漿（如第1C圖中箭頭 118所示）。替代地，可僅使用偏壓功率形成電漿。在部分 實施例中，偏壓功率可為在大約100-700瓦之間或大約200 9 200839866
JL 4 13·56 MHz的信號。非等向性電漿利於在基板i〇2 的暴露IS 0 L , ^織上’但不在基板1〇2受掩蔽的區域内（諸如凹槽 11 6) ’選擇性地形成鈍化層120。電漿的形成可持續一段 夠長的時段’以形成具有適當厚度（諸如幾個奈米，或在 大約 1 一 10 nm之間，或大約3 nm )的鈍化層120 〇在部 刀實施例中’所形成的電漿係長達幾秒、或大約7秒、或 剛好夠形成穩定電漿的時間内。 (") 接下來，在步驟208,可使用第二蝕刻製程將凹槽116 在閑極結構1 00下面延伸到所需的橫向深度L2 (如第1E 圖所不）。該最終橫向深度L2通常取決於將要形成的特定 …構或特定應用的需求。替代地，可將延伸凹槽11 6描述 爲具有内邊對閘電極丨〇6的垂直距離D2 (如第1E圖所 不）°在一個非限制性示例中，在45 nm技術節點的閘極 νΌ構中—根據國際半導體技術藍圖（International Teehnol〇gy Roadmap for Semiconductors，ITRS )，其具有 例如大約320埃或更小的寬度，最終距離D2可至少為約 150埃，取決於最終需求。 第二蝕刻製程可與上述第一蝕刻製程相同。有利地， 純化層120保護基板1〇2不受進一步的非預期的垂直蝕 刻’因而基本保持在步驟204期間，已蝕刻的垂直深度v。 因此，延伸的凹槽11 6之内邊係有利地靠近設置在閘極介 電層104和閘電極1〇6下方基板1〇2的通道區域，進而能 夠基於在基板102頂上和凹槽106内之應變控制層（例如， Si-Ge層或Si-C層）的形成，使PMOS的矽一鍺（Si-Ge) 10 200839866 另外， 層’其 (HM ) 間隙層 (或NMOS的發_碳化物（Si_c))應變效應增強。 純化層的形成有利於在閘極結構⑽頂上形成純化 允許獨立控制蓋氧化物（eap。山6)的開啓、硬遮罩 和間隙的損耗，此利於拓寬用於控制硬遮罩1〇8、 112和特徵依賴微載（micr〇1〇ading)的製程視窗。 步驟選擇性鈍化/橫向蝕刻之製程的示例中，产# 步称208的完成，可終止該方法。替代地，可於多步驟\者
程中依所需重複一個或多個步驟204-208迴圈，以達到 更大的帙向凹槽深度和預期的特徵輪廓。在部分實施例 中，爲了增加橫向蚀刻（增加凹槽深度）以及爲了去除純 化層’可控制步驟2〇8 (第二凹槽步驟），以便對鈍化層提 供較低的選擇性。替代地或結合地，在部分實施例中，爲 了在夕步驟製程期間控制鈍化層的厚《，可增加鈍化層移 除步驟。 在凹槽姓刻方法完成後，可去除任何殘餘的鈍化層， 諸如藉由濕式清除製程，或任何用於殘餘鈍化層之類型以 及其他材料（包括基板和閘極結構或其他特徵形成於其上 的其他材料）的合適製程。具有特徵形成於其上的基板，現 可繼續進行其他製程，以完成元件的製造，諸如在閘極結 構不例中’基板頂上和凹槽内及相似位置之應變控制層（例 如Si-Ge層或Si_c層）的磊晶生長。 雖然上述討論係為閘極結構之一個示例類型的製造， 亦可利用於此所揭示之本發明的方法，形成含有不同材料 組合的其他類型閘極結構。另外，在製造程序期間，於積 11 200839866 體電路中，可使用凹槽蝕刻的方法之其他元件和結構的製 造，也可從本發明獲益。例如，在一個非限制性或示例中， 所發明的凹槽蝕刻方法可用於平直閃光堆疊（straight flash stacks)’以獲得wSix和多晶矽層之間的晶粒選擇性。 在部分實施例中，如第3A-E圖和第4圖所示，可利 於製造球形凹槽式通道陣列電晶體（spherical recessed channel array tranSistor，S_RCAT)。第 3A E 圖繪示根據 f ' 本發明部分實施例之示例S-RCAT結構的製造階段。第4 ' 圖繪示根據本發明部分實施例，一用於凹槽蝕刻的示例方 法，且參考第3A_e圖於下文描述。適用於此處所揭示之 教不的合適反應器包括，例如，分立電漿源（Dps(§)) ADVANTEDGETM反應器，或Dps®I或DPSh蝕刻反應 器下面將參考第5圖描述合適之蝕刻反應器的示例實施 例0 方法400在步驟4〇2開始，在本發明的一個示例實施 例中’可提供-基板3〇2，纟具有圖案化遮罩層3〇6形成 於其上（如第3A圖所示）。基板302可為矽基板，雖然其他 類型基板也可使用。圖案化遮罩層3〇6 一般至少具有一特 徵308定義於其中，且為此述用以圖案化基板3〇2的任何 合適遮罩層，諸如光敏感性阻抗層（例如，正型或負型光 阻）或硬遮罩（例如氮化矽（si3N4)、氧化矽（si〇〇或 類似物）。在部分實施例中，可在圖案化遮罩層3〇6和基板 302之間提供-個或多個中介層3()4。例如，在部分實施例 中’中介層304可包括襯墊氧化層（pad 〇xide)、或氧化石夕 12 200839866 (Si〇2 )層。雖然如第3A-D圖所示，部分實施例具有特 定的層’當知根據於此所揭示之教示，在製造S-RCAT或 其他結構時，在基板302上還可能存在其他層。 接下來，在步驟404，使用第一蝕刻製程在基板3〇2 中#刻出特徵308,如第3B圖所示。第一蝕刻製程可為主 要在基板302中餘刻出具有所需深度之特徵308的任何適 當餘刻製程。在钱刻石夕基板的一個示例中，可提供至少一 種含鹵素氣體，諸如三氟化氮（NF3 )、六氟化硫（SF6 )、 溴化氫（HBr )或類似物。例如，在部分實施例中，可提 供高達大約100 sccm的NF3、高達大约5〇 sCCm的SF6和/ 或兩達大約400 sccm的HBr。在部分實施例中，還可至少 提供氣氣（Ch)、氧氣（〇2)或氮氣（n2)中的至少一種。 例如，在部分實施例中，可提供高達大約4〇〇 sccm的Cl2、 同達大約30 seem的〇2，和/或高達大約5〇 scem的n2 〇 可利用適當頻率（諸如大約13·56 mHz )下大約200 -1200瓦之間的源功率，由製程氣體形成電漿。還可提供在 適當頻率（諸如大約2 MHz )下大約150 -300瓦之間的 偏壓功率。在部分實施例中，製程室内的壓力可保持在大 約4- 70 mT〇rr之間。可執行第一蝕刻製程，直到達到預 期垂直蝕刻深度為止，例如，藉由監控蝕刻製程，或藉由 使餘刻製程執行長達一預定的時間。 接下來’在步驟4〇6，可在特徵3〇8内形成防護層31〇 (如第3 C圖所示）。在部分實施例中，可在離子增強氧化 製程中，形成防護層310，例如藉由將基板1〇2暴露於從 13 200839866 含氧氣體（諸如氧氣（02))和一種或多種惰性氣體（諸如氬 氣（Ar))所形成的電聚，以於特徵3〇8内和基板3〇2上形 成氧化物層。離子增強氧化製程利於深度穿入特徵3〇8的 側壁内，以便形成可以抵擋後續製程的保護層31〇。 在部分實施例中，可於製程室内提供大約1〇〇 一 5〇〇 seem之間的〇2和大約100 — 3〇〇 sccm之間的^。可將製 程室的壓力保持在大約4 — 2G mTm之間。可使用在適當 頻率（諸如大約13·56ΜΗζ)下大約5〇〇_15〇〇瓦之間的 源功率，由製程氣體形成電漿。亦可提供在適當頻率（諸 如大約2 MHz)下大約150一 3〇〇瓦之間的偏壓功率。可 維持電聚，直到間隙結冑310達到預期的厚度，例如藉由 監控蝕刻製程，或藉由使蝕刻製程執行長達一預定的時間。 除了側壁外，保護層310通常還沿特徵3〇8的底部312 形成（如第3C圖所示）。因而，在步驟4〇8，可去除或開 啓保護層310的底部312，以便暴露基板3〇2的表面314 (如第3D圖所不）。可藉由任何合適的製程開啟保護層 310的底部312,前述合適之製程係在去除設置在特徵3〇8 側壁上的全部材料之前，可藉由去除底部312的方式，蝕 刻用以形成保護層310的材料。例如，在保護層31〇包括 氧的部分實施例中，可從含氟氣體（諸如四氟化碳（eh)) 形成電漿。亦可提供惰性氣體（諸如氬氣（A〇)。在部分 實施例中，可提供大約1〇〇 — 2〇〇 scem之間的cF4和在大 約 100 - 200 seem 之間的 Ar。 可將製程室的壓力保持在大約4 — 2〇 mT〇rr之間。可 14 200839866 使用適當頻率（諸如大約13·56 Μ ^ ★ Ζ)下大約 200 - looo 瓦之間的源功率，由製程氣體形成 丸f 、 u 取電漿。還可提供適當頻 率（諸如大約2 MHz)下大約3〇〜 JU0瓦之間的偏壓功率。 可維持電漿，直到保護層31〇的底 L, ^ ^ 。卩312完全地或大部分 地去除，例如藉由監控蝕刻製程 健川裂程，或藉由使蝕刻製程執行 長達一預定時間。在步驟406所使用沾田认π丄 α 1之用的用於形成保護層3 j 〇 的離子增強氧化製程’可利於在特徵的側壁上提供強 Γ
固的深氧化層’其可抵擋用以去除保護層31〇底部312的 餘刻製程。 接下來，在步驟410,可在基板3〇2中形成凹槽或空 腔3 1 6。可由第二蝕刻製程形成空腔3〗6 ^第二蝕刻製程可 為在基板302中餘刻出達到一所需尺寸之空腔316的任何 合適的等向性餘刻製程。在蝕刻矽基板的一個示例中，可 提供至少一種含氟製程氣體（諸如三氟化氮（nF3)、六氟化 硫（SF6 )或類似物）。例如，在部分實施例中，可提供高 達大約50 seem的NF3和/或高達大約50 seem的SF6。在 部分實施例中，還可提供氯氣（Cl2)、氧氣（02)、氮氣（N2)、 氬氣（Ar)或氦氣（He )中的至少一種❶例如，在部分實 施例中’可提供高達大約2〇〇 seem的Cl2、高達大約50 seem的〇2、高達大約5〇 seem的N2、高達大約300scem 的Ar、和/或兩達大約4〇〇 seem的He。 可使用在適當頻率（諸如大約13.56 MHz )下大約 200 - 1 500瓦之間的源功率，由製程氣體形成電漿。還可 提供在適當頻率（諸如大約2MHz)下高達約3〇0瓦之間 15 200839866 的偏壓功率。在部分實施例中，可將製程室的壓力保持在 大約4 - 50 mTorr之間。可執行第二蝕刻製程，直到空腔 3 1 6達到預期尺寸，例如藉由監控蝕刻製程，或藉由使蝕 刻製程執行長達一預定時間。 可重複保護層31〇的形成和在基板302中空腔316的 钱刻’直到形成具有預期尺寸的空腔3 1 6，同時有利地不 加寬特徵308。在凹槽蝕刻方法完成後，可去除任何殘餘 氧化物層（例如，保護層3 1 0 )，諸如通過濕式清除製程， 或用於殘餘層類型’以及其他材料（包括基板和形成於其上 之其他特徵的其他材料）的任何適當製程。具有特徵形成於 其上的基板’現在可繼續其他製程，以完成元件的製造， 諸如在S-RC AT示例中，為填充凹槽並且在基板頂上製造 所需的閘極結構。 因此，根據參考第3Α-Ε圖和第4圖上述的本發明實 施例’提供了一種用於蝕刻基板的方法，其可包括提供一 基板’該基板具有經圖案化遮罩層形成於其上；使用第一 #刻製程’利用經圖案化遮罩在基板中蝕刻出特徵；在特 徵的側壁上形成保護層；去除保護層的底部，以便暴露基 板’以及使用第二餘刻製程，在基板中餘刻出空腔。 在上述示例的部分實施例中，經圖案化遮罩層至少是 光阻或硬遮罩中的一種。在部分實施例中，第一蝕刻製程 可為包括至少提供一種含鹵素氣體；並且使用在大約2〇〇 — 1200瓦之間的源功率，由製程氣體形成電漿。在部分實施 例中’形成保護層可包括將基板暴露於從含氧氣體和一種 16 200839866 或多種惰性氣體所形成的電漿，以便在特徵内形成氧化物 層。 在部分實施例中，形成保護層還可包括提供在大約 1 00 - 5 00 seem之間的〇2和在大約1 〇〇 - 300 seem之間的 Ar ;並且使用在大約500 - 1500瓦之間的源功率，由製程 氣體形成電漿。在部分實施例中，去除保護層的底部可包 括提供在大約100 - 200 seem之間的CF4和在大約1〇〇 一 200 seem之間的Ar ;使用在大約200 - 1〇〇〇瓦之間的源 功率，由製程氣體形成電漿；並且維持電漿，直到大致上 去除保護層的底部，且未將保護層從特徵的側壁去除。 在部分實施例中，在基板中蝕刻出空腔可包括形成一 等向性電漿，該等向性電漿係在基板中蝕刻出具有所需尺 寸的空腔。在部分實施例中，在基板中蝕刻出空腔還可包 括至少提供一種含鹵素製程氣體；並且使用在大約200 -1 500瓦之間的源功率，由製程氣體形成電漿。在部分實施 例中，第二蝕刻製程的製程氣體還可至少包括氣氣（Cl2 )、 氧氣（〇2)、氮氣（N2)、氬氣（Ar)或氦氣（He)中的一 種。在部分實施例中，可提供高達大約50 seem的NF3,、 和/或高達大約50 seem的SF6。在部分實施例中，可能提 供高達大約200 seem的Ch、高達大約50 seem的〇2、 南達大約50 seem的N2、高達大約300 seem的Ar、和/ 或兩達大約400 seem的He。 第5圖繪示了可用於實現本發明之示例蝕刻反應器 5〇〇的示意圖。反應器500包括製程室510和控制器540， 17 200839866 製程室510在導電體（壁）530中具有基板支撐基架516» 室510配備了大致平坦的介電層頂板520。室510的 其他實施例可能具有其他類型的頂板，諸如穹形頂板。至 少包括一個感應線圈元件512的天線係設置在頂板520之 上（緣示出了兩個共轴元件512)。通過第一匹配網路519 將感應線圈元件5 1 2連接到電漿功率源5 1 8。電漿源5 1 8 通常能夠在50 kHz到13.56 MHz範圍内的可調頻率下， 産生達到3000W的功率。 通過第二匹配網路524將支撐基架（陰極）516連接 到偏壓功率源522。偏壓源522 —般能夠在大約丨3.56 MHz 的頻率下産生高達5 00W的功率。偏壓功率可能是連續的 或脈衝功率。在其他實施例中，偏壓功率源5 2 2可能是D C 或脈衝DC源。 控制器540包括中央處理器（CPU ) 544、記憶體542、 和用於中央處理器544的支援電路546，並且利於控制室 5 1 0以及蝕刻製程的元件，如上面詳細描述的。 在操作期間，將半導體基板514放置在基架516上， 並且通過進入口 526從氣體面板538施加製程氣體，並形 成氣體混合物550。藉由將從電漿源518和偏壓功率源522 而來的功率分別施加到感應線圈元件5丨2和陰極5丨6，進 而將氣體混合物550在室510中引燃成電漿555。使用節 流閥527和真空泵536控制室510内部的壓力。典型地， 將室壁530連接到電接地534。使用貫穿壁530的含液體 管道控制壁5 3 0的溫度。 18 200839866 通過穩定支撐基架516的溫度以控制基板514的溫 度。在一個實施例中，通過氣體管道549從氣體源548將 氦氣提供到基板下之基架表面中所形成的通道中（未示 出）。氦氣可用於促進在基架516和基板514之間的熱傳 遞。在製程期間，可通過在基架内的電阻加熱器（未示出） 將基架516加熱到穩定狀態溫度（stea(iy state temperature)，並且隨後以氦氣促進基板514的均勻加熱。 使用這種熱控制，使基板514的溫度保持在大約攝氏20 和80度之間。 本領域熟習技藝者應該理解，其他適於實現本發明的 蝕刻室可包括具有遠端電漿源的室、電子迴旋共振 (elecdtron cyclotron resonance，ECR)電漿室和類似物。 爲了利於控制如上所述的製程室510，控制器540可 為能於工業設定中用於控制不同室和次處理器之任何形式 的通用電腦處理器。中央處理器544的記憶體542或電腦 可讀介面可為易於使用的一種或多種記憶體，諸如隨機存 取§己憶體（RAM)、唯讀記憶體（R〇M)、軟碟、硬碟、或 任何其他形式的數位記憶體，局部的或遠端的。將支援電 路546連接到中央處理器544，以利用傳統方式支援處理 器。這些電路包括高速緩衝記憶體、電源、時鐘電路、輸 入/輸出電路和次系統及類似物。一般將本發明之方法以軟 體程式的形式儲存在記憶體542中，當執行時，其可控制 蝕刻反應器5 00，以執行本發明之方法。還可經由相對於 由中央處理器544所控制之硬體遠端放置的第二中央處 19 200839866 理器（未示出）存儲和/或執行軟體程式。 本發明可使用其他半導體基板製程系統實現，其中可 能由本領域熟習技藝者依據使用此處所揭示夕 _ 〈教7F，在不 偏離本發明精神的情況下，可調整製程參數，以達到可接 受的特性。 因此，已提供了一種用於凹槽蝕刻的方法，其利於改 進橫向與垂直#刻比值能力’進而能夠在保持相對淺的垂 直钱刻深度的同時，實現更深的橫向凹槽蝕刻。對於垂直 與橫向蝕刻深度比值受限的多種應用（例如，需要更大的 橫向餘刻和/或更小的垂直蝕刻的應用），這種增強橫向餘 刻方法利於提供多種益處。 雖然上文已描述了本發明的實施例，但在不偏離本發 明的基本範圍的情況下，可設計本發明其他和額外的實施 例，本發明的範圍由申請專利範圍確定。 【圖式簡單說明】 為了可以詳細理解本發明特徵，參考在附圖中部分示 出的實施例，對上面概述的本發明作更加明確的描述。然 而’需要指出的是，附圖僅示出了本發明的典型實施例， 由於本發明可能具有其他等效實施例，因此不能認爲附圖 限制了本發明的範圍。 第1 A _ 1 E圖緣示了根據本發明的部分實施例之閘電極 的製造階段。 20 200839866 第2圖繪示了根據本發明第1 A-E圖所示之部分實施 例的凹槽蝕刻方法。 第3A-3E圖繪示了根據本發明部分實施例之閘電極的 製造階段。 第4圖繪示了根據本發明第3 A-D圖所示之部分實施 例的凹槽蝕刻方法。 第5圖繪示了用以執行本發明之部分方法的示例電漿 製程裝置示意圖。 爲了便於理解，已經儘可能地使用相同元件符號表示 附圖中共用的相同元件。爲了易於理解，簡化了附圖，而 且未按比例緣製。 [主 ‘要 .元 ‘件 符 號說明】 100 示 例 閘 極 結構 102 基 板 104 閘 極 介 電 層 106 閘 電 極 108 硬 遮 罩 110 jjtH 墊 112 間 隙 結 構 114 蓋 層 116 凹 槽 118 箭 頭 120 鈍 化 層 200 方 法 202 步 驟 204 步 驟 206 步 驟 208 步 驟 302 基 板 304 中 介 層 306 圖 案 化 遮 罩層 308 特 徵 21 200839866 3 1 0防護層 314表面 400方法 404步驟 408步驟 500蝕刻反應器 5 1 2感應線圈元件 V 5 1 6基架 5 1 9第一匹配網路 522偏壓源 526進入口 530室壁 536真空泵 540控制器 544中央處理器 i 548氣體源 5 5 0氣體混合物 3 1 2底部 3 1 6空腔 402步驟 406步驟 410步驟 510製程室 514半導體基板 5 1 8電漿功率源 520介電層頂板 524第二匹配網路 527節流閥 5 3 4電接地 538氣體面板 542記憶體 546支援電路 549氣體管道 555電漿 22

Claims (1)

  1. 200839866 十、申請專利範圍： 1· 一種用於蝕刻基板的方法，包括： 提供一基板，該基板具有一結構形成於其上； 使用一第一蝕刻製程，以在至少部分位於該結構下的 該基板中，形成一凹槽； 在該基板上形成一選擇性鈍化層；以及 使用一第二蝕刻製程，以於該基板中延伸該凹槽。 2·如申請專利範圍第1項所述的方法’其中該選擇性 鈍化層係形成在該基板鄰近該結構的區域上，但基本上不 形成在該凹槽中。 3·如申請專利範圍第1項所述的方法，其中該第一蝕 刻製程包括： 提供一製程氣體，該製程氣體包括三氟化氮（NF3) 以及，可選地（optionally)，氯氣（Ch)、氧氣（〇2)或惰 性氣體中的至少一種。 4·如申請專利範圍第1項所述的方法，其中該選擇性 鈍化層包括一氧化物層，該氧化物層係藉由將該基板暴露 於一含氧氣體之電漿而形成，該含氧氣體包括氧氣（〇2) 或氦氣一氧氣（He ·〇2)之至少其中之一。 23 200839866 5·如申請專利範圍第1項所述的方法，其中形成該選 擇性鈍化層包括： 將該基板暴露於一鈍化氣體的電漿，該鈍化氣體包括 一碳系氣體、一聚合物形成氣體或三氣化硼（BC13 )中的 至少一種。 6·如申請專利範圍第5項所述的方法，其中該鈍化氣 體包括二氟曱烷（CH2F2)。 7·如申請專利範圍第1項所述的方法，其中形成該選 擇性鈍化層包括： 將該基板暴露於一電漿；以及 將一偏壓功率施加到一支撑該基板的基板支撐基架。 8·如申請專利範圍第1項所述的方法，其中該閘極結 構具有大約320埃或更小的寬度，且其中在該基板中延伸 該凹槽包括： 將該凹槽蝕刻到至少大約1 50埃的深度。 9.如申請專利範圍第1項所述的方法，還包括： 重複地在該基板上形成該選擇性鈍化層，並且使用該 第二餘刻製程在該基板中延伸該凹槽，直到達到一所需的 凹槽深度。 24 200839866 10. 如申請專利範圍第1項所述的方法，還包括： 在該基板頂上和該凹槽内形成一應變控制層。 11. 如申請專利範圍第1 0項所述的方法，其中該應變 控制層包括一發和鍺層或一梦和礙層。 12. —種用於蝕刻基板的方法，包括： 提供一基板，該基板具有一經圖案化的遮罩層形成於 其上； 使用一第一蝕刻製程，經由該圖案化遮罩在該基板中 蝕刻出一特徵； 在該特徵的側壁上形成一保護層； 去除該保護層的底部，以暴露出該基板；以及 使用一第二蝕刻製程在該基板中蝕刻出一空腔。 13. 如申請專利範圍第12項所述的方法，其中該第一 蝕刻製程包括： 提供至少一含齒素製程氣體；以及 使用一約200 - 1200瓦的源功率，由該製程氣體形成 一電装。 14. 如申請專利範圍第12項所述的方法，其中形成該 25 200839866 保護層包括： 將該基板暴露於一電漿，以於該特徵内形成一氧化物 層，該電漿由一含氧氣體以及一或多惰性氣體所形成。 15.如申請專利範圍第14項所述的方法，還包括： 提供約 100 - 500 seem 間的 〇2 和約 100 — 300 seem 間的Ar ;以及 使用一約500 -1500瓦的源功率，由該製程氣體形成 一電漿。 26
TW096147739A 2006-12-13 2007-12-13 Methods for recess etching TW200839866A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US86983206P 2006-12-13 2006-12-13
US11/954,981 US20080146034A1 (en) 2006-12-13 2007-12-12 Method for recess etching

Publications (1)

Publication Number Publication Date
TW200839866A true TW200839866A (en) 2008-10-01

Family

ID=39156405

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096147739A TW200839866A (en) 2006-12-13 2007-12-13 Methods for recess etching

Country Status (6)

Country Link
US (1) US20080146034A1 (zh)
EP (1) EP1933375A3 (zh)
KR (1) KR20080055708A (zh)
SG (1) SG144077A1 (zh)
TW (1) TW200839866A (zh)
WO (1) WO2008076812A2 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8118946B2 (en) * 2007-11-30 2012-02-21 Wesley George Lau Cleaning process residues from substrate processing chamber components
US20100109045A1 (en) * 2008-10-30 2010-05-06 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing stress-engineered layers
US8993449B2 (en) * 2009-08-14 2015-03-31 Ulvac, Inc. Etching method
US9054130B2 (en) * 2009-08-27 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bottle-neck recess in a semiconductor device
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
KR102171023B1 (ko) * 2014-07-21 2020-10-29 삼성전자주식회사 반도체 소자 제조방법
KR102509925B1 (ko) 2015-12-03 2023-03-15 삼성전자주식회사 반도체 소자의 제조 방법
US10090378B1 (en) * 2017-03-17 2018-10-02 International Business Machines Corporation Efficient metal-insulator-metal capacitor
US11855093B2 (en) * 2021-07-09 2023-12-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof
KR20240052809A (ko) * 2021-09-02 2024-04-23 램 리써치 코포레이션 탄소 함유 층을 에칭하기 위한 방법 및 장치
CN114005743B (zh) * 2021-10-13 2022-08-30 华中科技大学 一种方片半导体脉冲功率开关及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5198390A (en) * 1992-01-16 1993-03-30 Cornell Research Foundation, Inc. RIE process for fabricating submicron, silicon electromechanical structures
DE4241045C1 (de) * 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
WO1994018697A1 (en) * 1993-02-04 1994-08-18 Cornell Research Foundation, Inc. Microstructures and single mask, single-crystal process for fabrication thereof
US6495900B1 (en) * 1997-11-12 2002-12-17 Micron Technology, Inc. Insulator for electrical structure
EP1077475A3 (en) * 1999-08-11 2003-04-02 Applied Materials, Inc. Method of micromachining a multi-part cavity
US7816188B2 (en) * 2001-07-30 2010-10-19 Sandisk 3D Llc Process for fabricating a dielectric film using plasma oxidation
FR2834382B1 (fr) * 2002-01-03 2005-03-18 Cit Alcatel Procede et dispositif de gravure anisotrope du silicium a haut facteur d'aspect
US6784076B2 (en) * 2002-04-08 2004-08-31 Micron Technology, Inc. Process for making a silicon-on-insulator ledge by implanting ions from silicon source
US6908862B2 (en) * 2002-05-03 2005-06-21 Applied Materials, Inc. HDP-CVD dep/etch/dep process for improved deposition into high aspect ratio features
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US20050287740A1 (en) * 2004-06-24 2005-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of forming a split-gate flash memory cell
US7115955B2 (en) * 2004-07-30 2006-10-03 International Business Machines Corporation Semiconductor device having a strained raised source/drain
KR100688547B1 (ko) * 2005-05-18 2007-03-02 삼성전자주식회사 Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법
US7303999B1 (en) * 2005-12-13 2007-12-04 Lam Research Corporation Multi-step method for etching strain gate recesses

Also Published As

Publication number Publication date
SG144077A1 (en) 2008-07-29
WO2008076812A2 (en) 2008-06-26
EP1933375A2 (en) 2008-06-18
WO2008076812A3 (en) 2008-10-16
EP1933375A3 (en) 2009-04-29
US20080146034A1 (en) 2008-06-19
KR20080055708A (ko) 2008-06-19

Similar Documents

Publication Publication Date Title
TW200839866A (en) Methods for recess etching
CN108475695B (zh) 制造用于半导体应用的环绕式水平栅极器件的纳米线的方法
TWI483305B (zh) 使用電漿脈衝來控制溝槽微負載的方法
US7368394B2 (en) Etch methods to form anisotropic features for high aspect ratio applications
US7368392B2 (en) Method of fabricating a gate structure of a field effect transistor having a metal-containing gate electrode
US6767824B2 (en) Method of fabricating a gate structure of a field effect transistor using an alpha-carbon mask
US8501626B2 (en) Methods for high temperature etching a high-K material gate structure
CN111799173B (zh) 半导体元件的制造方法以及等离子体处理装置
US8518786B2 (en) Process for forming a metal oxide semiconductor devices
WO2019013949A1 (en) SELECTIVE OXIDATION FOR MANUFACTURING NANOWIRES FOR SEMICONDUCTOR APPLICATIONS
US20070202700A1 (en) Etch methods to form anisotropic features for high aspect ratio applications
US6902681B2 (en) Method for plasma etching of high-K dielectric materials
US6855643B2 (en) Method for fabricating a gate structure
US9780000B2 (en) Method for forming spacers for a transitor gate
US9064812B2 (en) Aspect ratio dependent etch (ARDE) lag reduction process by selective oxidation with inert gas sputtering
US7910488B2 (en) Alternative method for advanced CMOS logic gate etch applications
US9704720B2 (en) Uniform, damage free nitride ETCH
US20050176191A1 (en) Method for fabricating a notched gate structure of a field effect transistor
CN113113308B (zh) 半导体器件及其形成方法
US9627216B2 (en) Method for forming features in a silicon containing layer
CN101290866A (zh) 凹槽蚀刻方法
US20150228503A1 (en) Hardmask trimming in semiconductor fin patterning
CN118696400A (zh) 高度选择性硅蚀刻
CN113113310A (zh) 半导体器件及其形成方法
TW201921455A (zh) 製造用於水平環繞式閘極元件的接面及間隔物之方法