TW200529377A - Phase change memory cell and method of its manufacture - Google Patents
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Description
200529377 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於一種相變記憶體晶胞及其製造方法，且特 別是有關於一種具有隨溫度改變而產生兩種轉態之記憶體 晶胞’且該記憶體晶胞的材質可有效、迅速地變換成其中 一種轉態。本發明亦有關於一種製造相變記憶體晶胞之方 法。 【先前技術】 相變δ己憶體晶胞眾所週知’例如由l a i所提出，於2 〇 〇 3年1 月28日公告之第6，512，24 1號美國專利（簡稱"2 4 1，，專利 案），以及由Mai mon所提出，於2 00 3年7月2日公開之第 2 0 0 3 0 1 2 2 1 5 6號美國專利申請案（簡稱”丨5 6 "專利申請案）， 後來亦有許多關於相變記憶體晶胞之技術。 月 許多不同的材質存在有兩種或是兩種以上的狀能，直中為 :於明確辨認之故’使存在有兩種狀態之材質特別適用於 數位化的記憶體。上述許多的材質呈現非均
晶質狀態，隨溫度改變而引起熱感應 H 上，當材質處於非均質狀態(具有高素 象基/ 構），將呈現高電阻值，而當材#虛 a 心原于，，、〇 整齊棑列之；？ + & - > μ :材質處於結晶質狀態（具有較 是稱為"重置（Reset)"之狀態代表是，， 負狀L戈 晶質狀筚戋是稱Λ "讯宗Μ +、" 0之邏輯狀態，而、结 :負狀L :¾疋稱為β又疋（Set)"狀態代表 …此相變元件視為一種非揮發性 2 J =， 可於高電阻…電阻值之間產生可逆的交ίϊΓ
第6頁 200529377 五、發明說明（2) 硫屬材質（Chalcogenide)為一種包括VI族元素之合金。由 於硫屬材質的相變化迅速且具有可逆性，而且其高電阻值 與低電阻值之間的相變化差異非常明顯，因此硫屬材質合 金特別適合作為記憶體之相變材質。具體而言，硫屬材質 受到溫度改變而產生非均質狀態與結晶質狀態之間的交替 變化可在奈秒範圍之内完成，而且其對應的高電阻值與低 電阻值之間的差異性高達6個等級。 習知技術揭露許多用於記憶體之硫屬材料，包括二元化合 金，例如銻化鎵（GaSb)、銻化銦（InSb)、硒化銦（InSe)、 碲化銻（Sb2Te3)及碲化鍺（GeTe)，包括三元化合金，例如 Ge2Sb2Te5、InSbTe、GaSeTe、SnSb 2Te 及 I nSbGe，及包括 四元化合金，例如 AglnSbTe、（GeSn)SbTe、GeSb(SeTe)及 T G 8 lG β 1 5S b 2S 2 ° 記憶體晶胞中硫屬材料隨溫度之改變係由經過阻抗元件的 電流之加熱效應（i 2r )來決定，其中阻抗元件鄰接於硫屬材 料的本體’阻抗元件主要包含導電元件與一硫屬材質層之 間的介面區域。為了讀取記憶體晶胞的資料，切換元件傳 遞電流經過硫屬材質層，然後感測電流的準位（高準位或 是低準位）’以決定記憶體晶胞的狀態（設定或是重置狀 態）。亦可由切換元件控制用於”設定"及”重置”記憶體晶 胞之流經阻抗元件的電流。 當碰屬材質處於非均質狀態，則形成高電阻值（重置狀 態）’使大電流無法通過。然而當硫屬材質處於結晶質狀 態’則形成低電阻值，若是施加的電場足夠大（亦即施加
200529377 五、發明說明（3) " ' --— 的電壓夠南）B夺，由重置狀怨轉換為"設定”狀態。高電 場形成所謂的Poole-Frenkel導電效應足以降低硫屬材料 的電阻值’其中係結合流經阻抗元件的中介電流所產生之 加熱效應，且此電流所產生的熱量將導入材質内，但並不 會熔解該材質。而且在電壓及電流切斷且硫屬材質冷卻下 來之後，Poole-Frenkel導電效應依然存在。高電場及中 介電流持續的時間長度必須足以使硫屬材質内的結晶開始 成核並且成長。 為使硫屬材質由設定狀態轉變為重置狀態，必須在硫屬材 質施加足夠高的電壓，才能產生Poole-Frenkel導電效 應。流經阻抗元件的高電流立即以高於熔化溫度對鄰近的 部分硫屬材質進行加熱。當電流及電壓被移除時，熔化的 硫屬材質立刻因淬火效應而回到非均質狀態。 為了讀取硫屬材質的資料，利用切換元件對硫屬材質施加 較低的電壓。假如硫屬材質處於低電阻值之設定狀態，施 加電壓與阻抗元件的電阻值將會限制流經阻抗元件的電 流，使其不會發生相變化，此時所感測的電流代表是π Γ 之邏輯狀態。假如硫屬材質處於高電阻值之重置狀態，流 經硫屬材質的電流相當小，此時所感測的電流代表是π 〇π 之邏輯狀態。 上述許多晶胞之相變記憶體可以利用CM0S積體電路來實 現，例如"2 4 1，，專利案及，1 1 5 6π專利申請案，以及由 Hudgens戶斤提出，於2 0 0 1年6月30日公告之第6，511，86 2號 美國專利案，揭露了記憶體的實際尺寸、材質及製造流程
第8頁 200529377 五、發明說明（4) 均與CMOS的製程相容。 習知技術使用Μ 0 S F E T作為切換元件，用於控制記憶體晶胞 中流經阻抗元件的電流及施加於硫屬材質的電壓，並且用 以感測或是讀取硫屬材質的電阻值。因此，Μ 0 § F Ε Τ可用於 設定記憶體晶胞，而將硫屬材質的電阻值降低至” 1 ”之邏 輯狀態，並且可用於重置記憶體晶胞，而將硫屬材質的電 阻值升高至"0Π之邏輯狀態。相同的M0SFET用於施加電壓 於記憶體晶胞，或是用於傳送電流經過記憶體晶胞，且電 流的準位表示出晶胞為π設定"或是”重置"狀態。 切換元件需要傳送足夠的功率至阻抗元件來熔化（重置）一 部分的硫屬材質。因為M0SFET的尺寸已經縮小（通道長度 及氧化層厚度減小），所以M0SFET並不是最佳的切換元 件。雖然可藉由提高通過M0SFET的電流密度來增加加熱 量，但是在M0SFET發生崩潰之前，M0SFET施加於硫屬材質 吕己憶體晶胞之電壓受到偈限。因此，由於電阻值在介面區 域的電流加熱效應· i 2r係為介面區域的接觸面積之函數，所 以介於阻抗元件與硫屬材質之間的介面面積應該愈小愈 佳。介面區域的電阻值越高將造成硫屬材質的單位電流量 之加熱更有效率，此即為"2 41"專利案及"1 5 6π專利申請案 欲達到的目標。 則述兩篇專利使用較為複雜的多重沉積步驊及圖案化步 驟，藉由微影製程定義一小導電區域（阻抗元件），且該小 導電區域與一覆蓋的硫屬材質相互接觸。硫屬材質層及一 導電薄膜位於基材表面，其中一部分的硫屬材質及導電薄
200529377 ^_ 五、發明說明（5) 膜所形成的小導電區域係位於設有切換元件之基材表面 上，且基材上亦設有M0SFET或是其他型式的電晶體。硫屬 材質層及導電薄膜約以垂直方式重疊或是堆疊在一起，而 且熱量由垂直方向導入硫屬材質中。 【發明内容 在一實施態 導體基材上 導電薄膜、 基材上，導 行於基材之 介於導電薄 材表面的相 另一實施態 導體基材上 一介電層上 面。接著於 第一端部與 垂直於基材 另一實施態 及延伸導電 侧邊之第一 以薄膜沉積 在一實施態 樣中，本發 所形成之相 相變層及電 電薄膜位於 平面，相變 膜與相變層 變層之間的 樣中*本發 製造相變記 形成導電薄 第一介電層 相變層的第 平面，且以 樣中，本發 薄膜。其中 端部’以定 參數定義介 樣中，本發 明提出一種 變記憶體晶 性阻抗介面 絕緣介電層 層位於絕緣 之間，以介 接合區域來 明提出一種 憶體晶胞之 膜，且導電 上形成一相 一端部形成 接合區域定 明出一種記 延伸導電薄 義具有寬度 面區域之寬 明亦提出一 利用積體電 胞，包含絕 。其中絕緣 ，且導電薄 介電層，電 於導電薄膜 定義電性阻 利用積體電 方法，首先 薄膜平行於 變層，使得 一接合區域 義一電性阻 憶體晶胞， 膜设有接合 及高度之介 度或是局度 種在具有平 路技術在半 緣介電層、 介電層位於 膜的平面平 性阻抗介面 與平行於基 抗介面。 路技術在半 在基材之第 基材之平 導電薄膜的 ’接合區域 抗介面。 包含相變層 於相變層的 面區域，係 〇 面内層介電
200529377 五、發明說明（6) 層之平面半導體基材上製造相變記憶體的方法，且基材設 有内層介電層，首先於内層介電層中之未使用的底層電極 上沉積導電薄膜，且導電薄膜平行於基材表面且具有第一 端部。接著於未使用的導電薄膜上形成第一内金屬介電 層。然後利用穿過第一內金屬介電層及導電薄膜之一溝 渠，以定義導電薄膜之第二端部。最後以相變材質填入溝 渠中，溝渠的一側邊與導電薄膜的第二端部設有介面，該 介面垂直於基材平面。 【實施方式】 本發明較佳實施例之製造及使用方法如下所述。然而本發 明之創新概念亦適用於其他特定的應用領域，且所列舉之 實施例僅便於說明本發明之内容’並非用以限定本發明之 申請專利範圍。 本發明係有關於一種改良的相變記憶體晶胞。較佳實施例 中，利用積體電路技術製造記憶體晶胞且該晶包與電晶體 (如MOSFET)有關聯，其中晶胞與電晶體位於相同的基材 上。本發明所述之"記憶體晶胞n (Memory Ce 1 1 )係指記憶 體的晶胞本身以及與電晶體或是其他切換元件有關之記憶 體單元而言。本發明之製造方 晶胞的方法，較佳的實施態樣 在習知的相變記憶體晶胞中， 疊，相變層平行於基材表面， 層間絕緣層，而曝露出導電元 法係有關於製造相變記憶體 如下文所述。 導電元件與相變層相互重 一個或是多個接觸窗穿過一 件。利用接觸窗的面積來決
200529377 五、發明說明（7) 定介於導電元件與相變層之間的電性連接介面區域，而且 接觸窗及此介面區域的平面均平行於基材。利用微影製程 來決定接觸窗的最小尺寸（亦即最小面積），而接觸窗^的面 積決定介面區域的電阻值對於垂直流經基材進入相變層的 電流以及決定用於設定或是重置相變材質的丨2Γ加熱量，而 控制相變材質的i 2r加熱量之能力則是受限於微影製程。 本發明之較佳記憶體晶胞的實施例中，藉由調整導電元件 與相變層的物理結構’以簡化介於導電元件與相變層之間 介面區域的製造步驟，以更精確地控制相變材質的i ^加熱 量。 本發明之較佳實施例中，導電元件為平行於基材之薄膜， 且導電薄膜與相變層並沒有重疊，而是導電薄膜的端部緊 臨於相變層的側邊，使得介於導電薄膜與相變層之間的電 性接合介面（或是區域）與基材平面行成正交，而導電薄膜 與相變層之間的電流平行於基材。導電薄膜的寬度及高度 決定接合介面的尺寸大小，利用微影製程技術使導電薄膜 (平行於基材平面）的寬度盡量縮小，且利用薄膜沉積製程 決疋導電薄膜（垂直於基材平面）的高度或是厚度。使用薄 膜、/儿積製程所形成的薄膜而度或是厚度遠小於由微影製程 所形成的薄膜厚度。因此，本發明較佳實施例中，介於導 電溥膜與相變層之間的介面區域小於習知技術，且習知技 術需要曝露導電薄膜之製程步驟得以省略。 習知技術中，利用積體電路技術在基材上製造記憶體晶 胞，此記體體晶胞包括介於相變層與導電層之間的介面區
200529377 五、發明說明（8) 域，這些材質層主要是爭行於基材平面，其中介面區域的 面積決定其電阻值及經過的電流，且經過介面區域的電流 產生i 2r加熱量，以用於設定或是重置相變材質為低電阻值 或高電阻值之狀態。習知的積體電路技術將相變層覆蓋在 導電層上或是將導電層覆羞在相變層上，接著進行一連争 複雜的微影製程，僅曝露一小部分的導電層（或是相變層） 之表面，以利用相變層（或是導電層）的表面進行接合 (Engagement)。對於固定的電流而言，接合的面積越小， 越容易對相變材質進行加熱。介於薄膜之間的接合面積平 行於基材平面，且薄膜之間的電流垂直於基材。 第1 A及1 B圖，其分別繪示習知技術之記憶體晶胞1 〇的上視 圖及剖視圖。基材1 2埋設一導電元件1 4，可為M0SFET的沒 極或是源極，或是另一電晶體/切換元件（未圖示）的輸出/ 輸入端。電性連接至導電元件1 4的下側電極1 6具有淺容器 形狀，其中淺容器形狀包括底面1 8及柱狀側壁2 0。之後於 下側電極1 6填入絕緣層2 2及2 4並且環繞下側電極1 6，接著 在下側電極1 6及黏著層2 8上形成相變層2 6，然後在相變層 2 6形成上電極3 0。接著形成黏著層2 8，以作為覆蓋絕緣層 2 2、2 4及下側電極1 6的側壁2 〇之連續層，然後在黏著層2 8 形成狹縫3 2，以曝露出一小部分3 4的側壁2 0。因此，當形 成相變層2 6時’在介於相變層2 6與下側電極丨6之間亦產生 介面區域3 6。 上述之結構1 〇所包含的元件如黏著層2 8及狹縫3 2並不存在 於典型的1C結構中，且在習知的M0SFET製程中並不包括形
200529377 五、發明說明（9) 成這些元件所需的步驟。舉例來說，當利用I C製程技術在 製造相變記憶體形成下側電極時，並不包括形成容器狀之 下側電極1 6。而形成容器狀電極1 6需要傳統的導電層沉積 步驟，而且接著需要以絕緣層2 2覆蓋下方電極1 6，然後平 坦化電極1 6及絕緣層2 2來形成侧壁2 0，並使得絕緣層2 2與 側壁2 0的上層共平面。當進行曝露側壁2 〇的介面區域3 6之 步驟時，需要先沉積黏著層2 8、形成罩幕層（未圖示）以及 形成狹縫3 2。 此外，介面區域36寬度及長度受限於微影製程的參數值， 所以微影製程也會限制介面區域3 6可被最小化之程度。 第2圖顯示一部份的I C記憶體5 0，包括設有晶胞1 0或是其 他習知晶胞之記憶體晶胞矩陣，較佳實施例中，可以本發 明第3-5圖的記憶體晶胞取代之。記憶體晶胞包括M0SFET 5 2或是其他與記憶體晶胞1 〇有關的電晶體，其中在同一列 的M0SFET 52之閘極連接至rn、rn+列導體，且同一行的 M0SFET之源極56連接至CN、CN+行導體。 在1(：記憶體50上的1{及（：導體如同1103[£丁52所示。介於小 部分側壁3 4與相變層之間的介面區域3 6之電阻值以圖示電 阻5 8表示之，上電極3 0連接至電壓源v，且下電極1 8連接 至1105?£丁52的汲極60。1?及（：導體可連接至訊號源極，該 源極選擇性地實現每個晶胞1 〇的設定狀態、重置狀態及讀 取狀態。每個晶胞1 0之操作方式如上所述。 本發明一實施例之記憶體晶胞1 〇 〇，如第3及4圖所示。可 於已經設有M0SFET 104、電晶體或是切換裝置之基材上形
第14頁 200529377 五、發明說明（10) 成記憶體晶胞100，且記憶體晶胞100與mosfet 104相關 聯，而不會影響I c的製程步驟。 記憶體晶胞100包括利用在基材102上的介電層n〇開口 1〇8 所形成之底層電極106，底層電極10 6電性連接至M〇SFET 1 0 4的汲極11 1。實際上，雖然介電層n 〇是由許多如第4圖 所示之組織層所組成，但是介電層u 〇仍然視為連續的結 構，如第3圖所示。本發明可同時形成開口 1 q 8與μ 〇 § ρ e T 10 4的閘介電層112。具體而言，在形成一介電層之後，接 著對此介電層進行圖案化步驟，以定義閘介電層u 2，並 利用該圖案化步驟形成開口 1 〇 8。導電薄膜1丨4的材質例如 可為鈦（Ti)、鎢（W)、鈦鎢（TiW)材料、氮化鈦（TiN)\鈦 紹（TiAl)材料、氮化鋁鈦（TiAIN)材料、氮化鎢鈦（TiWN) 極高導電性材質。 導電薄膜11 4的第一端部11 4a電性連接至底層電極1 〇 6，第 二端部1 1 4 b用於對相變層11 6進行加熱。導電層1 1 4的材質 包括高能隙（Bandgap)、高導電之材質，例如可為多晶 石夕、♦材質及破化石夕，相變層11 6的材質包括V I族元素之 合金，例如銻化鎵（GaSb)、銻化銦（InSb)、硒化銦 (InSe)、碲化銻（Sb2Te3)、碲化鍺（GeTe)、Ge2Sb2Te5、 InSbTe、GaSeTe、SnSb2Te4、InSbGe、AglnSbTe、 (GeSn)SbTe、GeSb(SeTe)及 Te81Ge15Sb2S2，以及其他的二元 化合金、三元化合金及四元化合金。 本發明之相變層116可與MOSFET 104的閘極118同時形成， 其中閘極118以及閘介電層形成MOSFET 104的閘極堆疊
第15頁 200529377 五、發明說明（11) 120。具體而言，先在介電層11 0形成開口 1 2 2，並於開口 1 2 2填入一導電材質，以形成閘極11 8。 當形成開口 1 2 2時，同時形成導電薄膜11 4的開口或溝渠 I 2 4，之後在一部分的開口 1 2 4中填入材質，以形成導電薄 膜114。接著，形成相變層116，如下所述。相變層116及 導電薄膜11 4的第二端部11 4b具有介面區域1 50，以對相變 層11 6進行加熱，如前所述。使用一層或是多層的介電層 II 0，以於溝渠1 5 2形成相變層11 6，將於第5圖作詳述說 明。 電性連接至相變層11 6的上電極1 54係以介電層11 〇之開口 1 5 6形成之。同時形成類似的開口 1 5 8、1 6 0，以作為連接 至M0SFET 104源極166及閘極堆疊120之電極162、164。然 後在最上層的介電層11 〇上分別形成電性連接至電極丨54、 16 2及16 4之導電墊169。 如前所述，介於相變層與導電層之間的最小介面區域受限 於微影製程所能達到的最小尺寸。在第1 A圖中，介面區域 的長度L無法小於形成侧壁34之微影製程所能達到的最小 尺寸，其中側壁的厚度為長度L。此外，微影製程限制狹 縫3 2的最小寬度尺寸，此寬度尺寸為介面區域36的寬度 W。因此最小長度L與最小寬度W的乘積受限於微影製程， 亦即介面區域3 6的最小面積受限於微影製程。 本發明之^施例中，介面區域15〇的面積為導電薄膜114的 寬度W及高度Η的乘積。當微影製程限制導電薄膜j丨4的寬 度w時，微影製程並不會限制導電薄膜114的高度Η。是
第16頁 200529377 五、發明說明（12) 故，雖然在利用微影製成形的溝渠1 2 4上形成導電薄膜 1 1 4，限制溝渠1 2 4的最小寬度W，但是並不會限制導電薄 膜11 4的高度Η，此係因以薄膜沉積技術來形成導電薄膜 1 1 4。因此即使開口 1 2 4的深度受限於微影製程所允許的最 小尺寸，仍可藉由在填入開口 1 2 4的步驟之前，先停止薄 膜沉積步驟，使得導電薄膜11 4的高度Η明顯小於開口 1 2 4 的深度。 導電薄膜11 4的材質如上所述，係利用薄膜沉積技術形成 導電薄膜，且其高度Η遠小於微影製程所能達到的最小高 度。上述之薄膜沉積技術包括物理氣相沉積（PVD)，如熱 蒸鍍及濺鍍，化學氣相沉積（CVD)法，如低壓化學氣相沉 積（LPCVD)法、電漿辅助化學氣相沉積（PECVD)法，原子層 沉積（ALD)法，以及原子層化學氣相沉積（ALCVI))法。 根據上述，介面區域1 50的最小面積Wx H遠小於習知的微 影製程所能達到的面積，可精確控制介面區域i 5 〇的面 積，以及控制以電流來實現對相變層n 6之i ^加熱量。 參考第5圖’其顯示記憶體晶胞的製造方法。在第5八圖 中，於介電層110的第一内層介電層（ILD)17〇之開口 1〇8形 成下接觸墊106。接著在第5B圖中，在第一内層介電層 (ILD) 170上利用微影製程及薄膜沉積製程（非微影製程）形 成導電薄膜114’如上所述。然後在導電薄膜I〗4及第一内 層介電層（ILD)170上形成第一内金屬介電層（IMD)172或是 稱為中介層，如第5C圖所示。之後在第5D圖中，貫穿或是 導電薄膜11 4形成溝渠1 5 2。為了確保第二端部11 4 b電性連 200529377 五、發明說明（13) 接至相變層1 16(利用溝渠152形成之，如第5E圖），溝渠 15 2延伸至第一内層介電層（11^)170，如第51)及5£圖所 示 〇 在第5F圖中，於相變層11 6及第一内金屬介電層（IMDM72 上形成第二内金屬介電層，並且在第二内金屬介 電層（IMD)174的開口 156中形成上電極154，最後在第二内 金屬介電層（IMD)17 4上形成接觸墊169。 雖然本發明已用較佳實施例揭露如上，然其並非 本發明，任何熟習此技藝者，在不脫離本發明之限定 圍内，當可作各種之更動與潤飾，因此本發明之^範 當視後附之申請專利範園所界定者為準。 ”護範園
200529377 圖式簡單說明 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、和優點能更明顯易 懂，特舉較佳實施例，並配合所附圖式，作詳細說明如 下： 第1圖係繪示習知技術之π 2 4 1"專利案及π 1 5 6π專利申請案 之相變記憶體晶胞的部分上視圖及剖視圖。 第2圖係繪示習知技術之多重相變記憶體晶胞之部分視 圖。 第3圖係繪示依據本發明之一實施例之相變記憶體晶胞的 剖視圖 第4圖係繪示依據本發明一部分第3圖中相變記憶體晶胞材 質的熱源之局部放大視圖。 第5圖係繪示依據本發明第3及4圖之相變記憶體晶胞的製 造步驟之側視圖及剖視圖。 【元件代表符號簡單說明】 1 0記憶體晶胞1 2基材 1 4導電元件1 6下側電極 1 8底面2 0側壁 2 2、2 4絕緣層2 6相變層 2 8黏著層3 0上電極 3 2狹縫3 4小部分側壁 3 6介面區域5 0 I C記憶體 52 MOSFET56 源極
第19頁 200529377 圖式簡單說明 6 0汲極1 0 0記憶體晶胞 102 基材 104 M0SFET 1 0 6底層電極1 0 8開口 I 1 0介電層111汲極 II 2閘介電層11 4導電薄膜 114a第一端部114b第二端部 11 6相變層11 8閘極 1 2 0閘極堆疊1 2 2、1 2 4開口 150介面區域152溝渠 1 5 4 上電極 1 5 6、1 5 8、1 6 0 開口 1 6 2、1 6 4電極1 6 6源極 169導電墊170第一内層介電層 172第一内金屬介電層174第二内金屬介電層
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Claims (1)
- 200529377 六、申請專利範圍 "~ 相變 1· 一種利用積體電路技術在半導體基材上所形成之 記憶體晶胞’該相變記憶體晶胞至少包含·· 位於一基材上之一絕緣介電層； 位於該絕緣介電層之一導電薄膜，且該導電薄膜的 行於該基材平面； 位於該絕緣介電層之一相變層，·以及 一電性阻抗介面，介於該導電薄膜與該相變層之間， 於該導電薄膜貞平行於該基材纟面的該相變層二 區域來定義該電性阻抗介面。 ’丨面 2 ·如申請專利範圍第1項所述 體基材上所形成之相變記憶體 阻值與該介面區域的面積成反 該導電薄膜之寬度與垂直於該 度定義該介面區域的面積。 之利用積體電路技術在半導 晶胞，其中該介面區域的電 比，且平行於該基材平面的 基材平面的該導電薄膜之高 用積體電路技術在半導 ’其中利用微影技術形 之寬度’並且以沉積參 薄膜之高度。 3·如申請專利範圍第2項所述之利 體基材上所形成之相變記憶體晶胞 成平行於該基材平面的該導電薄膜 數形成垂直於該基材平面的該導電 4·如申請專利範圍第3項所述 體基材上所形成之相變記憶體 的電流所形成之熱量以平行於 f 2用積體電路技術在半導 晶胞，甘& 具中通過該介面區域 “基材平面的方向由該介面200529377 六、申請專利範圍 區域流入該相變層中。 5 ·如申請專利範圍第4項所述之利用積體電路技術在半導 體基材上所形成之相變記憶體晶胞，其中由該介面區域流 向該相變層的第一電流路徑之方向平行於該基材平面，且 由該相變層流向該接觸墊的第二電流路徑之方向垂直於該 基材平面。 6 ·如申請專利範圍第1項所述之利用積體電路技術在半導 體基材上所形成之相變記憶體晶胞，其中該相變層及該導 電層並非上下重疊。 7. 如申請專利範圍第6項所述之利用積體電路技術在半導 體基材上所形成之相變記憶體晶胞，其中該相變層位於以 介電層形成之溝渠中，且該溝渠的底部平面及該相變層共 平面，或是低於該介電層的較低表面。 8. 如申請專利範圍第7項所述之利用積體電路技術在半導 體基材上所形成之相變記憶體晶胞，更包含該基材上及該 介電層中之電晶體，其中該電晶體的輸出端電性連接於該 導電薄膜的第一端部，且該導電薄膜的第二端部接合於該 介電層，以定義該介面區域。 9. 如申請專利範圍第8項所述之利用積體電路技術在半導第22頁 200529377 六、申請專利範圍 ^ 體基材上所形成之相變記憶體晶胞，其中該電晶體至少包 含設有閘極堆疊之M0SFET，且該導電薄膜與該閘極堆叠之 閘極共平面。 I 0 ·如申請專利範圍第9項所述之利用積體電路技術在半 導體基材上所形成之相變記憶體晶胞，其中： 該介電層至少包含第一材質層、位於該第一材質層上之第 二材質層、以及位於該第二材質層上之第三材質層； 該閘極及該導電薄膜位於該第—材質層、位於該第二材質 層中、且位於該第三材質層下方；以及 、 該相變層位於該第一材質層、且位於該第二材質層及誃 三材質層中。 ™昂 II ·如申請專利範圍第1 〇項所述之利用積體電路技術 導體基材上所形成之相變記憶體晶胞，更包含·· 位於該閘極之一接觸墊；以及 位於該第三材質層之上層材質層，其中位於該相變异 位於該閘極的該接觸墊處於該上層材質層中。 θ刃及 形成一導電薄膜於該基材之第一介電層上 平行於該基材之平面；以及 形成一相變層於該第一介電層上，使得該 12. —種利用積體電路技術在半導體基材上製造相 體晶胞之方法，該製造方法至少包含下列步驟： 。隐 1：層上，且該導電薄膜 使得該導電薄膜的第_第23頁 200529377 六、申請專利範圍 端部與該相變層的第二端部形成/介面區域，該介面區域 垂直於該基材平面，且以^介面區域定義一電性阻抗介 面〇 1 3 ·如申請專利範圍第1 2項所述之利用積體電路技術在半 導體基材上製造相變記憶體晶胞之方法，其中該電性阻抗 ，面的電阻值與該介面區域的面積成反比，且選定平行於 垓基材平面的該導電薄膜之寬度及垂直於該基材平面的該 導電薄膜之高度來定義該介面區威的面積。 1 4.如申請專利範圍第1 3項所述之利用積體電路技術在半 ，導體基材上製造相變記憶體晶胞之方法，其中利用微影技 術形成該導電薄膜之寬度，並且以沉積參數形成該導電薄 膜之高度。 •一種在具有平面内層介電層之平面半導體基材上製造 相、變s己憶體的方法，且該基材設有内層介電層，該方法至 少包含下列步驟·· ’儿積導電薄膜於該内層介電層中之未使用的底層電極上， 且該導電薄膜平行於該基材表面且具有第一端部； $成第一内金屬介電層於未使用的導電薄膜上； =用穿過該第一内金屬介電層及該導電薄膜之一溝渠，以 疋義該導電薄膜之第二端部；以及 以相變材質填入該溝渠中，該溝渠的一侧邊與該導電薄膜第24頁 200529377 六、申請專利範圍 的該第二端部設有一平面區域，該平面區域垂直於該基材 平面。 16·如申請專利範圍第15項所述在具有平面内層介電層之 平面半導體基材上製造相變記憶體的方法，其中包含^内 層介電層中之一第一電極’且沉積該導電薄膜，使得該導 電薄膜的該第一端部與該第一電極形成接觸。 X 口·如申請專利範圍第1 5項所述在具有平面内層介電芦 平面半導體基材上製k相1 a己憶體的方法，其中一邱八 該溝渠位於該内層介電層中。 刀的 18·如申請專利範圍第15項所述在具有平面内層介 平面半導體基材上製造相變記憶體的方法，复二；1電層之 面區域的電流所形成之熱量以平行於該基材平面、< 孩；丨 該介面區域流入該相變層中。 ％ #向由 1 9·如申請專利範圍第1 8項所述在具有平面内居人 平面半導體基材上製造相變記憶體的方法，其電層之 膜的材質至少包含一高能隙、熱導電材質。 亥導電薄 20·如申請專利範圍第18項所述在具有平面内声八 平面半導體基材上製造相變記憶體的方法，二"電層之 族的材質係選自多晶石夕、石夕以及碳化石夕所組成 A、電溥 之方矣群。第25頁 200529377六、申請專利範圍 2 1 ·如申請專利範圍第1 8項所述在具有平面内層介電 平面半導體基材上製造相變記憶體的方法，其中兮/層之 M m 的材質至少包含硫屬材料。 I續 22·如申請專利範圍第21項所述在具有平面内層介電層 平面半導體基材上製造相變記憶體的方法，其中該相^ f 的材質係選自二位元合金、三位元合金以及四位元合金& 組成之族群。 2 3 ·如申請專利範圍第2 2項所述在具有平面内層介電層之 平面半導體基材上製造相變記憶體的方法，其中其中該相 變層的材質係選自 GaSb、InSb、InSe、Sb2Te3、GeTe、 Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe、 AglnSbTe、（GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S私及其 任意組合所組成之族群。 24·如申請專利範圍第2 3項所述在具有平面内層介電層之 平面半導體基材上製造相變記憶體的方法，其中該導電薄 膜的材質係選自多晶矽、矽、碳化矽以及高能隙、熱導電 材質所組成之族群。 25·如申請專利範圍第16項所述在具有平面内層介電層之 平面半導體基材上製造相變記憶體的方法，更包含下列步第26頁 200529377 六、申請專利範圍 驟： 形成一第二内金屬層於該第一内金屬層及未使用的該相變 層之表面上；以及 形成一第二電極於该第二内金屬層中’且與未使用的相變 層之表面形成接觸。 2 6 ·如申請專利範園第2 5項所述在具有平面内層介電層之 平面半導體基材上製造相變記憶體的方法’其中配置該介 面區域、該相變層及該第二電極，使得由該介面區域流向 該相變層的第一電流路徑之方向平行於該基材平面，且由 該相變層流向該第二電極的第二電流路徑之方向垂直於該 基材平面。 2 7 ·如申請專利範圍第2 6項所述在具有平面内層介電層之 平面半導體基材上製造相變記憶體的方法，其中該第一電 極承接該基材上及該介電層中之電晶體輸出端。 28·如申請專利範圍第2 7項所述在具有平面内層介 平面半導體基材上製造相變記憶體的方法，复曰 極連接於一電壓源極。 ’、μ第一電所形成之相變 層與一導電元 積決定電阻值第27頁 200529377 六、申請專利範圍 及流經的電流，該相變記憶體晶胞至少包含一導電薄膜的 該阻抗元件，該導電薄膜並不重疊，且延伸出去，該相變 層以平行於該基材平面的方向，以垂直於該基材的該導電 薄膜之厚度決定該介面區域的電陣值。 3 0 ·如申請專利範圍第2 9項所述之相變記憶體晶胞，其中 以該相變層的側邊以及該導電薄嫉的端部之接合區域定義 介面區域，且該側邊及該端部燊直於該基材平面。 31 ·如申請專利範圍第29項所述之相變記憶體晶胞，其中 該導電薄膜的材質至少包含一高能隙、熱導電材質。 32·如申請專利範圍第29項所述之相變記憶體晶胞，其中 通過該介面區域的電流所形成之熱量以平行於該基材平 的方向由該介面區域流入該相變層中。 33·如申請專利範圍第29項所述之相變記憶體晶胞，且兮 相變記憶體晶胞之電流由介面區域經過相變層到達相變^ 的接觸墊，其中由該介面區域流向該相變層的第—' 9 徑之方向平行於該基材平面，真由該相變層流向該接觸 的第二電流路徑之方向垂直於該基材平面。 塾 3 4 ·如申請專利範圍第2 9項所述之相變記憶體晶胞， tb · 再200529377 六、申請專利範圍 位於該基材上介電層之一薄膜；以及 該相變層位於以該介電層所形成之溝渠中，該溝渠以平行 於該基材平面的方向朝向該相變層，以定義該薄膜的長 度。 3 5 .如申請專利範圍第2 9項所述之相變記憶體晶胞，其中 利用微影技術形成平行於該基材平面的該導電薄膜之寬 度，並且以沉積參數形成垂直於該基材平面的該導電薄膜 之高度。 3 6. —種記憶體晶胞，至少包含： 一相變層；以及 設有接合於該相變層的侧邊之第一端部之一延伸導電薄 膜，以定義具有寬度及高度之介面區域，係以薄膜沉積參 數定義該介面區域之該寬度或是該高度。 3 7.如申請專利範圍第3 6項所述之記憶體晶胞，其中於該 延伸導電薄膜之第二端部及該相變層設有一電壓，使得電 流由該介面區域流向平行於該導電薄膜的該相變層。 3 8 .如申請專利範圍第3 7項所述之記憶體晶胞，其中該電 流由垂直於該延伸導電薄膜之該相變層流出來。
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