TW200529353A - Embedded semiconductor product with dual depth isolation regions - Google Patents

Description

200529353 九、發明說明： 【發明所屬之技術領域】 本發明大體而言係有關於邏輯㈣c)以及記憶(_㈣之喪 (embedded)轉體紅，轉财齡麵如及記憶欽縣導體產品中 之嵌入式電容(capacitor)隔離結構。 【先前技術】 1關欽縣㈣產品之料婦造財見於半導财品之技術領域 ^敢入式半導體產品乃包含個別族群的電晶體，其分顧於執行邏輯功 ^記憶功能。由於欲入式半導體產品可在單一半導體晶粒上形成系統單 曰曰片(㈣m°naehip;SGC)，其係成為當前—較佳之半導體設計的選擇。 趨、=而’,、使用Γ入式半導Γ產品並非沒有問題存在，當半導體元件尺寸愈 二人开y '有足夠电谷之嵌入式半導體產品的記憶體部份則愈加困 難，而电谷不足將引發資料錯存的能力不足。 σ有鑑於此，本發明係針對形成具有較大記憶體電容的嵌入式半導體產 品0 【發明内容】 本發明提供一種礙入式半導體產口 士都彳八艽目士ά "口及/、衣k方法，而該嵌入式半導體產品的 圯k、肢W伤乃具有較大之儲存電容。 ^ _區域中形成—、㈣K月乃於肷入式丰導體產品之記憶單元 乃相饼神4 林的儲存溝槽以藉此實現上述目的，而該深度 产單^: 1、、’導體產品^輯單元(bgi⑽UM域中·度而言。藉由在記 离’可形成一加大尺寸之儲存織入至隔 性。曰㈣，而精由此方法所形成之儲存電容亦可具有較大電容之特 似和其他目的、特徵、和優點能更明麵，下文特舉出較

0503-A30188TWF 200529353 佳實施例，並配合所附圖式，作詳細說明如下： 【實施方式】 本發明提供-種嵌入式半導體產品及其製造方法，而該嵌入式半導體產 品的記憶體部份75具有較大之儲存電容。本發明乃於欽式半導體產品之 記憶單元(memory __中形成—深度較深_麵槽以藉此實現:述 目的，而該深度乃相對於該嵌入式半導體產品之邏輯單元㈣職域中 的深度而言。藉由在記憶單元區域中形成深度較深的儲存溝槽，可形成_ 加大尺寸之儲存電絲人至_溝勒之隔離區域中，而藉由此方法所形 成之儲存電容亦可具有較大電容之特性。 第1圖至第7圖係闡述依照本發明所製造之後入式半導體產品於不同階 段下之-系列剖面側視概略圖，而第i圖乃顯示半導體產品於製造過程之 初期階段的剖面側視概略圖。 第1圖係顯示-料縣底1G，—_於基底1G上卿缸已圖案化 的塾介電層(pad dielectric layer)12，以及-系列與上述已圖案化的塾介電層 12對準排列之圖案化氮化石夕層⑽ic〇n咖扣la㈣4。目案化之塾介電層 12以及氮化销14 _以界定半導縣底ω⑽之—系舰離漠槽^ 位置。 半導體基底10可為任何組成、或包含數種摻雜物(d〇pant)之濃度以及數 種晶向(crystallographic Orientation)。可舉例之組成乃包含有矽半導體基底、 鍺(gemianmm)半導體基底、矽_鍺合金半導體基底、包含上述組成之混合 物、以及任何前述材料之位於'絕緣層上(〇ni騰lat〇r)的半導體基底，例如絕 緣層上有矽(silicon on insulator ; s〇I)之半導體基底，然本發明乃不受限於 上述中所舉例之半導體基底組成。通常半導體基底1〇乃為一石夕半導體基底; 上述已圖案化之墊介電層12 一般乃由氧化矽介電材料所形成，而當半 導體基底10為矽所組成時，其可藉由將此半導體基底1〇施以一熱氧化

0503-A30188TWF 6 200529353 偷爾。上述_们2柯朗其他之墊介電材 m，母一糸列之墊介電層u的一厚度約介於⑽埃之間。 上述之職聽切们4乃财勤敍—解氣她_ v:物動，· CVD)而形成，且—般而言，每—版氫 度約介於200-1000埃之間。 子 U係通常於半導體基底10内部中形成-深度介於約 夕門 ，且具有—線_newidth)介於大抵G.1M财(micr〇n) 之間。 如第i圖中所示，半導體基底1〇乃分為兩區域：_第_區域為一邏輯 區域RL，一第二區域為一記憶區域腿。 2圖首先係顯示利用一第一圖案化之光阻層16以遮蔽邏輯區域虹 =溝槽η之結果圖式。上述第一圖案化之光阻層16可為一正光阻材 枓或負細擔而形成；—般而言，第—圖案化之光 100CKM5000埃之間。 第2圖亦顯示進-步侧位於記憶區域腿中成對之隔離溝槽U以形 成一對加深的隔離溝槽u，之結果。上述加深的隔離溝槽η，乃侧至一深 度’1於’”㈣00-9000埃之間’從而提供相對於成對之隔離溝槽^有一增加 的深度介於約150CM000埃之間。 第3圖乃顯示自半導體基底10剝除第-圖案化之光阻層16、-系列已 圖案化之氮切層14以及一系列圖案化塾介電層12後的結果。上述之層 =可猎由半導體產品製程中所f知的方法以及卫具而去除。—般而言， 弟-圖案化光阻層可·-適#的光_除卫具(例如乾式緣、濕式化學 侧或其混合)而去除；已_化之氮化抑可湘-般雜(phospw add)剝除液而去除；而圖案化之墊介電層則通常可藉由—包含餘酸水溶 液的蝕刻劑(etchant)予以去除。 第3圖亦顯示以下結果：⑴於半導體基底1〇 +形成-位於邏輯區域

0503-A30188TWF 200529353 RL之隔離溝槽11内部的隔離區域18;以及形成半導體基底1Q中於該記憶 區域RM之s亥對隔離溝槽11内部的一對加深的隔離區域μ，。 隔離區域18與該對加深的隔離區域18，_般係藉由施以―毯覆式絕緣 層（blanket isolation layer)沉積以及化學機械研磨（chemical polish; CMP)平坦法而形成。而此方法—般乃利用上述已圖案化之氮化石夕層 14作為-平坦化的停止層(stop layer) ’因此，通常直到形成隔離區域18 ^ 該對加深的隔離區域18,後，上述之已圖案化的氮化麥層14以及塾介電層 12才會去除。 第4圖亦顯示侧該對加深的隔離區域18，之裸露部份以形成一對已姐 則之加深的隔離區域1δ”之結果。該對已馳刻之加深的隔離區域18” 係留下該加深的隔離溝槽之裸露的側壁部份。 第4圖首先顯示-系列第二圖案化之光阻層2〇的形成··⑴其完治也覆 蓋於半導體基底10以及位於半導體基底10之邏輯區域虹中的隔離區域 18;以及(2)部份覆蓋於半導體基底1〇之記憶區域规中的主動區域與以及 該減的隔祕域。卿成之第二_化光阻層2㈣光阻材料以及厚度係 與第-圖案化之光阻層16的材料與厚度類似、相等或完全相同。 十第5圖乃#不離子植入位於記憶區域腹之半導體基底⑴主動區上名 露之邊角部份的結果，以形成—系列之邊角摻雜區域Μ。上述所施行之葡 子植入乃制—极铸縣㈣轉細_〇_ _rity)。-般 舌，邊角部份之摻_區域乃具有—摻_濃度介 1E18至1E20摻雜物眉；沾* m孙， 刀么刀3有 之主道^ 圍，其対於接下來進—錢_ 5圖所示 layt) 形成之一系列的齡電容中作為電容節點層(c—她

0503-A30188TWF 200529353 輯區域RL以及記/區24形成於半導體基底W之邏 川之咖物㈣嶋較軸;Γ靡料導體基底 此一系列之間極舆電容介電層2 成氧化層，亦即-般之氧化矽声.由伴心者她订一熱氧化法而於形 夕曰亦或稭由施以一例如化學廣， =Γ=:沉積之介電層-般而㈣^ ^、數的介電材料可包含但不受限於過渡金屬氧化物 ；~ metal 〇Xlde) ' ~e 論tmmtitanate)之介電村料。一般而言，此 電層24所形成之厚度約綠地埃之間。 一^ /第7圖首先顯示於半導體基底之邏輯區域虹以及記憶區域舰内之此 :糸列祕與電容_ 24上形成—系列之職極％的結果。第7圖更 减不於該§己憶早兀區域腿之_與電容介電層％以及該系列之邊角換雜 區域22上形成-系列電容板層26，，以形成—系列之儲存電容。而第頂 最後則顯示於半導體基底10記憶區域腿中已經侧而加深的隔離區域 18 上^/成内連線層(interconnect layei*)26,，。 -般而言，該系列之閘電極26、電容板層26，以及内連線層％”乃隨著 將-單-沉積層®案化喊，域單—沉積層係可為—多㈣㈣础㈣ 或複晶金屬矽化疊層(polydde laminate layer) ’且上述之沉積層亦可為數層

金屬以及金屬氮化物所構成之複合層。—般而言，上述之沉積層的厚度; 介於約1500-3500埃之間。 、θ X 第7圖亦顯不形成-系列之間隔層(spacerlayer)28鄰接於問電極％、電 容板層26’以及内連線層26，，。該間隔層28可藉由習知之沉積以及非等向 性(anisotropic)蝕刻法而形成。一般而言，上述之間隔層28乃由一介電材料 所形成。 第7圖最後係顯示一系列之源極/汲極區30形成於邏輯區域虹以及記 0503-A30188TWF 9 200529353 區域RM兩者之半導縣底1〇的主動區内部中。上述之源極級極區3〇 =猎由-兩步娜子植人法而形成，於形成間隔物之前後施以個別的離子 植入步驟。、而相對應之源極級極㈣、閘極與電容介電層Μ、以及閉電極 ^則於半導體基底之邏輯區域虹以及記憶區域舰中用以提供一系列之 %效電晶體(field effect transist〇r，· FET)元件。 第7難顯示依照本發明—較佳實施例之_半導體產品的剖面側視概 ^ 斜導财品乃為—♦人式之記憶以及賴半導體產品，且藉由 己隱，域开7成較避輯區域深度為深之隔離溝槽與隔離區域，以提供較大 #存單7C# 的祕溝槽與隔純域係可允許在半導體基底㈣ 成^的電容節點區域，以及在該較深的電容節點上形成較大的電容板層。# 雖然本發明已峨個較佳實施·露如上，然其並非用嫌定本發明， 均«此技#者，在不脫離本發明之精神和範_，當可作些許 與潤倚，因此本㈣之保護範圍當視後附巧請專利麵所界定者為準。 【圖式簡單說明】 不同階段下 弟1圖至第7圖係闡述依照本發明所製造之嵌入式半導體產品於 之一系列剖面側視概略圖。 【主要元件符號說明】 10〜基底； 11’〜加深的隔離溝槽 14〜氮化石夕層；

11〜隔離溝槽； 12〜墊介電層； 16〜第一圖案化之光择 10" 18〜邏輯區域中隔離溝槽内部之隔離區域； 18’〜記憶區域中加深的隔離溝槽内部之隔離區域； 18〜已經飿刻之加深的隔離區域；20〜第二圖荦化之光η μ極與電容之介,

0503-A30188TWF 10 200529353 26〜閘電極； 26”〜内連線層； 30〜源極/汲極區； RL〜邏輯區域。 11 26’〜電容板層； 28〜間隔層； RM〜記憶區域，

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Claims (1)

1. 200529353 十、申請專利範圍： 1· 一種肷入式半導體產品，其包含： 一半導體基底； 一弟隔_溝槽，田比鄰於该半導體基底之一邏輯單元主動區，·以及 一第二隔離溝槽，毗鄰於該半導體基底之一記憶單元主動區；其中該第 二隔離溝槽較該第一隔離溝槽為深。 2·如申請專利範圍第1項所述之嵌入式半導體產品，其中該第一隔離溝 槽具有一大體介於2500-5000埃之深度。 3·如申請翻細第1項所述之欽式半導體產品，其中該第二隔離溝 槽具有一大體介於4000-9000埃之深度。 4. 如申請專利範㈣1項所述之嵌入式半導體產品，其更包括一第一隔 離區域形成於該第一隔離溝槽中，以及一第二隔離區域於形成該第二隔離 溝槽中。 5. 如申請專利範圍第4項所述之嵌入式半導體產品，其更包含有一儲存 電谷，其具有一儲存電容板層至少部份深入至該第二隔離區域中。 6. 如申請專利範圍第5項所述之嵌入式半導體產品，其中該儲存電容乃 包含該第二隔離溝槽之一側壁，一電容介電層形成於該側壁上，且該儲存 電容板形成於該電容介電層上。 7· —種製造敗入式半導體產品的方法，其包括·· 提供一半導體基底； 形成一第一隔離溝槽，毗鄰於該半導體基底之一邏輯單元主動區；以及 形成一第二隔離溝槽，毗鄰於該半導體基底之一記憶單元主動區；其中 該第二隔離溝槽較該第一隔離溝槽為深。 8_如申請專纖圍第7賴述之製造嵌人式半導體產品的方法，其中該 半導體基底乃包含矽半導體基底。 9_如申請專利細第7柄述之製造欽式轉體產品龄法，其中該 0503-A30188TWF 12 200529353 第一隔離溝槽乃形成至一大體介於2500_50⑽埃之深度。 …10·如中請翻範圍第7項所述之製造♦人式半導體產品的方法，其中 该第二隔離溝槽係形成一大體介於4000-9000埃之深度。 11·如申請專纖圍第7項所述之製造欽式轉體產品的方法，其更 匕括於3第-p^離溝槽中形成_第_隔離區域，以及於該第二隔離溝槽中 形成一第二隔離區域。 12·如申請專利範圍第n項所述之製造欽式半導體產品的方法，其更 匕括开/成冑存電容，其具有—儲存電容板層至少部份深人至該第二隔離 區域中。 13·如申請專利範圍第12項所述之製造欽式半導體產品的方法，其中 該儲存電谷乃包括該第二隔離溝槽之—側壁，—電容介電層形成於該側壁 上’且該儲存電容板形成於該電容介電層上。 14· 一種製造嵌入式半導體產品的方法，其包括： 提供一半導體基底； 韦同日可形成-第-隔離溝槽與一第二隔離溝槽，其中該第一隔離溝槽乃此 鄰於該半導體基底之—邏輯料絲區，而該第二隔離溝槽贼鄰於該半 導體基底之一記憶單元主動區；以及 乂 進一步蝕刻該第二隔離溝槽，而不蝕刻該第一隔離溝槽，因此該 離溝槽較該第一隔離溝槽為深。 X —岡 15.如申請專利範圍第14項所述之製造嵌人式半導體產品的方法，其中 該半導體基底係包含矽半導體基底。 /、 —16·如申請專利範圍第14項所述之製造嵌入式半導體產品的方法，其中 該第一隔離溝槽係形成一大體介於2500-5000埃之深度。 '八 上^17·如申請專利範圍第14項所述之製造嵌入式半導體產品的方法，其中 該第二隔離溝槽係形成一大體介於4000-9000埃之深度。 '/、 18·如申請專利範圍第14項所述之製造嵌入式半導體產品的方、 去’其'更 05O3-A3O188TWF 13 200529353 包括於該第-隔離溝槽中形成，第—隔離區域，以及於該第二隔離溝槽中 形成一第二隔離區域。 19·如申請專利範圍第18須所述之製造肷入式半導體產品的方法’其更 包括形成一儲存電容，其具有/儲存黾谷板層至少部份深入至該第二隔離 區域中。 20·如申請專利範圍第19項所述之製造嵌入式半導體產品的方法，其中 ，儲存電容乃包括該第二隔離溝槽之―側壁，_電容介電層°喊於該側壁 上，且該儲存電容板形成於該電容介電層上。

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