TW200529310A - Method of measuring crystal defects in thin Si/SiGe bilayers - Google Patents

Method of measuring crystal defects in thin Si/SiGe bilayers Download PDF

Info

Publication number
TW200529310A
TW200529310A TW093126402A TW93126402A TW200529310A TW 200529310 A TW200529310 A TW 200529310A TW 093126402 A TW093126402 A TW 093126402A TW 93126402 A TW93126402 A TW 93126402A TW 200529310 A TW200529310 A TW 200529310A
Authority
TW
Taiwan
Prior art keywords
layer
silicon
defect
etching
etchant
Prior art date
Application number
TW093126402A
Other languages
English (en)
Other versions
TWI309862B (en
Inventor
Stephen W Bedell
Keith E Fogel
Devendra K Sadana
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200529310A publication Critical patent/TW200529310A/zh
Application granted granted Critical
Publication of TWI309862B publication Critical patent/TWI309862B/zh

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01NINVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84Systems specially adapted for particular applications
    • G01N21/88Investigating the presence of flaws or contamination
    • G01N21/95Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/9501Semiconductor wafers
    • H10P74/00
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01NINVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84Systems specially adapted for particular applications
    • G01N2021/8461Investigating impurities in semiconductor, e.g. Silicon
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01NINVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84Systems specially adapted for particular applications
    • G01N21/88Investigating the presence of flaws or contamination
    • G01N21/95Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/9501Semiconductor wafers
    • G01N21/9505Wafer internal defects, e.g. microcracks

Landscapes

  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Sampling And Sample Adjustment (AREA)
  • Weting (AREA)

Description

200529310 九、發明說明: 【發明所屬之技術領域】 本發明係關於半導體裝置製造,且更特定言之,本發明 係關於-種在形成於石夕鍺合金層上之石夕層中判定晶體缺陷 之方法。本文中所描述之方法適用於形成於塊狀石夕基板以 及基於絕緣體上石夕(s〇I)的基板頂上之石夕/石夕錯雙層。本發 明之方法可用於在生長於鬆弛石夕錯層以及任何其他石夕/石夕 鍺膜系統之上的應變矽層中測量缺陷密度。 【先前技術】 用於顯影及評價高品質矽/矽鍺雙層之重要工具為一種 判定層内的缺陷密度之可靠方法。在本巾請案中通篇使用 術語"石夕々鍺雙層"來描述具有具有位於料層頂上之石夕層 的結構。詳言之,精確判;t在鬆弛碎鍺層上之薄應”層 内的晶體缺陷密度從應變石夕材料顯影以及現有應變石夕材料 =評價兩個角度而言很重要。用以量化晶體缺陷密度之當 前方法包括(例如)電子顯微法及化學蝕刻法。 電子顯微法可用以可靠地測量缺陷密度(及特徵)。俯視 圖透6射電子顯微法(PV-ΤΕΜ)可心測量低至每平方公分大 約1〇6個至105個缺陷之缺陷密度。然而,因為成像面積較 小,所以使用此技術不能可靠地測量更低的缺陷密度。 PV-TEM分析之其他抑制元素為樣品準備長且麻煩、需要 昂貴的電子微觀設備及有資格的人員來操作工具。 >在化學缺陷蝕刻巾,由蝕刻劑不斷地移除晶體的表面, A蝕刻劑在(或接近)晶體缺陷處與無缺陷區域相比具有更 95505.doc 200529310 高的姓刻速率。結果為表面臺階或蝕刻坑之顯影,可在顯 微鏡下對其進行檢查以判定缺陷密度。此先前技術方法依 賴於1)有缺陷區域對無缺陷區域之蝕刻速率之差、及2)移 除足夠的材料以產生具有足以在顯微鏡下觀察到的對比度 之表面臺階。上文所提及之項目υ&2)係相關的,因為若 蝕刻速率差異大;則可移除較少的材料來獲得相同之表面 對比度。 用以評價絕緣體上矽(SOI)基板之先前技術之化學缺陷 蝕刻方法為一種使用經稀釋的Secc〇 (F Secco d,Arag〇na, J· Electrochem. Soc,vol. 119 no· 7 1972 ρ·948)缺陷蝕刻劑 之方法一Secco蝕刻劑係重鉻酸鉀、氫氟(HF)酸及蒸餾水之 混合物。該缺陷蝕刻劑用以使s〇I層(由5〇〇人或更厚)變薄 至幾百A厚並產生到達埋藏的氧化物層之表面坑。隨後吸 收氫氟酸保持SOI層完整無缺,但通過蝕刻坑並強烈地侵 蝕彼區域中埋藏的氧化物。結果為一種藉由對埋藏的氧化 物進行足以用顯微鏡觀察到的潛蝕(undercutting)來,裝飾, 名虫刻坑之方法。 基於矽鍺材料之化學缺陷蝕刻的問題在於,大多數可用 餘刻劑(諸如 Secco、Shimmel (D. G. Shimmel,J. Eiectr〇chem Soc·,vol.丨26 no. 3 1979 Ρ· 479)等等)之缺陷蝕刻選擇性 (缺陷蝕刻速率對材料蝕刻速率)非常差。大多數基於氧化 的蝕刻劑蝕刻矽鍺比蝕刻矽快得多,且蝕刻速率隨鍺含量 增加而增加。由於矽鍺中之此降低的缺陷選擇性,先前技 術之缺陷蝕刻技術是不可靠的,對於超薄矽鍺層(大約i〇〇 nm 95505.doc 200529310 左右或更少)之情形而言尤其如此。 :與使用電子顯微法之先前技術的技術相闕聯之問題 =夕錯雙層中判定缺陷密度之可靠的化學钱刻技術 之斩ΐ ’ ^提供—種⑽切/料雙層中之晶體缺陷 之新頭且改良的方法。 【發明内容】 本發明係關於-㈣以描繪在形成於⑦鍺合金層上之石夕 層中之晶體缺陷之方法。本發㈣方㈣先❹—在石夕中 具有高缺陷選擇性之缺㈣刻劑L夕直至允許鱼下層 的石夕錯層㈣之缺陷坑形成的厚度。_,使用可與㈣ 蝕刻劑相同或不同之第二蝕刻劑來侵蝕在缺陷坑下之矽鍺 層而保持上面的⑦完整無缺。在—些實施例中,第一缺陷 敍刻劑自身亦可同時充切鍺裝飾。本發明之方法可用以 在數量上且精確地測量任意量值之結晶缺陷密度。 本發明之方法可用以在生長於鬆弛矽鍺層以及任何其他 矽/矽鍺膜系統之上的應變矽層中測量晶體缺陷。矽/矽鍺 雙層可位於矽基板(或晶圓)或基於絕緣體上矽(s〇I)之基板 的頂上。該方法可用以在矽/矽鍺雙層中測量結晶缺陷, /、中石夕層為具有大約100 nm左右或更小厚度的應變層,且 石夕錯層為具有大約10000 nm或更小厚度之鬆弛層。本發明 之方法對除上述範圍之外的其他厚度範圍起作用。 廣義上,本發明提供一種用以描繪(意即判定)在位於矽 錯層頂上之矽層中之晶體缺陷之方法,其包含以下步驟: 第一次用一在矽中具有缺陷選擇性的缺陷餘刻劑來|虫刻 95505.doc 200529310 2括位於石夕錯合金層上之石夕層的結構以在石夕$中形成至少 與石夕錯合金層接觸之坑缺陷;及 第二次用與第—㈣相同或不同之#刻劑來㈣包含至 J 一坑缺陷之結構,使得第二次蝕刻對該至少一坑缺陷下 的矽鍺層進行潛蝕。 根據本發明’第刻步驟使用在碎中非常快地钱刻諸 士錯位(disl0catlon)及疊差(仙也邱如⑴之缺陷而較慢地 飯刻無缺陷矽的缺陷蝕刻劑。 在第二_步驟中使用相㈣㈣之實施例中,石夕錯層 很㈣侵钱並發生潛钮。本發明之此實施例可被稱為"自曰 义牟目為用於在石夕層中形成坑缺陷之姓 對矽鍺層進行潛蝕。 用以 在本發明之另—實施例中,利用與用於切層中形成坑 缺陷之缺陷姓刻劑不同的蚀刻劑來執行第二韻刻步驟。在 本發明之此實施例中’使用餘刻石夕鍺比姓刻石夕要快的姓刻 劑。意即,在本發明之此實施例中使用在石夕中具有高選擇 性的餘刻劑。 1丁 f a $ _㈣步驟之後’在光學顯微鏡下掃描 被蚀刻之結構以識別缺陷坑已被㈣之區域(或多個區 域)。然後’在給定區域内判定已被潛蝕之蝕刻坑的數目 並將缺_度報告為㈣被祕线_數目除以被分析 之區域的面積(單位為cm2)。 【實施方式】 現在將參看隨附本申請案之圖式更加詳細地描述本發 95505.doc 200529310 明,其提供一種用於描繪在矽/矽鍺雙層中之晶體缺陷之 方法。在圖式中,用相同的參考數字提及相同及相應的元 件。 首先參考本申請案之圖丨中所示之初始結構。初始結構 ίο包括至少一位於一矽鍺層14頂上之矽層16。初始結構1〇 亦包括一位於矽鍺層14之下的基板12。基板12可包括一塊 狀矽基板或任何其他半導體基板,以及絕緣體上矽(s〇I) 基板之埋藏的絕緣區域及底部半導體層;s〇I基板之頂部 SOI層已被用於形成石夕鍺層。 利用熟習此項技術者所熟知之方法來形成圖丨中所示之 初始結構10。舉例而言,藉由首先在基板丨2頂上生長矽鍺 層14,然後在矽鍺層14頂上生長矽層16可形成初始結構 ίο。在此實施例中m晶生長方法可生長石夕錯層14, 該方法包括(例如)低壓化學汽相沈積(LCVD)、超高真空化 學汽相沈積(UHVCVD)、大氣壓化學汽相沈積(ApcvD)、 分子束蟲曰曰曰法(MBE)或電漿增強化學汽相沈積(pECVD)。 石夕鍺層14之厚度可視用於形成相同層之蠢晶生長方法而 =變。然而,石夕鍺層14通常具有約1〇麵至約1〇〇〇〇麵之 厚度,約約5000 nm之厚度為更佳。石夕鍺層14可為 非鬆弛層’或者若石夕鍺層14較厚(約1微米至約1〇微米左 右),則該矽鍺層可為鬆弛層。 石夕鍺合金層14包括包含高達99 99料%的鍺之石夕錯材 ;:較佳地,本發明之矽鍺合金層具有約5原子%至約99.9 、子%的鍺含里’約10原子%至約5〇原子%的鍺含量為更 95505.doc 200529310 佳。 利用習知磊晶生長方法可在矽鍺層14頂上形成矽層1 6, 其中諸如矽烷或二氯矽烷之含矽氣體用作生長矽的來源。 磊晶矽層(即層16)之厚度可改變,但是矽層16通常具有約1 nm至約100 nm之厚度,約1 nm至約50 nm為更佳。在石夕鍺 合金層為鬆弛層的情況下,砍層16為拉伸應變層。 利用(例如)在2002年1月23日申請的題為’’Method of Creating High-Quality Relaxed SiGe-on-lnsulator for Strained Si CMOS Applications’1之共同申請且共同讓渡之美國專利申請 案第10/05 5,138號、2002年7月16曰申請的題為"Use of Hydrogen Implantation to Improve Material Properties of Silicon-G、ermanium-On_Insulator Material Made by Thermal Diffusion” 之 共同申請且共同讓渡之美國專利申請案第10/196,611號以 及2003年5月30曰申請的題為丨,mgh-Quality SGOI By Oxidation Near The Alloy Melting Temperature” 之共同申請且 共同讓渡之美國專利申請案第10/448,948號中所揭示之方 法亦可形成圖1中所示之結構。上述美國專利申請案中每 一個之全部内容以引用的方式併入本文中。注意,在該等 申請案中,在SOI基板之埋藏的絕緣體層之上形成鬆弛矽 鍺層時使用熱混合步驟。 除上文所提及之特定方法之外,利用能夠形成矽/矽鍺 雙層結構之任何其他方法均可形成圖1中所示之初始結 構。如上所述,矽層可為應變層或非應變層,且矽鍺層可 為鬆弛層或非鬆弛層。應變矽/鬆弛矽鍺雙層為能夠達成 95505.doc -10- 200529310 南通道電子遷移率之異質結構。 包括石夕/石夕鍺雙層之結構隨後經受第一蝕刻步驟。本發 明中使用的第一蝕刻步驟包括使用在矽中具有非常高的缺 選擇性之缺陷蝕刻劑。本發明中使用的缺陷蝕刻劑通常 G括氧化劑及氧化物I虫刻劑,諸如Ηρ酸。可於本發明中使 用之缺陷蝕刻劑之說明性實例包括,但不限於:可視情況 用水稀釋以控制蝕刻速率之2份111?與丨份重鉻酸鉀溶液 (〇·15 M)(Secco)、或視情況用水稀釋之2份hf與1份三氧化 鉻(1 M)(Shimmel)之混合物,或以比蝕刻無缺陷矽更高之 速率蝕刻缺陷結晶矽區域之任何其他化學混合物。 在上文所提及之各種缺陷蝕刻劑中,用相等體積的水稀 釋後的2:1 HF:重鉻酸鉀(0_15 M)溶液為極佳。通常,使用 六份去離子水。本發明之此步驟中使用的缺陷蝕刻劑以比 蝕刻無缺陷矽快得多的速率蝕刻錯位及疊差缺陷。 根據本發明,在室溫或由室溫(3〇〇c或更低)些微提高的 溫度下進行第一蝕刻步驟約10秒至約1〇〇〇秒之時間週期。 。亥柃間週期為矽厚度以及缺陷蝕刻劑之蝕刻速率的函數, 且因此其可自上文所提供之範圍稍微改變。 (例如)在圖2中展示了已執行本發明之第一蝕刻步驟之 後形成的生成結構。注意,圖2中在線性,,楔狀物,,輪廓中 使用稀釋的2:1HF-重鉻酸鉀溶液來蝕刻樣品。 如圖2中所示,本發明之第一蝕刻步驟在矽層16中形成 複數個缺陷坑18。視矽層16之厚度而定,一些缺陷坑1 $向 下延伸至矽鍺層丨4。因而,一些坑缺陷18與下層的矽鍺層 95505.doc 200529310 14接觸。 現在執行第二蝕刻步驟,其在與矽鍺層14接觸之缺陷坑 1 8之下的矽錯層丨4中提供潛蚀。例如,在圖3中展示了執 行第二蝕刻步驟之後的生成結構。在此圖中,參考數字22 表示潛姓區域。 第二蝕刻步驟可包括”自身裝飾”步驟,其中使用與第一 蝕刻步驟中所用蝕刻劑相同的蝕刻劑。當坑缺陷處之缺陷 蝕刻劑到達下層的矽鍺時,矽鍺很快地被侵蝕並發生潛 蝕。當矽層較厚(大於150 A)時,本發明之此實施例尤其有 用。 /、 對於更薄的矽層(約150 A左右或更小),使用一種替代方 法在與矽鍺層接觸的坑缺陷之下的矽鍺層中提供潛蝕。在 本♦明之此第二實施例中,使用與以上使用的缺陷钱刻劑 相比不同的化學蝕刻劑來提供潛蝕。詳言之,本發明之第 一實施例中使用之蝕刻劑為以比蝕刻矽更快的速率蝕刻矽 鍺之任何钱刻劑。 可於本發明之第二實施例中使用之蝕刻劑的說明性實例 包括,但不限於:HF/H2〇2/乙酸(HHA)混合物(比率分別為 1:2:3)、或100:1硝酸:HF混合物。在上文所提及之各種蝕 刻;=1]種,使用HHA混合物為極佳,因為此蝕刻劑中矽鍺之 蝕刻速率比矽高幾個數量級而對矽的絕對蝕刻速率非常低 (A/min)。此允許HAA混合物用作裝飾钱刻;其保持石夕 a整無缺而對曝露的矽鍺進行強烈的潛蝕。 根據本發明,在室溫或由室溫(3〇°C或更低)些微提高的 95505.doc 200529310 溫^下進行第二韻刻步驟約】秒至約咖秒之時間週期。 β 丁間週』為用衣本發明之此步驟中之蝕刻劑的蝕刻速 的函數。 在n兄下,可在第—與第二敍刻步驟之間執行漂洗 步驟及可選的乾燥步驟。當使用漂洗步料,漂洗溶液通 常為療顧水或去離子水。可在本發明中使用之漂洗溶液的 其他㈣包括’但不限於:炫類(諸如己炫或庚炫)、酮類 或醇類。乾燥可在空氣中、在惰性環境中、在供箱中、或 在真空中執行。 在上文所提及之兩個實施例之任一個中,實務上難以正 好在最適宜的矽厚度處停止蝕刻過程。一種本文可使用的 蝕刻方法為執行”分級蝕刻”,其保證一區域具有最適宜的 蝕刻矽厚度。具體言之,首先將待蝕刻之結構以一速率慢 k地浸入包括缺陷蝕刻劑之蝕刻劑浸泡劑内,該速率導致 樣品底部處的矽被完全蝕刻(直至矽鍺)而頂部處的全部矽 厚度得以保留。 圖2及3中所示之結構係使用分級方法來蝕刻。因此,首 先被浸沒的結構之部分可稱為該結構之”底部,,,而最後被 浸沒之其他部分可稱為該結構之”頂部”。術語”頂部,,及,,底 部”係與該結構之哪一端首先被浸入蝕刻劑浸泡劑内有 關。藉由使用此分級蝕刻方法,頂部矽厚度將自結構之頂 部至底部近似線性地減少。可手動地(用手)或使用自動化 攻備來執行將樣品浸入蝕刻溶液内的步驟,以改良對分級 輪廓之控制。 95505.doc -13- 200529310 然後,在光學顯微鏡(或者甚至原子力顯微鏡)下掃描圖 3中所示之敍刻結構以識別缺陷坑已被潛姓之區域(或多個 區域)。然後,在給定區域内判定已被潛蝕之蝕刻坑之數 目並將缺㈣度報告為料被潛#之缺陷的數目除以被分 析之區域的面積(單位為cm2)。 圖4係使用本發明之方法進行缺陷姓刻後的15〇入石夕⑽人 矽鍺/1400 A二氧化矽/矽基板結構之實際光學顯微圖 (N_rSk清比度)。影像寬度祕降。該影像清楚地展示 了姓刻坑以及平面缺陷(諸如疊差)的描繪。該影像係在接 近分級蝕刻輪廓中的矽/矽鍺介面的區域處取得。 雖然已關於本發明之較佳實施㈣確土也展示並描述了本 發明,熟習此項技術者將瞭解,可在形式及細節上作出前 述及其他改變而不背離本發明之範疇及精神。因此,希望 本發明不限於所描述及所說明之精確的形式及細節,但是 在所附申請專利範圍之範疇之内。 【圖式簡單說明】 圖1是展示可於本發明中使用的初始結構之圖示表示。 圖2展示用以判定圖丨中所示之初始結構中的晶體缺陷密 度之本發明的第一步驟之圖示表示。 一圖3展示用以判定來自圖2中所示之初始結構的晶體缺陷 密度之本發明的第二步驟之圖示表示。 圖4是在使用本發明之方法進行缺陷蝕刻後的丨5〇人矽/ A石夕鍺moo A一氧化石夕/石夕基板結構之缺陷钱刻光學顯 微圖(N〇marski對比度)。影像寬度為86解。 95505.doc 200529310 【主要元件符號說明】 10 初始結構 12 基板 14 矽鍺層 16 矽層 18 缺陷坑 22 潛蝕區域 95505.doc

Claims (1)

  1. 200529310 十、申請專利範圍·· 1 · 一種用以描誇名_ a 本甘 " 石夕/石夕鍺雙層結構中的晶體缺陷之方 法,其包含以下步驟: 弟一次用一在石夕Φ s /、有缺陷選擇性的缺陷蝕刻劑來蝕 刻一包括一位於一 ^ , y 夕鍺0金層上之矽層的結構以在該矽 «第幵=與4石夕錯合金層接觸之至少一坑缺陷;及 人今A用契ϋ亥初次餘刻相同或不同之姓刻劑來姓刻包 小二夕土几缺之該結構,使得該第二次蝕刻對該至 >、一坑缺陷下的該矽鍺層進行潛蝕。 2·如5月求項1之方法,其中由蟲晶形成該石夕層,且由蟲晶 形成該矽鍺合金層。 士月求項1之方法,其中該石夕層為一應變層,且該石夕鍺 a至層為一鬆他層。 4·如:求項3之方法,其中該應變層具有約i〇〇 或更小 之厚度,且该鬆弛層具有自約1〇〇〇〇打㈤或更小之厚度。 5·如明求項1之方法,其中在一絕緣體上矽基板之一埋藏 的、邑緣體層之頂上形成該矽鍺合金層時係使用一熱混合 過程。 月求項1之方法,其中該石夕鍺合金層包含高達99·原 子%的鍺。 7·如凊求項丨之方法,其中係在一基板頂上形成該矽鍺合 金層。 8,如巧求項7之方法,其中該基板為整體矽或一基於絕緣 體上矽之基板。 、 95505.doc 200529310 9·如清求項1之方法,其中該缺陷蝕刻劑包含一 HF與重鉻 酉欠钟之、;昆合物;一 HF、重鉻酸鉀與蒸餾水之混合物;一 HF與二氧化鉻之混合物;或一 HF、三氧化鉻與蒸餾水 之混合物。 1〇·如明求項1之方法,其中該缺陷蝕刻劑包含2份HF及1份 〇·1 5 Μ重鉻酸鉀溶液及6份去離子水。 11 ·如印求項丨之方法,其中該缺陷蝕刻劑以比蝕刻無缺陷 石夕快得多之一速率蝕刻錯位及疊差缺陷。 女明求項1之方法,其中係使用一分級蝕刻方法來執行 該初次餘刻。 月求項1之方法,其中該第二次蝕刻使用與該第一次 餘刻相同之蝕刻劑。 14.如π求項i之方法’其中該缺陷蝕刻劑及該第二次蝕刻 中之該餘刻劑二者均由⑽财幻份重鉻酸鉀溶液及⑽ 去離子水組成。 1 5 ·如請求項1之方法,盆中 /、 ’、吏用一與該缺陷餘刻劑不同 之姓刻劑來執行該第二次蝕刻, J 4不同蝕刻劑以比蝕刻 石夕更快之一速率钱刻石夕鍺。 1 6·如請求項J5之方法,直中 、Τ μ不冋蝕刻劑包含hf/H2 酸或硝酸/HF。 其中該不同蝕刻劑包含1份HF/2份 1 7 ·如請求項15之方法 H2〇2/及3份乙酸。 18. 如請求項1之方法 驟及該第二次錄刻 ’其進一步㊅冬—如»汝卜 在该弟一次蝕刻步 步驟之間的漂洗步驟。 95505.doc 200529310 19. 如請求項丨之方法,其進一步包含在一顯微鏡下掃描該 第一次蝕刻結構及該第二次蝕刻結構,以識別該坑缺陷 已被潛蝕之區域,並基於被潛蝕之坑缺陷總數除以面積 來計算缺陷密度。 20. -種在-石夕/石夕錯雙層結構中測量晶體缺陷之方法,其包 含·· 第一次用一在矽中具有缺陷選擇性的缺陷蝕刻劑來蝕 刻-包括-位於一矽鍺合金層上之矽層的結構以在該矽 層中形成與該矽鍺合金層接觸之至少一坑缺陷; 第二次用與該初次姓刻相同或不同之蚀刻劑來姓刻包 含該至少一坑缺陷之兮级4装 之忒〜構,使得該第二次蝕刻對該至 少一坑缺陷下的該石夕鍺層進行潛钱;及 在-顯从鏡下掃描該被餘刻結構以識別該至少一坑缺 陷被潛狀—區域並從缺陷密度的角度計算缺陷數目。 95505.doc
TW093126402A 2003-09-03 2004-09-01 Method of measuring crystal defects in thin si/sige bilayers TWI309862B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/654,231 US6803240B1 (en) 2003-09-03 2003-09-03 Method of measuring crystal defects in thin Si/SiGe bilayers

Publications (2)

Publication Number Publication Date
TW200529310A true TW200529310A (en) 2005-09-01
TWI309862B TWI309862B (en) 2009-05-11

Family

ID=33098460

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093126402A TWI309862B (en) 2003-09-03 2004-09-01 Method of measuring crystal defects in thin si/sige bilayers

Country Status (5)

Country Link
US (1) US6803240B1 (zh)
JP (1) JP3753382B2 (zh)
KR (1) KR100588033B1 (zh)
CN (1) CN1258214C (zh)
TW (1) TWI309862B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4784391B2 (ja) * 2006-05-16 2011-10-05 株式会社Sumco ウェーハの欠陥検出方法
EP1926130A1 (en) * 2006-11-27 2008-05-28 S.O.I.TEC. Silicon on Insulator Technologies S.A. Method of improving the surface of a semiconductor substrate
WO2008141324A2 (en) * 2007-05-14 2008-11-20 S.O.I.Tec Silicon On Insulator Technologies Methods for improving the quality of epitaxially-grown semiconductor materials
CN100541726C (zh) * 2008-01-30 2009-09-16 中国科学院上海技术物理研究所 用于ⅱ-ⅵ族半导体材料位错显示的腐蚀剂及腐蚀方法
EP2226374B1 (en) * 2009-03-06 2012-05-16 S.O.I. TEC Silicon Etching composition, in particular for silicon materials, method for characterizing defects of such materials and process of treating such surfaces with etching composition
JP4758492B2 (ja) * 2009-03-24 2011-08-31 トヨタ自動車株式会社 単結晶の欠陥密度測定方法
US9123634B2 (en) * 2013-01-15 2015-09-01 Epistar Corporation Method for making semiconductor device and semiconductor device made thereby
US9136186B2 (en) * 2013-01-15 2015-09-15 Epistar Corporation Method and apparatus for making a semiconductor device
CN104599993B (zh) * 2014-12-31 2018-08-24 杭州士兰集成电路有限公司 一种检测硅衬底质量的方法
CN105047579B (zh) * 2015-07-29 2018-05-11 上海华力集成电路制造有限公司 检测嵌入式锗硅外延缺失缺陷的方法
CN111599707A (zh) * 2020-05-27 2020-08-28 广州粤芯半导体技术有限公司 钝化层微裂纹的检测方法
KR102255421B1 (ko) * 2020-08-11 2021-05-24 충남대학교산학협력단 단결정 산화갈륨의 결함 평가방법
WO2025258341A1 (ja) * 2024-06-10 2025-12-18 信越半導体株式会社 選択エッチング液及びSiGe基板の評価方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19749962C2 (de) * 1997-11-04 2002-05-16 Inst Halbleiterphysik Gmbh Verfahren zur quantitativen Bestimmung der Misfitversetzungsdichte in Silizium-Germanium-Heterobipolartransistor- Schichtstapeln und Ätzlösung dafür
US7227176B2 (en) * 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
US6391662B1 (en) * 1999-09-23 2002-05-21 Memc Electronic Materials, Inc. Process for detecting agglomerated intrinsic point defects by metal decoration
US20020104993A1 (en) * 2000-08-07 2002-08-08 Fitzgerald Eugene A. Gate technology for strained surface channel and strained buried channel MOSFET devices
US6541356B2 (en) * 2001-05-21 2003-04-01 International Business Machines Corporation Ultimate SIMOX
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures

Also Published As

Publication number Publication date
KR20050025260A (ko) 2005-03-14
CN1601274A (zh) 2005-03-30
US6803240B1 (en) 2004-10-12
JP3753382B2 (ja) 2006-03-08
CN1258214C (zh) 2006-05-31
TWI309862B (en) 2009-05-11
KR100588033B1 (ko) 2006-06-09
JP2005079602A (ja) 2005-03-24

Similar Documents

Publication Publication Date Title
US8822242B2 (en) Methods for monitoring the amount of metal contamination in a process
TW200529310A (en) Method of measuring crystal defects in thin Si/SiGe bilayers
JP5342143B2 (ja) ひずみヘテロ接合構造体の製造
US20060270190A1 (en) Method of transferring a thin crystalline semiconductor layer
TW201250838A (en) Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
JP2008525998A5 (zh)
EP1435110B1 (en) A method for forming a layered semiconductor structure and corresponding structure
KR20070098489A (ko) 벌크 기판 내 결정성 결함의 현시 방법
JP2017520936A (ja) ゲルマニウム・オン・インシュレータ基板の製造方法
US9244019B2 (en) Method for measuring defects in a silicon substrate by applying a heat treatment which consolidates and enlarges the defects
Abbadie et al. Study of HCl and secco defect etching for characterization of thick sSOI
US20230066574A1 (en) Method for forming semiconductor-on-insulator (soi) substrate
CN112504724A (zh) 一种蓝宝石晶片c面生长位错密度的检测方法
JP5706722B2 (ja) ZnO系化合物半導体結晶の表面欠陥の検出方法
Ramadan et al. Reliable fabrication of sub-10 nm silicon nanowires by optical lithography
KR20000027700A (ko) 웨이퍼의 전기적 특성에 영향을 미치는 결정 결함 측정 방법
Luoto et al. Direct bonding of thick film polysilicon to glass substrates
KR100539465B1 (ko) 실리콘 박막분리를 위한 표면기포 형성방법
JP2022175481A (ja) シリコンウエーハの強度の評価方法
Yamamoto et al. Epitaxial growth of Si: C/Si/SiGe into cavity formed by selective etching of SiGe
Horning et al. Wafer-to-wafer bond characterization by defect decoration etching
TW200523793A (en) Member which includes porous silicon region, and method of manufacturing member which contains silicon
Feijóo et al. up to 1E20/cm³ have been grown which do not require
Cole et al. Rapid plan view fabrication of semiconductor TEM samples for interface strain and grain size analysis
JP2020533800A (ja) 電気的分離構造及びプロセス

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees