TW200407904A - Memory buffer arrangement - Google Patents

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200407904 玖、發明說明： 【發明所屬之技術領域】 本發明係關於-種記憶體模組，記憶體系統，及計算裝 置，其包括對記憶體裝置訊號進行緩衝之記憶體緩衝器裝 且 ° 【先前技術】 記憶體與記憶體控制器之間的資料傳送速率不斷上升。 為楗问較咼傳送速率時釩唬之完整性，已在記憶體裝置與 。己fe to控制益I間導入圮憶體緩衝器裝置。例如，可參見 美國專利第6,3 17，352號π在—記憶體控制器與記憶體模組 <間貫施一緩衝菊花鏈連接之裝置，，。該等記憶體缓衝器裝 置減少與記憶體匯流排連接之裝置數目，從而減少了記憶 t匯机排上作為訊號反射源的短線數目。另外，記憶體缓 衝為裝置藉由減少由記憶體控制器直接驅動之裝置數目降 低记憶體控制器之負載。藉由降低該負載，該記憶體控制 器可使用更快的訊號速率及/或更低的訊號電壓。但是，記 fe胆、k衝器裝置卻佔用了電路板面積。減少記憶體缓衝器 衣且 < 電路板佔據面積可有助於滿足對更小的尺寸外形與 增加的存儲容量不斷增長的需求。 【發明内容】 本發明係關於一種記憶體模組，其包括—具有至少一引 線足電路板，複數個連接至該電路板之第—記憶體裝置， 第衝器裝置，其與該電路板連接，且被耦連於至少 引線與複數個第—記憶體裝置之間，以便對其間的說號 86313 407904 傳輸進行緩衝，及—第-粟 少 牙一、爱衝斋衣且，其疊加於該第一緩 衝器裝置之上，且桌思、ώ、λ、、 , 二、 k万；孩至y 一引線與該等複數個第一 記憶體裝置之間，以便釉' 文對其間Λ號傳輸進行緩衝。 【實施方式】 下文描述了用於設置却愔_系 、 记L、缸系、'、无 < 緩衝器電路的技術。 為充为理_本發明，在i ^ φ 、、 卜又柄迷宁對許多具體細節進行闡 逑，例如邏輯實施，操作 々一 沐作碼，規疋運异兀之構件，資源分 離/共用/複製實施，系續邱杜少趣 τ'、、死4件I類型及相互關係，及邏輯分 離/综合選擇。然而，熟悉此項技術者應理解，即使沒有上 述具體細節記敘述亦可實施本發明。在其他情況下，控制 結構’閘位準電路，及全部赴油 久王4專人m扣令序列未詳細示於圖中 ，以免難以理解本發明。並诵％籴A π u t 曰通热悉此項技術者可藉由其中 說明實施適當功能而無須進行不適當的試驗 說明書中引用的，，一個實施例，，、，，—實施例，，、， 施例”等表示所述實施例可包括―特定特點、結構或特Z 但每一實施例不包括該較特點、結構或特徵。而且 ’上述短語不一定指代同—個實施例。另夕卜，在結合—, 施例敘述-特定特點、結構或特徵時，熟悉此項^者二 結合其他已清楚說明或未清楚說明之實施例實 ，結構，或特徵。 和斂 :發明之實施例可於硬體、韌體、軟體，或其任何組八 中實施。亦可將本發明之實施例實施為儲存於機器可讀二 體中之指令’該指令可由—個或多個處理器讀取並執行 -機器可讀媒ft可包括任何錢器可㈣切存或傳:資 具體實 86313 200407904 讯之機構(:列如，一計算裝置)。舉例而言，一機器可讀媒體 可包括唯讀記憶體（R0M);隨機存取記憶體（RAM);磁碟存 儲媒體；光碟存儲媒體；快閃記憶體裝置；電學、光學、 聲學或其他形式之傳播訊號（例如，載波、紅外線訊號、數 位訊號等等），及其他。 圖1展π叶异裝置100之具體實施例。該計算裝置1〇〇可包 括-電路板：1〇2,例如，一印刷電路板，主板，或母板。因 方便起見下文稱該電路板1〇2為母板1〇2 ’但不限於一母板 貝她，且孩電路板可包括一個或多個相互連接之電路板。 該計算裝置1〇〇還可包括一個或多個處理器1〇4，一晶片組 1〇6,及一記憶體系統108，該等設備藉由軌跡及/或其他母 板102之訊號路徑相互連接。該計算裝置1〇〇還可包括其他 裝置（圖中未描繪）’例如一鼠標，鍵盤，視訊控制器，硬碟 ，軟碟，韌體等等。 曰曰片、、且1 0 6 了包括一個或多個已封裝積體電路裝置，該等 裝置為處理器104,記憶體系統108，及計算裝置1〇〇之其他 設備t間提供接口。在一實施例中，可包含或未包含晶片 組1064其他功能的晶片組1〇6之單個已封裝積體電路裝置 包含記憶體系統108之記憶體控制器丨1〇。記憶體控制器} 1〇 一般為一個或多個處理器104及/或計算裝置1〇〇之其他裝 置提供對記憶體系統之記憶體112的接達。在另一實施例中 ，記憶體控制器110包含於計算裝置100之一個或多個處理 器1 04之中。在又一實施例中，記憶體控制器i丨〇之部分分 佈於一個或多個處理器1〇4及/或晶片組1〇6之一個或多個 86313 200407904 已封裝積體電路裝置之中。 記憶體112可包括已封裝記憶體裝置114 ’例如動態隨機 存取記憶體（DRAM)裝置，同步直接隨機存取記憶體 (SDRAM)裝置，雙資料速率（DDR) SDRAM，四倍資料速率 (QDR) SDRAM裝置，或其他記憶體裝置。記憶體裝置… 可儲存資料，例如可由處理器1〇4處理之指令及代碼。在一 實施例中，記憶體系統⑽包括一個或多個與母板:〇2相連 接之模組連接器116。每個模组連接器116之尺寸可容納一 記憶體模組118。每個記憶體模組118可包括複數個記憶體 裝置114及-個或多個連接於具有複數個訊號連接器或引 線124(見圖3)之電路板122上的堆疊緩衝器裝置12〇。當將記 憶體模組118插入模組連接器116中時，複數個引線124與模 組連接益116<訊號連接器或引線（圖中未描繪）對接。 儘管圖1所示之計算裝^⑻具有三個模組連接器ιΐ6，但 计#衣且100义其他實施例可包括不同數目之模組連接器 116以容納不同數目之記憶體模組u8。另外，儘管圖工中計 算裝置1〇〇的每個記憶體模組118具有八個記憶f畫裝置ιΐ4 及四個緩衝器裝置12〇，但計算裝置i⑻的其他實施例的每 個記憶體模組118可包括不同數目之記憶體裝置U4及/或 不同數目之緩衝器裝置120。 圖2為計算裝置100之另-實施例。圖2之記憶體系統丨08 :包括已封裝記憶體裝置114及與—母板⑻而不是記憶體 模組118之電路板122相連接之堆疊緩衝器裝置12〇。在該實 她例中可興需杈組連接器11 6實施記憶體系統1 08以容納 86313 200407904 記憶體模組1 1 8。然而，應理解，計算裝置！ 〇〇之其他實施 例既可包括與母板102連接之記憶體裝置114又可包括模組 連接器1 1 6以容納記憶體模組1 1 8。 現芩見圖3，其展示一記憶體模組丨〗8之實施例。該記憶 體模組1 1 8可包括記憶體裝置丨14ui_us、！ 14li_l8及與具有引 線124之電路板122連接之緩衝器裝置12〇ui u2、12〇l^。如 先前所示，記憶體裝置114υι_υδ、114li_u可包括已封裝記憶 體裝置，例如DRAM裝置、SDRAM裝置、DDR SDRAM裝 置、QDR SDRAM裝置或其他記憶體裝置。在一實施例中， 記憶體模組118可包括資料緩衝器裝置12〇lil2，及堆疊於資 料緩衝器裝置120l1_L2上的位址/命令緩衝器裝置12〇Uw2。 般而。貝料緩衝益裝置120l1_L2在記憶體控制器i 1〇 與記憶ft裝置114ui_u8、114u_l8之間對讀取及/或窝入資料 訊號進行緩衝。資料緩衝器裝置咖…可經由—記憶體匯 流排126(見圖4與圖5)接收來自記憶體控制器ιι〇的窝入資 料訊號’且可基於所接收的窝入資料訊號為記憶體裝置 114L1_L8提供窝入資料訊號。應理解，資料缓衝器 裝置12〇L1-L2可為記憶體裝置U4L1_L8提供形式不 同於自記憶體控制器11()接收之寫人資料訊號的寫入資料 Λ號^例而。，记丨思體fe制器110可於記憶體匯流排丨26 上產生低電壓微分資料麵且資料缓衝器裝置12〇_2可 為記憶體裝置U4uimu提供高壓非微分資料訊號。 另外，在一菊花鏈環谙φ & 兄中貨料緩衝器裝置120Ll_L2還可基 於自記憶體控制器U0及/或另—記憶體模組118之資料緩 86313 -10- 200407904 衝器裝置12〇叫接收之寫入資料訊號為另一記憶體模扯 ns之資料缓衝器裝置12〇li_L2提供寫入資料訊號。 資料緩衝器裝置120此可接收來自記憶时置114啊 ，114L1-L8《讀取資料訊?虎’並且為言己憶體控制器no提供 基於所接收讀取資料訊號之讀取資料訊號。另一方面，應 理解，資料緩衝器裝置〜2為記憶體控制器丨】。所提： 之讀取資料訊號之形式不同於自記憶體裝置114_， mL1.LS接收之讀取資料訊號形式。料，在—菊花鍵環境 中，資料緩衝器裝置12〇叫2還可為另—記憶體模組ιΐ8之 資料緩衝器裝置120L1_L2提供基於自記憶體裝置114仍^、 114L1_L8及/或另一記憶體模組i丨8之資料緩衝器裝置 120L1_L2接收之讀取資料訊號之讀取資料訊號。 -般而言，位址/命令緩衝器裝置12(Wu2在記憶體控制 器m與記憶體裝置之間對位址/命令訊號 進行緩衝。位址/命令緩衝器裝置^%…2可經由一記憶體匯 流排126之位址/命令線路自記憶體控制器11〇接收位址/命 令訊號，且可為記憶體裝置lUuwr 114u_l8提供基於所接 收位址/命令訊號之位址/命令訊號。應理解，位址/命令缓 衝器裝置12〇ul_u2可為記憶體裝置1141；1七8、U4li_l8提供形 式不同於自记k'體控制益110接收之位址/命令訊號形式的 位址/命令訊號。另外，在一菊花鏈環境中，位址/命令緩衝 器裝置120UW2還可為另一記憶體模組118之位址/命令缓衝 器裝置120U〗-!；2提供基於自記憶體控制器11〇及/或另一記憶 體模組118之資料缓衝器裝置12〇L1_u接收之位址/命令訊號 86313 -11 - 200407904 的位址/命令訊號。 儘管在圖3所示之記憶體模組118中，位址/命令缓衝器裝 置12(^^堆疊於資料缓衝器裝置12〇1^^之上，但其他實= 例中，孩貧料缓衝器裝置12〇L1-L2可堆疊於位址/命令緩衝器 裝置12〇ul_U2之上。另外，儘管圖3之實施例對資料、位址 及叩令訊唬緩衝作一定安排，但亦可以對此作其他安排 。例如，記憶體模組U8可包括獨立的位址缓衝器裝置12〇 以對位址訊號進行緩衝，獨立的命令緩衝器裝置12〇以對命 令成唬進行緩衝，獨立的資料緩衝器裝置〗2〇以對資料訊號 進仃緩衝，獨互的讀取資料缓衝器裝置丨2〇以對讀取資料訊 唬進行緩衝，及/或獨立的窝入資料缓衝器裝置12〇以對按 不同、、且口宜加的爲入貧料訊號進行缓衝。另外，記憶體模 組118可包括對不同組合訊號進行缓衝的緩衝器裝置12〇， 例如貝料/位址緩衝器裝置12〇用以對資料及位址訊號進行 '、爰衝，貧料/命令缓衝器裝置丨2〇用以對資料及命令訊號進 订、、爰衝’寫入資料/位址缓衝器裝置丨2〇用以對寫入資料及 位址訊號進行缓衝，讀取資料/位址緩衝器裝置120用以對 讀取資料及位址訊號進行緩衝，等等。 $見固4 A'te體裝置114iu-mu、1 可包括訊號連接 态或引線128iu-mu、1281L_ML以將記憶體裝置1141LJ_MU、 1 14lk積體電路與緩衝器裝置12〇心_、12〇仏麗連接或 輕連。另外’記憶體裝置114iu_mu可被疊加並安置於其他記 ㊁表且1 1 4 1 L-ML之上以減少1己憶體裝置1 1 4 1 U-MU、1 1 4丨 所用 < 電路板面積。舉例而言，記憶體模組11 可包括— 86313 -12 - 200407904 可安置於一下端記憶體裝置114il上之上端記憶體裝置 114〗υ’其引線128lu與下端記憶體裝置U4il之引線128_ 連。 、同樣，缓衝益裝置1201ι;_Μυ、12〇lL_ML可包括訊號連接器 或引線l3〇1U-MU、以將緩衝器裝置12〇ιυ·Μυ、 120lL-ML之積體電路與記憶體模組118ι_μ之引線ΐ24連接或 耦連。疊加或安置緩衝器裝置12〇iu_mu、12〇1他使得一下 端缓衝器裝置1 201L_ML處於電路板丨22與一上端緩衝器裝置 之間。在一實施例中，一上端缓衝器裝置12〇^之 引線1301LJ可與一下端缓衝器裝置12〇^之引線13〇匕及/或電 路板1 22之跡線（圖中未描繪）耦連。在另一實施例中，一上 端緩衝為裝置120MU所包括之引線i3〇mu可多於一下端緩衝 器裝置120ml。在另一實施例中，一上端緩衝器裝置12〇2u 所包括之引線130^少於一下端緩衝器裝置12〇2l。在又一實 施例中’一下端緩衝器裝置u〇il所包括之額外或虛設引線 1 3 0 D未提供通向該下端缓衝器裝置12 〇! l之積體電路的訊號 路徑。該下端缓衝器裝置12〇1L未提供通向其積體電路之訊 號路徑’而是該下端緩衝器裝置l2〇lL之虛設引線n〇D提供 可耦連上端緩衝器裝置12011；之引線130117的位置以向及/或 自電路板122發送及/或接收訊號。 另外，一下端緩衝器裝置120及一上端缓衝器裝置1201LJ 可具有大體上相同的電路板幾何形狀。可將上端緩衝器裝 置12011/安置或疊加於下端緩衝器裝置i2〇1L之上，使得上端 緩衝器裝置1201LJ之電路板區域或投影電路板面積1321LJ及 86313 -13 - 200407904 下端緩衝器裝置1201L之電路板區域或投影電路板面積 1 3 2〗L大體上一致。在另一實施例中，下端缓衝器裝置i 202L 可大於上端緩衝器裝置120^。可將上端缓衝器裝置i2〇2U 安置或疊加於下端缓衝器裝置1202L之上，使得上端緩衝器 裝置12〇2u之電路板區域或投影電路板面積丨3221)可大體上 包含於下端緩衝器裝置12〇2L之電路板區域或投影電路板 面積132儿之中。在又一實施例中，下端緩衝器裝置i2〇ML 可小於上端緩衝器裝置120mij。可將上端緩衝器裝置12〇mu 安置或疊加於下端緩衝器裝置120ml之上，使得下端缓衝器 裝置120ML之電路板區域或投影電路板面積132紙可大體上 包含於上端缓衝器裝置1 20MU之電路板區域或投影電路板 面積132MU之中。 可經由一兄丨思體匯流排1 2 6將記憶體模組1 1 8與記憶體控 制器110以多點形式耦連。記憶體匯流排126可包括資料線 路與非資料線路，例如位址線路、命令線路及時鐘線路以 傳輸資料訊號、位址訊號、命令訊號及時鐘訊號。在一實 施例中，缓衝器裝置120自記憶體匯流排126及記憶體控制 器110分離出記憶體模組118之記憶體裝置114。結果，缓衝 器裝置12 0可藉由減少由記憶體控制器11 〇所驅動之部件數 目來減少記憶體控制器1 1 0之負載。另外，因為每個記憶體 裝置114未經由一獨立的短線134與記憶體匯流排126耦連 ，所以缓衝器裝置120可減少與記憶體匯流排126耦連之短 線134數目。藉由減少短線134及/或裝置之數目，緩衝器裝 置120可有助於增強訊號完整性及/或記憶體匯流排126之 86313 -14 - 200407904 傳輸速率。 另一實施例中的記憶體模組丨18ι_3經由一記憶體匯流排 126與記憶體控制器110以菊花鏈形式耦連，如圖5所示。第 一記憶體匯流排分段126〗可經由第一記憶體模組U8i之第 一引線124u將記憶體控制器11〇與缓衝器裝置12〇iu、i2〇u 耦連。第二記憶體匯流排分段丨262還可以藉由將第一記憶 fe模組11 之第二引線124!2與第二記憶體模組丨丨h之第一 引線124^耦連以將第一記憶體模組Π8ι之緩衝器裝置春 12011；、1201L與第二記憶體模組1182之缓衝器裝置12〇π、 1 2〇2L耦T連。弟二兄憶體匯泥排分段1 263還可藉由將第二記 十思體杈組Π82心第二引線1 2422與第三記憶體模組U83之第— 一引線124sl耦連以將第二記憶體模組Hi之緩衝器裝置 . 與第三記憶體模組1183之緩衝裝置12〇3卩、12〇几 耦連，以此類推。記憶體模組118ι、1182、1183與記憶體控 制器110的菊花鏈耦連還可減小記憶體控制器11〇所驅動之 負載及/或記憶體匯流排126上短線134之數目。 修 現參照圖6，其展示記憶體模組118之另一實施例。記憶 體杈組U 8可包括一個或多個記憶體裝置Π4及一個或多個 與具有引線124之電路板122連接的缓衝器裝置136。記憶體 取jl 114於一具有引線128之封裝裝置14〇内可包括一具有 積體記憶體電路之晶粒或基板138。連接導線或其他内部封 裝連接器142將積體記憶體電路與封裝裝置14〇之引線128 耦連。 晶粒或基板144可叠 同樣，緩衝器裝置136所包括之第一 86313 -15 - 200407904 加或安置於第二晶粒或基板14 6之上。第一晶粒1 4 4可包括 第一積體緩衝電路，例如資料緩衝電路，且第二晶粒146可 包括第二積體緩衝電路’例如位址/命令缓衝電路。緩衝器 裝置136還可包括一封裝裝置148以容納或封裝第一及第二 積體緩衝電路。封裝裝置148可包括提供自電路板122至第 一積體緩衝電路及第二積體緩衝電路的訊號路徑的封裝引 線或其他訊號連接器1 50。 第一連接導線或其他内部封裝連接器152將第一積體緩 衝電路耦連至封裝引線150。同樣，第二連接導線或其他内 邵封裝連接器1 54將第二積體緩衝電路耦連至封裝引線丨5〇 在5施例中第連接益1 5 2直接將第一積體緩衝電路 搞連至封裝引線15〇。在另—實施例中，第—連接器152經 由第二積體緩衝電路之第二連接器154及/或第二積體緩衝 甩路<連接點156將第—積體緩衝電路㈣至封裝引線15〇 底里解其他封t技術，例如球狀晶格陣列亦可用於封 农、I衝n 1 3 6之第—及第二積體緩衝電路。 儘管本文參照具體實施例對本發明之特定特點已作說明 ’但不應對此說明作限制性解釋。凡為熟悉此項技術者所 理鮮足具體實施例及本 — 認為屬於本發明之"二/、他貫施例之各種修正均應 +知明 < 精神及範圍之内。 【圖式簡單說明】 單: = =明且其不受附_。為簡 清楚起見，某此元件:：寸' 定按比例繪出。例如，為 〜件 < 尺寸相對於其他元件被誇大。另外 86313 -16 - 200407904 ，於適合之處，圖中參照標號可能重複使用以表示相應或 類似元件。 圖1展示一計算裝置之一實施例。 圖2展示一計算裝置之另一實施例。 圖3展示堆疊緩衝器裝置之一實施例，其可用於圖1與圖2 之計算裝置中。 圖4展示記憶體控制器與缓衝器裝置之間的多點連接實 例，其可用於圖1與圖2之計算裝置之中。 圖5展示記憶體控制器與缓衝器裝置之間之菊花鏈連接 實例，其可用於圖1與圖2之計算裝置中。 圖6展tjt堆豐積體緩衝電路之貫施例’其可用於圖1與圖2 之計算裝置中。 【圖式代表符號說明】 100 計算裝置 102 電路板 104 處理器 106 晶片組 108 記憶體系統 110 記憶體控制器 112 記憶體 114 記憶體裝置 116 模組連接器 118 記憶體模組 120 缓衝器裝置 86313 - 17 - 200407904 122 電路板 124 引線 BUF 緩衝器 MD 記憶體裝置

Claims (1)

1. 200407904 拾、申請專利範圍： 1， 一種記憶體模組，其包括 一包括至少一引線之電路板， 複數個連接至該電路板之第一記憶體裝置， 一第一緩衝器裝置，其與該電路板連接，且被耦連於 至少一引線與複數個第一記憶體裝置之間，以便對其間 的訊號傳輸進行緩衝，及 一第二緩衝器裝置，其疊加於該第一緩衝器裝置之上 ，且耦連於該至少一引線與該等複數個第一記憶體裝置 之間’以便對其間訊號傳輸進行缓衝。 2.如申請專利範圍第丨項之記憶體模組，其進一步包括複 數個第一圮丨思體裝置，該裝置疊加於該等第一記憶體裝 置 < 上且耦連於該至少一引線與該等複數個第一記憶 體裝置之間，以便對其間訊號傳輸進行緩衝。 3 .如申睛專利範圍第1項之記憶體模組，其中 該第一緩衝器裝置將資料訊號施用於該等複數個第 一兄憶體裝置，該等資料訊號裝置取決於自該至少一引 線接收之資料訊號，及 该第二緩衝器裝置將位址訊號施用於該等複數個第 一記憶體裝置，該等位址訊號取決於自該至少一引線接 收之位址訊號。 4·如申請專利範圍第丨項之記憶體模組，其中 該第一緩衝器裝置包括資料緩衝器以將資料訊號施 用於孩至少一引線，該等資料訊號取決於自該等複數個 86313 200407904 第一記憶體裝置接收之資料訊號，及 該第二緩衝器裝置包括位址缓衝器以將位址訊號施 用於該等複數個第一記憶體裝置，該等位址訊號取決於 自該至少一引線接收之位址訊號。 5. 如申請專利範圍第4項之記憶體模組，其中該第二緩衝 器還包括一控制器以將控制訊號施用於該等複數個第 一記憶體裝置，該等控制訊號取決於來自該至少一引線 之命令訊號。 籲 6. 如申請專利範圍第1項^之記憶體模組，其中 該第一緩衝器裝置將位址訊號施用於該等複數個第 一記憶體裝置，該等位址訊號取決於自該至少一引線接 收之位址訊號，及 該第二缓衝器裝置將資料訊號施用於該等複數個第 一記憶體裝置，該等資料訊號取決於自該至少一引線接 收之資料訊號。 | 7 . —種與一記憶體控制器結合使用之記憶體模組，其包括 一電路板’ 複數個記憶體裝置，其與該電路板耦連以儲存資料， 一第一積體電路，其與該電路板耦連以便對該記憶體 控制器與該等複數個記憶體裝置之間的訊號進行緩衝 ，及 一第二積體電路對該記憶體控制器與該等複數個記 憶體裝置之間的訊號進行緩衝，其中 該第一積體電路之至少一部分處於該第二積體電路 86313 200407904 與該電路板之間。 8. 如申請專利範圍第7項之記憶體模組，其中 一單個封裝裝置包括該第一積體電路及該第二積體 電路。 9. 如申請專利範圍第7項之記憶體模組，其中 一弟一封裝裝置包括該第一積體電路，及 一第二封裝裝置包括該第二積體電路。 10. 如申請專利範圍第9項之記憶體模組，其中 該第一封裝裝置包括與該電路板耦連之複數個第一 引線，及 該第二封裝裝置包括與該等複數個第一引線耦連之 複數個第二引線。 11. 如申請專利範圍第7項之記憶體模組，其中 該第一積體電路將資料訊號施用於該等複數個第一 記憶體裝置，該等資料訊號取決於自記憶體控制器接收 之資料訊號，及 該第二緩衝器裝置將位址訊號施用於該等複數個記 憶體裝置，該等位址訊號取決於自記憶體控制器接收之 位址訊號。 12. 如申請專利範圍第7項之記憶體模組，其中 該第一積體電路包括資料缓衝器以將資料訊號施用 於該記憶體控制器，該等資料訊號取決於自該等複數個 記憶體裝置接收之資料訊號，及 該第二積體電路包括位址缓衝器以將位址訊號施用 86313 200407904 於該等複數個記憶體裝置，該等位址訊號取決於自該記 憶體控制器接收之位址訊號。 13. 如申請專利範圍第12項之記憶體模組，其中該第二積體 電路進一步包括一控制器以將控制訊號施用於該等複 數個第一記憶體裝置，該等控制訊號取決於自該記憶體 控制器接收之命令訊號。 14. 如申請專利範圍第7項之記憶體模組，其中 該第一積體電路將位址訊號施用於該等複數個記憶 體裝置，該等位址訊號取決於自該記憶體控制器接收之 資料訊號，及 該第二缓衝器裝置將資料訊號施用於該等複數個記 憶體裝置，該等資料訊號取決於自該記憶體控制器接收 之資料訊號。 1 5 . —種記憶體子系統，其包括 複數個記憶體裝置以儲存資料， 一記憶體控制器，以相應於自該等複數個記憶體裝置 讀取資料之請求而生成記憶體位址訊號， 一耦連於該記憶體控制器與該等複數個記憶體裝置 之間之第一缓衝器裝置，以便基於取自該等複數個記憶 體裝置之資料向該記憶體控制器發送資料訊號，及 一安置於該第一緩衝器裝置之上且耦連於該記憶體 控制器與該等複數個記憶體裝置之間之第二緩衝器裝 置，以便基於該等記憶體位址訊號為該等複數個記憶體 裝置定址。 86313 200407904 16. 如申請專利範圍第15項之記憶體子系統，其進一步包括 一耦連於該記憶體控制器與該等複數個記憶體裝置 之間之第三缓衝器裝置，以便向基於取自該等複數個記 憶體裝置之資料向該記憶體控制器發送資料訊號，及 一安置於該第三緩衝器裝置之上且耦連於該記憶體 控制器與該等複數個記憶體裝置之間之第四緩衝器裝 置’以便基於該等記憶體位址訊號為該爭複數個記憶體 裝置定址。 17. 如申請專利範圍第15項之記憶體子系統，還包括 一隸連於該記憶體控制器與該等複數個記憶體裝置 之間之第三緩衝器裝置，以便基於取自該等複數個記憶 體裝置之資料向該記憶體控制器發送資料訊號，及 一安置於該第三缓衝器裝置之上且耦連於該記憶體 控制器與該等複數個記憶體裝置之間之第四緩衝器裝 置’以便基於記憶體命令訊號控制該等複數個記憶體裝 置， 該記憶體控制器相應於自該等複數個記憶體裝置讀 取資料之請求而生成該等記憶體命令訊號。 18. 如申請專利範圍第15項之記憶體子系統，其中 該記憶體控制器用以相應於對自該等複數個記憶體 裝置讀取資料之請求而生成記憶體命令訊號，及 該第二缓衝器裝置基於自該記憶體控制器接收之該 等記憶體命令訊號而控制該等複數個記憶體裝置。 19. 如申請專利範圍第15項之記憶體子系統，其中 86313 200407904 該第一缓衝器裝置包括與該記憶體控制器耦連之第 一引線，以接收該等記憶體資料訊號及該等記憶體位址 訊號，及 ， 該第二缓衝器裝置包括與該等第一引線耦連之第二 引線，以接收該等記憶體位址訊號。 20.如申請專利範圍第15項之記憶體子系統，其中 該等第一引線之數目大於該等第二引線，及 該等第二引線與該等第一引線之子集耦連。 2 1. —種計算裝置，其包括 複數個揮發性記憶體裝置以儲存資料， 一處理器，其用以生成對自該等複數個揮發性記憶體 裝置讀取資料之請求， 一記憶體控制器，其用以接收該處理器之該等請求且 生成位址訊號以響應該等請求， 一第一緩衝器裝置，其包括與該記憶體控制器耦連以 接收該記憶體控制器之該等位址訊號之第一引線，以及 與該記憶體控制器耦連以便向該記憶體控制器提供資 料訊號之第二引線，及 一第二缓衝器裝置，其包括與該第一緩衝器裝置之該 等第一引線耦連之第一引線以經由該第一缓衝器裝置 之該等第一引線接收來自該記憶體控制器之該等位址 訊號。 22.如申請專利範圍第21項之計算裝置，其中該等複數個揮 發性記憶體裝置包括雙資料率隨機存取記憶體裝置。 86313 200407904 23. 如申請專利範圍第21項之計算裝置，其中 該記憶體控制器進一步相應於由該處理器所生成之 該等請求而生成命令訊號， 該第一緩衝器裝置進一步包括與該記憶體控制器耦 連之第三引線以接收該記憶體控制器之該等命令訊號 ，及 該第二缓衝器裝置進一步包括與該第一緩衝器裝置 之該等第三引線耦連之第二引線。 24. 如申請專利範圍第23項之計算裝置，其中該第二缓衝器 裝置之該等第二引線包括該第二緩衝器裝置之該等第 一引線中的至少一個。 25. 如申請專利範圍第23項之計算裝置，其中該第一缓衝器 裝置之該等第三引線包括該第一缓衝器裝置之該等第 一引線中的至少一個。 26. 如申請專利範圍第23項之計算裝置，其中該第一緩衝器 裝置之該等第三引線包括該第一缓衝器裝置之該等第 一引線的至少一子集及該第一缓衝器裝置之該等第二 引線中的至少一個。 86313