KR20050012832A - 메모리 버퍼 배치 - Google Patents

메모리 버퍼 배치

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KR20050012832A
KR20050012832A KR10-2004-7021085A KR20047021085A KR20050012832A KR 20050012832 A KR20050012832 A KR 20050012832A KR 20047021085 A KR20047021085 A KR 20047021085A KR 20050012832 A KR20050012832 A KR 20050012832A
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KR
South Korea
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memory
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buffer device
leads
memory controller
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KR10-2004-7021085A
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나렌드라 캔데카
제임스 도드
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인텔 코오퍼레이션
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  • Non-Volatile Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Information Transfer Systems (AREA)
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Abstract

메모리 디바이스들(114)의 신호들을 버퍼링하는 메모리 버퍼 디바이스들(120)을 포함하는, 메모리 모듈, 메모리 시스템, 및 컴퓨팅 장치가 설명되었다. 몇몇 실시예에서, 메모리 버퍼 디바이스들(120)은 다른 메모리 버퍼 디바이스들(120) 상에 적층되어 메모리 버퍼 디바이스들(120)의 회로 기판 풋프린트를 감소시킨다.

Description

메모리 버퍼 배치{MEMORY BUFFER ARRANGEMENT}
메모리와 메모리 제어기들 사이의 데이터 전송율은 계속 증가하고 있다. 고속 전송율에서의 신호의 완전성을 향상시키기 위해서, 메모리 장치들과 메모리 제어기들 사이에 메모리 버퍼 장치들이 도입되었다. 예를 들어, 미국 특허 제6,317,352호이며 제목이 "메모리 제어기와 메모리 모듈들 사이의 버퍼된 데이지 체인(daisy chain) 접속을 구현하기 위한 장치"를 참조하라. 메모리 버퍼 장치들은 메모리 버스에 접속된 장치의 개수를 감소시켜서 신호 반사원이 되는 메모리 버스 상에서의 스터브(stub)들의 개수를 감소시킨다. 또한, 메모리 버퍼 장치들은 메모리 제어기에 의해 직접 구동되고 있는 장치들의 개수를 감소시킴으로써 메모리 제어기 상의 부하를 감소시킨다. 부하를 감소시킴으로써, 메모리 제어기는 더 고속의 신호 레이트 및 /또는 더 낮은 신호 전압을 활용할 수 있다. 그러나, 메모리 버퍼 장치들은 회로 기판 영역을 소모시킨다. 메모리 버퍼 장치들의 회로 기판 풋프린트를 감소시키면, 더 작은 폼 팩터들 및 증가된 저장 용량에 대한 점증하는 요구를 만족시킬 수 있다.
[도면의 간단한 설명]
여기 설명될 본 발명은 첨부 도면에 의해 제한적인 의미가 아니라 예를 들어서 보여질 것이다. 예시의 간략화 및 명료성을 기하기 위해서, 도면들에 예시된소자들은 반드시 스케일이 맞추어져 도시되지는 않았다. 예를 들어, 몇몇 소자들의 치수는 명료성을 위해 그밖의 소자들에 비해 과장될 수 있다. 또한, 적절하다고 여겨질 경우에는, 대응하는 또는 유사한 소자들을 표사하기 위해서, 참조 부호들이 도면들 중에서 반복되었다.
도 1은 컴퓨팅 장치의 한 실시예.
도 2는 컴퓨팅 장치의 또 다른 실시예.
도 3은 도 1 및 도 2의 컴퓨팅 장치들에서 사용될 수 있는 적층식 버퍼 장치들의 한 실시예.
도 4는 도 1 및 도 2의 컴퓨팅 장치들에서 채택될 수 있는 메모리 제어기와 버퍼 장치들 사이의 멀티 드롭 접속의 예.
도 5는 도 1 및 도 2의 컴퓨팅 장치들에서 채택될 수 있는 메모리 제어기 및 버퍼 장치들 사이의 데이지 체인 접속의 예.
도 6은 도 1 및 도 2의 컴퓨팅 장치들에서 사용될 수 있는 적층식 집적 버퍼 회로의 한 실시예.
이하의 설명은 메모리 시스템의 버퍼 회로를 배치하는 기술을 설명한다. 이하의 설명에서, 로직 구현예들, 오피코드(opcodes), 오퍼랜드들을 특정하는 수단, 자원 분할/공유/복사 구현예들, 시스템 소자들의 유형들 및 상호 관계들, 및 로직 분할/통합 선택 사항들이 제시되어 본 발명의 보다 철저한 이해를 제공할 것이다. 그러나, 본 분야의 기술자는 본 발명이 이런 특정 상세 사항 외에도 실시될 수 있음을 알 것이다. 그밖의 경우에, 제어 구조들, 게이트 레벨 회로들 및 전체 소프트웨어 명령 시퀀스들은 본 발명의 요점을 흐려 놓지 않기 위해서 상세하게 보여지지는 않았다. 본 분야의 통상의 기술자는 여기 포함된 설명에 의해, 과도한 시행착오 없이 적합한 기능성들을 구현할 수 있을 것이다.
본 명세서에서, "일 실시예"(one embodiment), "실시예"(an embodiment), "예시적인 실시예"(an example embodiment) 등을 언급할 때, 기술된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예들이 반드시 그 특정한 특징, 구조, 또는 특성을 포함하지는 않는다. 더욱이, 그런 구문들은 반드시 동일 실시예를 언급하는 것은 아니다. 또한, 어떤 실시예와 연계하여 특정한 특징, 구조, 또는 특성이 기술되어 있을 경우, 명시적으로 기술되어 있든 그렇지 않든 그외의 실시예들과 연계하여 그러한 특징, 구조, 또는 특성을 실시하는 것은 당업자가 알 수 있는 것으로 제시된다.
본 발명의 실시예들은 하드웨어, 펌웨어, 소프트웨어, 또는 이것들의 임의의 조합으로 구현될 수 있다. 본 발명의 실시예들은 하나 또는 그 이상의 프로세서들에 의해 판독되고 실시될 수 있는, 기계 판독 가능 매체에 저장된 명령들로서 구현될 수 있다. 기계 판독 가능 매체는 기계(예로, 컴퓨팅 디바이스)에 의해 판독가능한 형태로 정보를 저장하거나 전송하는 임의의 메커니즘을 포함할 수 있다. 예를 들어, 기계 판독 가능 매체는 ROM; RAM; 자기 디스크 저장 매체; 광 저장 매체; 플래시 메모리 디바이스; 전기적, 광학적, 음향적, 또는 다른 형태로 전파되는 신호들(예로, 반송파들, 적외선들, 디지털 신호들 등), 및 그밖의 것 등을 포함할 수 있다.
컴퓨팅 장치(100)의 예시적 실시예가 도 1에 도시되었다. 컴퓨팅 장치(100)는, 예를 들어, 인쇄회로기판, 메인 보드, 또는 마더보드 등과 같은 회로 기판(102)을 포함할 수 있다. 회로 기판(102)은 이후 편의를 위해 마더보드(102)로 지칭되나, 마더 보드 구현예에만 제한되지는 않고 하나 또는 그 이상의 상호 접속된 회로 기판들을 포함할 수 있다. 컴퓨팅 장치(100)는 하나 또는 그 이상의 프로세서들(104), 칩셋(106), 및 마더 보드(102)의 트레이스들 및/또는 그밖의 신호 경로들을 통해 상호 접속된 메모리 시스템(108)을 더 포함할 수 있다. 컴퓨팅 장치(100)는, 예를 들어, 마우스, 키보드, 비디오 제어기, 하드 디스크, 플로피 디스크, 펌웨어 등의 그밖의 장치들(도시안됨)을 더 포함할 수 있다.
칩셋(106)은 컴퓨팅 장치(100)의 프로세서(104), 메모리 시스템(108)과 그밖의 디바이스들 간의 인터페이스들을 제공하는 하나 또는 그 이상의 패키징된 집적 회로 장치들을 포함할 수 있다. 일 실시예에서, 칩셋(106)의 그밖의 기능들을 포함하기도 하고 포함하지 않을 수도 있는, 칩셋(106)의 단일 패키징된 집적 회로 장치는 메모리 시스템(108)의 메모리 제어기(110)을 포함한다. 메모리 제어기(110)는 일반적으로 컴퓨팅 장치(100)의 하나 또는 그 이상의 프로세서(104) 및/또는 그밖의 디바이스들에게 메모리 시스템(108)의 메모리(112)에 대한 액세스를 제공한다. 또다른 실시예에서, 메모리 제어기(110)는 컴퓨팅 장치(100)의 하나 또는 그 이상의 프로세서(104) 내에 포함된다. 다른 실시예에서, 메모리제어기(110)의 부분들은 하나 또는 그 이상의 프로세서들(104) 및/또는 칩셋(106)의 하나 또는 그 이상의 패키징된 집적 회로 장치들 중에 분포된다.
메모리(112)는, 예를 들어, DRAM 디바이스들, SDRAM 디바이스들, DDR SDRAMs, QDR SDRAM 디바이스들, 또는 그밖의 메모리 디바이스들 등의 패키징된 메모리 디바이스들(114)을 포함할 수 있다. 메모리 디바이스들(114)은 예를 들어 프로세서들(104)에 의해 실행될 수 있는 명령들 및 코드 등의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 시스템(108)은 마더보드(102)에 부착된 하나 또는 그 이상의 모듈 접속기들(116)을 포함한다. 각각의 모듈 접속기(116)는 메모리 모듈(118)을 수납하도록 그 치수가 정해진다. 각각의 메모리 모듈(118)은, 다수의 신호 커넥터 또는 리드(124)(도 3 참조)를 구비한 회로 기판(122)에 부착되는, 다수의 메모리 디바이스(114)와 하나 또는 그 이상의 적층 버퍼 디바이스들(120)을 포함할 수 있다. 메모리 모듈(118)이 모듈 접속기(116)에 삽입될 때 다수의 리드(124)는 모듈 접속기(116)의 신호 커넥터들 또는 리드들(도시 안됨)과 인터페이싱한다.
컴퓨팅 장치(100)가 도 1에서는 세개의 모듈 접속기(116)를 갖는 것으로 예시되었지만, 컴퓨팅 장치(100)의 그밖의 실시예들은 다른 개수의 모듈 접속기(116)를 가져서 다른 개수의 메모리 모듈(118)을 수납할 수 있다. 또한, 도1의 컴퓨팅 장치(100)가 메모리 모듈(118) 당 8개의 메모리 디바이스(114)와 네개의 버퍼 디바이스(120)를 갖는 것으로 예시되었지만, 그밖의 컴퓨팅 장치(100)의 실시예들은 메모리 모듈(118) 당 다른 개수의 메모리 디바이스(114) 및/또는 다른 개수의 버퍼디바이스(120)를 포함할 수 있다.
도 2에서, 컴퓨팅 장치(100)의 다른 실시예가 도시되었다. 도2의 메모리 시스템(108)은, 메모리 모듈(118)의 회로 기판(122) 대신에 마더보드(102)에 부착된 패키징된 메모리 디바이스들(114)과 적층 버퍼 디바이스들(120)을 포함할 수 있다. 이런 실시예에서, 메모리 시스템(108)은 모듈 접속기들(116) 없이 구현될 수 있어서 메모리 모듈들(118)을 수납할 수 있다. 그러나, 컴퓨팅 장치(100)의 다른 실시예들은 마더보드(102)에 부착된 메모리 디바이스들(114)과 모듈 접속기들(116)의 모두를 포함할 수 있어서 메모리 모듈들(118)을 수납할 수 있다.
이제 도3을 참조하면, 메모리 모듈(118)의 한 실시예가 도시되었다. 메모리 모듈(118)은 리드들(124)을 갖는 회로 기판(122)에 부착된, 메모리 디바이스들(114U1-U8, 114L1-L8)과 버퍼 디바이스들(120U1-U2, 120L1-L2)을 포함할 수 있다. 이미 지적한 대로, 메모리 디바이스들(114U1-U8, 114L1-L8)은, 예를 들어, DRAM 디바이스들, SDRAM 디바이스들, DDR SDRAM 디바이스들, QDR SDRAM 디바이스들, 또는 그밖의 메모리 디바이스들 등의 패키징된 메모리 디바이스들을 포함할 수 있다. 일 실시예에서, 메모리 모듈(118)은 데이터 버퍼 디바이스들(120L1-L2)과 데이터 버퍼 디바이스들(120L1-L2) 위에 적층된 어드레스/커맨드 버퍼 디바이스들(120U1-U2)을 포함할 수 있다.
일반적으로, 데이터 버퍼 디바이스들(120L1-L2)은 메모리 제어기(110)와 메모리 디바이스들(114U1-U8, 114L1-L8) 간의 판독 및/또는 기입 데이터 신호들을 버퍼링할 수 있다. 데이터 버퍼 디바이스들(120L1-L2)은 메모리 버스(126)를 통해서 메모리 제어기(110)로부터 기입 데이터 신호들을 수신할 수 있고(도4 및 도5 참조), 메모리 디바이스들(114U1-U8, 114L1-L8)에게 수신된 기입 데이터 신호들에 기초한 기입 데이터 신호들을 제공할 수 있다. 데이터 버퍼 디바이스들(120L1-L2)은 메모리 디바이스들(114U1-U8, 114L1-L8)에게 메모리 제어기(110)로부터 수신된 기입 데이터 신호들과는 다른 폼을 갖는 기입 데이터 신호들을 제공할 수 있다는 점을 주의하라. 예를 들어, 메모리 제어기(110)는 메모리 버스(126) 상에서 저전압 차동(differential) 데이터 신호들을 발생시킬 수 있고 데이터 버퍼 디바이스(120L1-L2)는 메모리 디바이스들(114U1-U8, 114L1-L8)에게 고전압 비차동 데이터 신호들을 제공할 수 있다. 또한, 데이지 체인 환경 하에서, 데이터 버퍼 디바이스들(120L1-L2)은 또다른 메모리 모듈(118)의 데이터 버퍼 디바이스들 (120L1-L2)에게 또다른 메모리 모듈(118)의 메모리 제어기(110) 및/또는 데이터 버퍼 디바이스들(120L1-L2)로부터 수신된 기입 데이터 신호들에 기초한 기입 데이터 신호들을 제공할 수 있다.
데이터 버퍼 디바이스들(120L1-L2)은 메모리 디바이스들(114U1-U8, 114L1-L8)로부터 판독 데이터 신호들을 수신할 수 있고, 메모리 제어기(110)에게 수신된 데이터 신호들에 기초한 판독 데이터 신호들을 제공할 수 있다. 여기서, 다시, 데이터 버퍼 디바이스들(120L1-L2)은 메모리 제어기(110)에게 메모리 디바이스들(114U1-U8, 114L1-L8)로부터 수신된 판독 데이터 신호들과는 다른 폼을 갖는 판독 데이터 신호들을 제공할 수 있다는 점을 알아야 한다. 또한, 데이지 체인 환경 하에서, 데이터 버퍼 디바이스들(120L1-L2)은 또다른 메모리 모듈(118)의 데이터 버퍼 디바이스들(120L1-L2)에게 또다른 메모리 모듈(118)의 메모리 디바이스들(114U1-U8, 114L1-L8) 및/또는 데이터 버퍼 디바이스들(120L1-L2)로부터 수신된 판독 데이터 신호들에 기초한 판독 데이터 신호들을 추가로 제공할 수 있다.
일반적으로, 어드레스/커맨드 버퍼 디바이스들(120U1-U2)은 메모리 디바이스들(114U1-U8, 114L1-L8)과 메모리 제어기(110) 사이에서 어드레스/커맨드 신호들을 버퍼링한다. 어드레스/커맨드 버퍼 디바이스들(120U1-U2)은 메모리 버스(126)의 어드레스/커맨드 선들을 통해서 메모리 제어기(110)로부터 어드레스/커맨드 신호들을 수신할 수 있고, 메모리 디바이스들(114U1-U8, 114L1-L8)에게 수신된 어드레스/커맨드 신호들에 기초한 어드레스/커맨드 신호들을 제공할 수 있다. 어드레스/커맨드 버퍼(120U1-U2)는 메모리 디바이스들(114U1-U8, 114L1-L8)에게 메모리 제어기(110)로부터 수신된 어드레스/커맨드 신호들과는 다른 폼을 가질 수 있는 어드레스/커맨드 신호들을 제공할 수 있다는 점을 알아야 한다. 또한, 데이지 체인환경 하에서, 어드레스 커맨드 버퍼 디바이스들(120U1-U2)은 또다른 메모리 모듈(118)의 어드레스/커맨드 버퍼 디바이스(120U1-U2)에게 또다른 메모리 모듈(118)의 메모리 제어기(110) 및/또는 데이터 버퍼 디바이스들(120U1-U2)로부터 수신된 어드레스/커맨드 신호들에 기초한 어드레스/커맨드 신호들을 추가로 제공할 수 있다.
도3의 메모리 모듈(118)이 데이터 버퍼 디바이스들(120L1-L2)상에 적층된 어드레스/커맨드 버퍼 디바이스들(120U1-U2)를 갖는 것으로 설명되었지만, 데이터 버퍼 디바이스들(120L1-L2)은 다른 실시예들에서는 어드레스/커맨드 디바이스들(120U1-U2) 상에 적층될 수 있다. 또한, 도3의 실시예가 소정 배치의, 데이터, 어드레스, 및 커맨드 버퍼링을 하는 것으로 설명되었지만 다른 배치들도 가능하다. 예를 들어, 메모리 모듈(118)은, 다른 조합으로 적층될 수 있는, 어드레스 신호들을 버퍼하기 위한 분리된 어드레스 버퍼 디바이스들(120), 커맨드 신호들을 버퍼링하기 위한 분리된 커맨드 버퍼 디바이스들(120), 데이터 신호들을 버퍼링하기 위한 분리된 데이터 버퍼 디바이스들(120), 판독 데이터 신호들을 버퍼링하는 분리된 판독 데이터 버퍼 디바이스들(120), 및/또는 기입 데이터 신호들을 버퍼링하는 분리된 기입 데이터 버퍼 디바이스들(120) 을 포함할 수 있다. 또한, 메모리 모듈들(118)은 다른 조합의 신호들을 버퍼링하기 위한 버퍼 디바이스들(120), 예를 들어, 데이터와 어드레스 신호들을 버퍼링하기 위한 데이터/어드레스 버퍼 디바이스들(120), 데이터와 커맨드 신호들을 버퍼링하기 위한 데이터/커맨드 버퍼 디바이스들(120), 기입데이터와 어드레스 신호들을 버퍼링하기 위한 기입 데이터/어드레스 버퍼 디바이스들(120), 판독 데이터와 어드레스 신호들을 버퍼링하기 위한 판독 데이터/어드레스 버퍼 디바이스들(120) 을 포함할 수 있다.
도4를 참조하면, 메모리 디바이스들(1141U-MU, 1141L-ML)은 메모리 디바이스들(1141U-MU, 1141L-ML)의 집적 회로들을 버퍼 디바이스들(1201U-MU, 1201L-ML)과 인터페이싱 또는 결합하기 위한 신호 커넥터들 또는 리드들(1281U-MU, 1281L-ML)을 포함할 수 있다. 또한, 메모리 디바이스들(1141U-MU)은 그밖의 메모리 디바이스들(1141L-ML) 상에 적층되거나 위치될 수 있어서 메모리 디바이스들(1141U-MU, 1141L-ML)에 의해 점유되는 회로 기판 면적을 줄일 수 있다. 예를 들어, 메모리 모듈(1181)은 그 리드들(1281U)이 하부의 메모리 디바이스(1141L)의 리드들(1281L)에 결합되는 식으로 하부의 메모리 디바이스(1141L) 위에 배치될 수 있는 상부 메모리 디바이스(1141U)를 포함할 수 있다.
유사하게, 버퍼 디바이스들(1201U-MU,1201L-ML)은, 버퍼 디바이스들(1201U-MU, 1201L-ML)의 집적 회로들을 메모리 모듈(1181-M)의 리드들(124)과 인터페이싱 또는 결합하기 위한 신호 커넥터들 또는 리드들(1301U-MU, 1301L-ML)을 포함할 수 있다. 버퍼 디바이스(1201U-MU, 1201L-ML)는 적층될 수 있거나, 그렇지 않으면 하부의 버퍼 디바이스(1201L-ML)가 회로 기판(122)과 상부 버퍼 디바이스(1201U-MU) 간에 배치되는 식으로 위치될 수 있다. 일 실시예에서, 상부 버퍼 디바이스(1201U)의 리드들(1301U)은 하부 버퍼 디바이스(1201L)의 리드들(1301L) 및/또는 회로 기판(122)의 트레이스들(도시 안됨)에 결합될 수 있다. 또다른 실시예에서, 상부 버퍼 디바이스(120MU)는 하부 버퍼 디바이스(120ML)보다 더 많은 리드들(130MU)을 포함할 수 있다. 추가 실시예에서, 상부 버퍼 디바이스(1202U)는 하부 버퍼 디바이스(1202L)보다 적은 수의 리드들 (1302U)을 포함할 수 있다. 또다른 실시예에서, 하부 버퍼 디바이스(120IL)는 하부 버퍼 디바이스들(1201L)의 집적 회로에게 신호 경로를 제공하지 않는 추가의 또는 더미 리드들(130D)을 포함할 수 있다. 하부 버퍼 디바이드들(1201L)의 집적 회로들에게 신호 경로를 제공하는 대신에, 하부 버퍼 디바이스들(1201L)의 더미 리드(130D)가, 상부 버퍼 디바이스(1201U)의 리드들(1301U)이 회로 기판(122)으로 및/또는 그로부터의 신호들을 보내고 및/또는 수신하기 위해 그에 결합될 수 있는 로케이션을 제공한다.
또한, 하부 버퍼 디바이스(120IL) 및 상부 버퍼 디바이스(120IU)는 거의 동일한 회로 기판 모양을 가질 수 있따. 상부 버퍼 디바이스(120IU)는 하부 기판 디바이스(120IL) 상에 위치하거나 적층될 수 있어서, 상부 버퍼 디바이스(120IU)의 회로 기판 풋프린트 또는 투사된 회로 기판 영역(132IU)과 하부 버퍼 디바이스(1201L)의 회로 기판 풋프린트 또는 투사된 회로 기판 영역(1321L)이 실질적으로 일치되도록 한다. 또다른 실시예에서, 하부 기판 디바이스(1202L)는 상부 버퍼 디바이스(1202U)보다 더 클 수 있다. 상부 버퍼 디바이스(1202U)는 하부 버퍼 디바이스(1202L) 상에 위치하거나 적층될 수 있어서, 상부 버퍼 디바이스(1202U)의 회로 기판 풋프린트 또는 투사된 회로 기판 영역(1322U)이 실질적으로 하부 버퍼 디바이스(1202L)의 회로 기판 풋프린트 또는 투사된 회로 기판 영역(1322L) 내에 포괄되도록 할 수 있다. 다른 실시예에서, 하부 버퍼 디바이스(120ML)가 상부 버퍼 디바이스(120MU) 보다 작을 수 있다. 상부 버퍼 디바이스(120MU)는 하부 기판 디바이스(120ML) 상에 위치하거나 적층될 수 있어서, 하부 버퍼 디바이스(120ML)의 회로 기판 풋프린트 또는 투사된 회로 기판 영역(132ML)이 실질적으로 상부 버퍼 디바이스(120ML)의 회로 기판 풋프린트 또는 투사된 회로 기판 영역(132MU) 내에 포괄되도록 할 수 있다.
메모리 모듈들(118)은 멀티 드롭(multi-drop) 형태로 메모리 버스(126)를 통해서 메모리 제어기(110)에 결합될 수 있다. 메모리 버스(126)는 데이터 선들과, 예를 들어, 데이터 신호들, 어드레스 신호들, 커맨드 신호들, 및 클록 신호들을 전송하기 위한, 어드레스 선들, 커맨드 선들, 및 클록 선들 등의 비 데이터선들을 포함할 수 있다. 일 실시예에서, 버퍼 디바이스들(120)은 메모리 버스(126) 및 메모리 제어기(110)로부터 메모리 모듈들(118)의 메모리 디바이스들(114)을 분리할 수 있다. 그 결과, 버퍼 디바이스들(120)은 메모리 제어기(110)에 의해 구동되는 소자들의 수를 감소시킴으로써 메모리 제어기(110)가 겪는 부하를 줄일 수 있다. 또한, 버퍼 디바이스들(120)은, 각각의 메모리 디바이스(114)가 개별 스터브(134)를 통해 메모리 버스(126)에 개별적으로 결합되지 않았기 때문에, 메모리 버스(126)에 결합된 스터브(134)의 수를 감소시킬 수 있다. 스터브(134)의 수 및/또는 디바이스의 수를 감소시킴으로써 버퍼 디바이스들(120)은 신호 완전성 및/또는 메모리 버스(126)의 전송율을 증가시키는 것을 도울 수 있다.
메모리 모듈(1181-3)은 도 5에 도시된 대로 데이지 체인 형태로 메모리 버스(126)을 통해서 메모리 제어기(110)에 결합될 수 있다. 제1 메모리 버스 부분(1261)은 제1 메모리 모듈(1181)의 제1 리드들(12411)을 통해 버퍼 디바이스들(1201U, 1201L)에 메모리 제어기(110)를 결합시킬 수 있다. 제2 메모리 버스 부분(1262)은, 제1 메모리 모듈(1181)의 제2 리드들(12412)을 제2 메모리 모듈(1182)의 제1 리드들(12421)에게 결합시킴으로써 제2 메모리 모듈(1182)의 버퍼 디바이스들(1202U, 1202L)에 제1 메모리 모듈(1181)의 버퍼 디바이스들(1201U, 1201L)을 더 결합시킬 수 있다. 제3 메모리 버스 부분(1263)은, 제2 메모리 모듈(1182)의 제2 리드들(12422)을 제3 메모리 모듈(1183)의 제1 리드들(12431)에게 결합시킴으로써 제3 메모리 모듈(1183)의 버퍼 디바이스들(1203U, 1203L)에 제2 메모리 모듈(1182)의 버퍼 디바이스들(1202U, 1202L)을 더 결합시킬 수 있고, 이런 식으로 계속된다. 메모리 모듈들(1181, 1182, 1183)을 메모리 제어기(110)에게 데이지 체인 결합시키면, 메모리 제어기(110)에 의해 구동되는 부하 및/또는 메모리 버스(126) 상에 존재하는 스터브(134)의 개수를 추가로 감소시킬 수 있다.
도6을 참조하면, 메모리 모듈(118)의 또다른 실시예가 도시되었다. 메모리 모듈(118)은 리드들(124)를 갖는 회로 기판(122)에 부착된, 하나 또는 그 이상의 메모리 디바이스들(114)과 하나 또는 그 이상의 버퍼 디바이스들(136)을 포함할 수 있다. 메모리 디바이스(114)는 리드들(128)을 갖는 패키징 디바이스(140)내에 집적 메모리 회로를 갖는 다이 또는 기판(138)을 포함할 수 있다. 본딩 와이어 또는 그밖의 내부 패키징 커넥터들(142)이 집적 메모리 회로를 패키징 디바이스(140)의 리드들(128)에 결합시킨다.
유사하게, 버퍼 디바이스(136)는 제2 다이 또는 기판(146) 상에 적층되거나 또는 그 위에 위치된 제1 다이 또는 기판(144)을 포함할 수 있다. 제1 다이(144)는 예를 들어 데이터 버퍼 회로 등의 제1 집적 버퍼 회로를 포함할 수 있고, 제2 다이(146)는 예를 들어 어드레스/커맨드 버퍼 회로 등의 제2 집적 버퍼 회로를 포함할 수 있다. 버퍼 디바이스(136)는 제1 및 제2 집적 버퍼 회로들을 하우징하거나그렇지 않으면 패키징할 수 있는 패키징 디바이스(148)를 추가로 포함할 수있다. 패키징 디바이스(148)는 제1 회로 기판(122)으로부터 제1 집적 버퍼 회로 및 제2 집적 버퍼 회로로의 신호 경로를 제공하는 패키징 리드들 또는 그밖의 신호 커넥터들(150)을 포함할 수 있다.
제1 본딩 와이어들 또는 그밖의 내부 패키징 커넥터들(152)은 제1 집적 버퍼 회로를 패키징 리드들(150)로 결합시킨다. 유사하게, 제2 본딩 와이어들 또는 그밖의 내부 패키징 커넥터들(154)은 제2 집적 버퍼 회로를 패키징 리드들(150)로 결합시킨다. 일 실시예에서, 제1 커넥터들(152)은 제1 집적 버퍼 회로를 패키징 리드(150)에 직접 결합시킨다. 또다른 실시예에서, 제1 커넥터들은 제2 집적 버퍼 회로의 제2 커넥터들(154) 및/또는 제2 집적 버퍼 회로의 커넥션 포인트들(156)을 통해서 제1 집적 버퍼 회로를 패키징 리드들(150)로 결합시킨다. 볼 그리드 어레이 등의 그밖의 패키징 기술들도 사용되어 버퍼 디바이스(136)의 제1 및 제2 집적 버퍼 회로를 패키징할 수 있음을 알아야 한다.
본 발명의 특정한 특징들이 예시적 실시예들을 참조하여 설명되었는데, 본 설명은 제한적인 의미로 해석되도록 의도된 것은 아니다. 본 발명의 관련 분야의 기술자들에게 명백한 바와 같이, 본 발명의 여러 변형예들과 본 발명의 그밖의 실시예들이 본 발명의 사상 및 범위 내에 있는 것으로 여겨져야 한다.

Claims (26)

  1. 적어도 하나의 리드(lead)를 포함하는 회로 기판과,
    상기 회로 기판에 부착된 다수의 제1 메모리 디바이스와,
    상기 회로 기판에 부착되고 상기 적어도 하나의 리드와 상기 다수의 제1 메모리 디바이스 사이에 결합되어 그 사이의 시그널링(signaling)을 버퍼링하는 제1 버퍼 디바이스와,
    상기 제1 버퍼 디바이스 상에 적층되고 상기 적어도 하나의 리드와 상기 다수의 제1 메모리 디바이스 사이에 결합되어 그 사이의 시그널링을 버퍼링하는 제2 버퍼 디바이스
    를 포함하는 메모리 모듈.
  2. 제1항에 있어서, 상기 제1 메모리 디바이스들 상에 적층되고 상기 적어도 하나의 리드와 상기 다수의 제1 메모리 디바이스 사이에 결합되어 그 사이의 시그널링을 버퍼링하는 다수의 제2 메모리 디바이스를 더 포함하는 메모리 모듈.
  3. 제1항에 있어서,
    상기 제1 버퍼 디바이스는 상기 적어도 하나의 리드로부터 수신된 데이터 신호들에 좌우되는 데이터 신호들을 상기 다수의 제1 메모리 디바이스에게 가하게 되어 있고,
    상기 제2 버퍼 디바이스는 상기 적어도 하나의 리드로부터 수신된 어드레스 신호들에 좌우되는 어드레스 신호들을 상기 다수의 제1 메모리 디바이스에게 가하게 되어 있는 메모리 모듈.
  4. 제1항에 있어서,
    상기 제1 버퍼 디바이스는 상기 다수의 제1 메모리 디바이스로부터 수신된 데이터 신호들에 좌우되는 데이터 신호들을 상기 적어도 하나의 리드에게 가하는 데이터 버퍼들을 포함하고,
    상기 제2 버퍼 디바이스는 상기 적어도 하나의 리드로부터 수신된 어드레스 신호들에 좌우되는 어드레스 신호들을 상기 다수의 제1 메모리 디바이스에게 가하는 어드레스 버퍼들을 포함하는 메모리 모듈.
  5. 제4항에 있어서, 상기 제2 버퍼 디바이스는 상기 적어도 하나의 리드로부터의 커맨드 신호들에 좌우되는 제어 신호들을 상기 다수의 제1 메모리 디바이스에게 가하는 제어기를 포함하는 메모리 모듈.
  6. 제1항에 있어서,
    상기 제1 버퍼 디바이스는 상기 적어도 하나의 리드로부터 수신된 어드레스 신호들에 좌우되는 어드레스 신호들을 상기 다수의 제1 메모리 디바이스들에게 가하게 되어 있고,
    상기 제2 버퍼 디바이스는 상기 적어도 하나의 리드로부터 수신된 데이터 신호들에 좌우되는 데이터 신호들을 상기 다수의 제1 메모리 디바이스에게 가하게 되어 있는 메모리 모듈.
  7. 메모리 제어기와 함께 사용되는 메모리 모듈로서,
    회로 기판과,
    상기 회로 기판에 결합되고 데이터를 저장하는 다수의 메모리 디바이스들과,
    상기 회로 기판에 결합되고 상기 메모리 제어기와 상기 다수의 메모리 디바이스 사이에서 신호들을 버퍼링하는 제1 집적 회로와,
    상기 메모리 제어기와 상기 다수의 메모리 디바이스 사이에서 신호들을 버퍼링하는 제2 집적 회로
    를 포함하고,
    상기 제1 집적 회로의 적어도 일부분이 상기 제2 집적 회로와 상기 회로 기판 사이에 배치된 메모리 모듈.
  8. 제7항에 있어서, 단일 패키징된 디바이스가 상기 제1 집적 회로와 상기 제2 집적 회로 모두를 포함하는 메모리 모듈.
  9. 제7항에 있어서,
    제1 패키징 디바이스가 상기 제1 집적 회로를 포함하고,
    제2 패키징 디바이스가 상기 제2 집적 회로를 포함하는 메모리 모듈.
  10. 제9항에 있어서,
    상기 제1 패키징 디바이스는 상기 회로 기판에 결합된 다수의 제1 리드들을 포함하고,
    상기 제2 패키징 디바이스는 상기 다수의 제1 리드들에 결합된 다수의 제2 리드들을 포함하는 메모리 모듈.
  11. 제7항에 있어서,
    상기 제1 집적 회로는 상기 메모리 제어기로부터 수신된 데이터 신호들에 좌우되는 데이터 신호들을 상기 다수의 메모리 디바이스에게 가하게 되어 있고,
    상기 제2 집적 회로는 상기 메모리 제어기로부터 수신된 어드레스 신호들에 좌우되는 어드레스 신호들을 상기 다수의 메모리 디바이스에게 가하게 되어 있는 메모리 모듈.
  12. 제7항에 있어서,
    상기 제1 집적 회로는 상기 다수 메모리 디바이스로부터 수신된 데이터 신호들에 좌우되는 데이터 신호들을 상기 메모리 제어기에게 가하는 데이터 버퍼들을 포함하고,
    상기 제2 집적 회로는 상기 메모리 제어기로부터 수신된 어드레스 신호들에좌우되는 어드레스 신호들을 상기 다수의 메모리 디바이스에게 가하는 어드레스 버퍼들을 포함하는 메모리 모듈.
  13. 제12항에 있어서, 상기 제2 집적 회로는 상기 메모리 제어기로부터 수신된 커맨드 신호들에 좌우되는 제어 신호들을 상기 다수의 메모리 디바이스에게 가하는 제어기를 포함하는 메모리 모듈.
  14. 제7항에 있어서,
    상기 제1 집적 회로는 상기 메모리 제어기로부터 수신된 어드레스 신호들에 좌우되는 어드레스 신호들을 상기 다수의 메모리 디바이스에게 가하게 되어 있고,
    상기 제2 집적 회로는 상기 메모리 제어기로부터 수신된 데이터 신호들에 좌우되는 데이터 신호들을 상기 다수의 메모리 디바이스에게 가하게 되어 있는 메모리 모듈.
  15. 데이터를 저장하는 다수의 메모리 디바이스와,
    상기 다수의 메모리 디바이스로부터 데이터를 판독하라는 요구들에 응답하여 메모리 어드레스 신호들을 발생시키는 메모리 제어기와,
    상기 메모리 제어기와 상기 다수의 메모리 디바이스 사이에 결합되어 상기 다수의 메모리 디바이스로부터 검색된 데이터에 기초하여 데이터 신호들을 상기 메모리 제어기로 보내는 제1 버퍼 디바이스와,
    상기 제1 버퍼 디바이스 위에 배치되고 상기 메모리 제어기와 상기 다수의 메모리 디바이스 사이에 결합되어 상기 메모리 어드레스 신호들에 기초하여 상기 다수의 메모리 디바이스를 어드레싱하는 제2 버퍼 디바이스
    를 포함하는 메모리 서브시스템.
  16. 제15항에 있어서,
    상기 메모리 제어기와 상기 다수의 메모리 디바이스 사이에 결합되어 상기 다수의 메모리 디바이스로부터 검색된 데이터에 기초하여 데이터 신호들을 상기 메모리 제어기로 보내는 제3 버퍼 디바이스와,
    상기 제3 버퍼 디바이스 위에 배치되고 상기 메모리 제어기와 상기 다수의 메모리 디바이스 사이에 결합되어 상기 메모리 어드레스 신호들에 기초하여 상기 다수의 메모리 디바이스를 어드레싱하는 제4 버퍼 디바이스
    를 더 포함하는 메모리 서브시스템.
  17. 제15항에 있어서,
    상기 메모리 제어기와 상기 다수의 메모리 디바이스 사이에 결합되어 상기 다수의 메모리 디바이스로부터 검색된 데이터에 기초하여 데이터 신호들을 상기 메모리 제어기로 보내는 제3 버퍼 디바이스와,
    상기 제3 버퍼 디바이스 위에 배치되고 상기 메모리 제어기와 상기 다수의 메모리 디바이스 사이에 결합되어 메모리 커맨드 신호들에 기초하여 상기 다수의메모리 디바이스를 제어하는 제4 버퍼 디바이스
    를 더 포함하고,
    상기 메모리 제어기는 상기 다수의 메모리 디바이스로부터 데이터를 판독하라는 요구들에 응답하여 상기 메모리 커맨드 신호들을 발생시키는
    메모리 서브시스템.
  18. 제15항에 있어서,
    상기 메모리 제어기는 상기 다수의 메모리 디바이스로부터 데이터를 판독하라는 요구들에 응답하여 메모리 커맨드 신호들을 발생시키게 되어 있고,
    상기 제2 버퍼 디바이스는 상기 메모리 제어기로부터 수신된 상기 메모리 커맨드 신호들에 기초하여 상기 다수의 메모리 디바이스를 제어하게 되어 있는
    메모리 서브시스템.
  19. 제15항에 있어서,
    상기 제1 버퍼 디바이스는 상기 메모리 제어기에 결합되어 상기 메모리 데이터 신호들 및 상기 메모리 어드레스 신호들을 수신하는 제1 리드들을 포함하고,
    상기 제2 버퍼 디바이스는 상기 제1 리드들에 결합되어 상기 메모리 어드레스 신호들을 수신하는 제2 리드들을 포함하는 메모리 서브시스템.
  20. 제15항에 있어서, 상기 제1 리드들은 상기 제2 리드들보다 수가 많고,
    상기 제2 리드들은 상기 제1 리드들의 부분집합(subset)에 결합되어 있는 메모리 서브시스템.
  21. 데이터를 저장하는 다수의 휘발성 메모리 디바이스와,
    상기 다수의 휘발성 메모리 디바이스로부터 데이터를 판독하라는 요구들을 발생시키는 프로세서와,
    상기 프로세서의 상기 요구들을 수신하고 상기 요구들에 응답하여 어드레스 신호들을 발생시키는 메모리 제어기와,
    상기 메모리 제어기에 결합되어 상기 메모리 제어기의 상기 어드레스 신호들을 수신하는 제1 리드들과 상기 메모리 제어기에 결합되어 상기 메모리 제어기에게 데이터 신호들을 제공하는 제2 리드들을 포함하는 제1 버퍼 디바이스와,
    상기 제1 버퍼 디바이스의 상기 제1 리드들에 결합되어 상기 제1 버퍼 디바이스의 상기 제1 리드들을 통해 상기 메모리 제어기로부터의 상기 어드레스 신호들을 수신하는 제1 리드들을 포함하는 제2 버퍼 디바이스
    를 포함하는 컴퓨팅 디바이스.
  22. 제21항에 있어서, 상기 다수의 휘발성 메모리 디바이스는 더블 데이터 레이트 랜덤 액세스 메모리 디바이스들을 포함하는 컴퓨팅 디바이스.
  23. 제21항에 있어서,
    상기 메모리 제어기는 상기 프로세서에 의해 발생된 요구들에 응답하여 추가로 커맨드 신호들을 발생시키게 되어 있고,
    상기 제1 버퍼 디바이스는 상기 메모리 제어기에 결합되어 상기 메모리 제어기의 상기 커맨드 신호들을 수신하는 제3 리드들을 더 포함하고,
    상기 제2 버퍼 디바이스는 상기 제1 버퍼 디바이스의 상기 제3 리드들에 결합된 제2 리드들을 더 포함하는 컴퓨팅 디바이스.
  24. 제23항에 있어서, 상기 제2 버퍼 디바이스의 상기 제2 리드들은 상기 제2 버퍼 디바이스의 상기 제1 리드들 중의 적어도 하나를 포함하는 컴퓨팅 디바이스.
  25. 제23항에 있어서, 상기 제1 버퍼 디바이스의 상기 제3 리드들은 상기 제1 버퍼 디바이스의 상기 제1 리드들 중의 적어도 하나를 포함하는 컴퓨팅 디바이스.
  26. 제23항에 있어서, 상기 제1 버퍼 디바이스의 상기 제3 리드들은 상기 제1 버퍼 디바이스의 상기 제1 리드들 중의 적어도 부분집합(subset)과 상기 제1 버퍼 디바이스의 상기 제2 리드들 중의 적어도 하나를 포함하는 컴퓨팅 디바이스.
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