TW200402890A - Method of programming a multi-level memory device - Google Patents

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200402890 玖、發明說明： 【發明所屬之技術領域】 本發明係有關於半導體記憶體元件，特別是有關於多層 記憶體元件之程式設計方法。 【先前技術】 半導體記憶體元件在發展上的主要問題在於如何將資 料儲存密度達到最大，即為在單位面積上可儲存的資料位 元數。一般而言，理想的情形是研發出在儘可能最小的實 體尺寸上儲存最大量的資料之記憶體晶片。此技術已發展 出能在單一記憶體單元中儲存多重資料位元的記憶體晶 片，亦稱之為多層記憶體晶片。 在傳統的每單元儲存一位元之記憶體元件中，記憶體單 元假定兩個資訊儲存狀態中的一種，不是開狀態就是關狀 態。此開或關的組合定義了一位元的資訊。在雙層記憶體 中，由於單元只能有兩個不同的臨界電壓（threshold v ο 1 t a g e )值V t，在讀取操作時，它只需要感測定址之電晶 體是否具傳導性。這通常是藉由比較由預設之沒極-源極 (drain-to-source)和閘極-源極（gate-to-source)電壓所 偏壓之記憶體電晶體所經過的電流，與在相同偏壓條件下 之參考電晶體的電流所進行，不是直接透過電流模式 (current-mode)感測，就是透過電壓模式（voltage-mode) 感測，在電流-電壓（current-to-voltage)轉換之後進行。 多層記憶體元件之程式設計及感測體系就較為複雜，典 型地需要2n-1電壓參考源，其中η代表儲存在單元内的位 326\專利說明書（補件)\92-10\92113850 5 200402890 元數。請參照圖 4，所示為先前技術中多層記憶體元件之 一例，其每單元有兩位元，可對應四個記憶體位準，有三 個電壓參考源。第一個記憶體位準1 2 1，由二進位數字1 1 所代表，為記憶體單元沒充電的狀態。記憶體位準1 2 4則 為記憶體單元充電完全的狀態，由二進位數字0 0所代表。 (「沒充電」和「充電完全」二詞於此並於全文敘述中做為 解釋敘述之用，並不具限制性。例如，狀態（1 1 )可帶少量 電荷，而狀態（0 0 )之電荷亦可小於電荷之最大絕對值。） 在沒充電狀態（1 1 ) 1 2 1和充電完全狀態（0 0 ) 1 2 4之間，有第 一中層位準1 2 2，由二進位數字1 0所代表，其中該記憶體 單元帶有少量的電荷，還有第二中層位準 123，由二進位 數字 0 1所代表，其中該記憶體單元所帶之電荷多於狀態 1 0，但尚未完全充電。記憶體單元之各記憶體狀態間所示 之臨界電壓（V t)代表記憶體單元狀態間轉換所需之臨界電 壓。如前文所述，有四個狀態之二位元單元具有三個電壓 參考源1 1 1、1 1 2和1 1 3。例如，當臨界電壓為2. 5伏特時， 記憶體狀態則在參考位準1 1 1，其單元的狀態將由狀態1 1 轉為狀態1 0。當臨界電壓為3. 5伏特時，記憶體單元的狀 態在參考位準1 1 2，其單元狀態將由狀態1 0轉為狀態0 1。 而當臨界電壓為 4. 5伏特時，記憶體單元則在參考位準 1 1 3，其單元狀態將由狀態0 1轉為狀態0 0。圖4所示之臨 界電壓值僅做為敘述之用，實際電壓值V t將視記憶體單元 之構造而定。 在設計典型之快閃（f 1 a s h)記憶體單元時，一電位（例 6 326\專利說明書（補件）\92-10\92113850 200402890 如，約3 - 1 2伏特）則用於單元之控制閘丨 原極（s 〇 u r c e t e r m i n a 1 )貝4接地，而沒招 則連接到約 5伏特之電壓源。此操作 行，選擇性地將脈衝傳至連接於控制 1 i n e )上，並且加偏壓於連接至汲極之4 此技術即為熟知編製快閃記憶體單元 electron injection)方法。熱電子注 (floatinggate)内做為移動電荷之用， 電晶體的臨界電壓。藉由在控制閘置入 電子在通道中流動，且部分熱電子會被 並將浮置閘極之電位改為更負的狀態。 飽和，且浮置閘極電晶體之臨界電壓 勢。記憶體單元電晶體的狀態可透過在 電壓（例如，約4 - 6伏特），以及在汲極 電壓來進行讀取或感測，然後偵測源極 電流位準，以決定該單元之記憶體狀態 執行多層非揮發性（η ο n v ο 1 a t i 1 e )記 難點之一在於無法準確將單元程式化， 體之浮置閘極上僅導入取得臨界電壓目 先前技術所用來解決準確電荷問題的一 對單元（cell-by-cell)之程式和驗證方 方法中，程式設計之操作被分為一數量 元在每個步驟完成之後才能感測出，以 界電壓目標值，以便在尚未達到時繼續 326\專利說明書（補件)\92-10\92113850 7 〔control gate )上， i (drain terminal ) 可在任何陣列中進 閘的字元線（w o r d 4 元線（bit line)。 的熱電子注入（hot 入法是在浮置閘極 進而改變浮置閘極 高電壓，即會產生 注入浮置閘極中， 因此，注入有助於 也傾向於跟隨此趨 其控制閘導入操作 導入0 . 5 - 1伏特之 和汲極之間流動的 為何。 憶體單元之主要困 亦即》在早元電晶 標值所需之電荷。 般方式為使用單元 法。在程式和驗證 的部分步驟，而單 決定是否已達到臨 進行程式設計。由 200402890 於各單元在程式設計中是獨立控制的，此項技 個位元組，甚至多個位元組得以同時進行程式 方法確保能達到目標電壓v t，其準確性藉由使 式設計步驟之内有量化來達到。然而，這個程 冗長，且必須由晶片上邏輯迴路（logic circ 制。 典型的程式和驗證技術圖示於圖5中。如圖 憶體單元之程式設計是透過改變程式設計和驗 來執行。電壓1 3 0之各個脈衝隨著時間1 3 2遞 到理想之目標電壓。驗證脈衝之電壓位準在整 過程會維持固定。如所示之例子，第一個驗證 後，則接著執行第一個程式設計脈衝 1 41，然 1 5 2接在其後。施加具有遞增之電位的下一個 衝1 4 2，接著為驗證脈衝1 5 3，其後為第三個程 1 4 3，其電壓較上個程式設計步驟增加，之後接 證脈衝 1 5 4，以此類推，直到最後一個程式設 產生，讓單元達到理想記憶體狀態之臨界電壓 於圖 5，圖表的形狀像階梯，此程式設計方法 所熟知的階梯閘極電壓斜坡（s t a i r c a s e g a r a m p )程式設計。此階梯方式在多個專利中被損 如美國專利案號：5, 043, 940; 5, 268,870; 5, 5, 434, 825 ° 在先前技術之階梯程式設計方法中，¥ (t r a d e 〇 f f )速度與準確度的機制。具較小、較 326\專利說明書(補件）\92-10\92113850 8 術可讓一整 設計。這個 用有限之程 序可能十分 u i t r y )來控 5所示，記 證電壓脈衝 增，直到達 個程式設計 脈衝1 5 1之 後驗證脈衝 程式設計脈 式設計脈衝 著下一個驗 計脈衝 1 4 7 為止。可見 為此技術中 t e voltage .及，包括例 2 9 3，5 6 0 和 「一個權衡 緩慢坡度之 200402890 階梯較為精確，然而整個程式化所需之完成時間較長，而 較陡之階梯速度較快，但比較不精確。 本發明之目的在於提供一個可以既準確又快速之程式 設計多層記憶體晶片方法。 【發明内容】 上述之目的已透過一個多層記憶體晶片之程式設計方 法所達到，該方法使用了先前技術中，將記憶體單元第一 或最低之電壓記憶體狀態到近乎最後（n e X t - t 〇 - 1 a s t)之電 壓記憶體狀態之階梯程式設計方法。然後，在決定所有記 憶體單元記憶體狀態之後，除了最後（最高）記憶體狀態之 記憶體單元，程式設計脈衝立刻向上增加到所需之程式設 計電壓，以設定最後的電壓記憶體狀態。本發明之方法提 供記憶單元所有不同狀態之準確程式化方法。然而，由於 記憶體單元之最後狀態所需之準確度較小，此方式提供了 立即程式化記憶體單元之最後電壓狀態，因此增加了整體 記憶體單元程式化速度。因此，本發明之方法有較迅速的 記憶體單元程式設計，不需犧牲其準確性，可在單元上導 入確切之所需電荷量。 【實施方式】 請參照圖1，在兩位元之多層記憶體單元中有四個記憶 體狀態：「1 1」記憶體狀態2 0、「1 0」記憶體狀態2 1、「0 1」 記憶體狀態2 2和「0 0」記憶體狀態2 3。如上所述，在狀 態1 1時，單元之閘極沒有帶電。閘極電荷在狀態10和0 1 之間逐漸增加，直到狀態0 0時，單元則充電完全。（再次 9 326\專利說明書（補件)\92-10\92113850 200402890 說明，此處之「沒充電」和「充電完全」僅作為解釋敘述 之用，並不具限制性。）本發明是認識到當記憶體單元被程 式化為近乎最後電壓記憶體狀態後（在圖1為「0 1狀態」 2 2 )，在完全充電狀態前，單元之程式化即不需如此準確。 如圖1所示，在將記憶體單元由狀態1 1程式化為狀態 1 0時，使用了類似先前技術之方法，該方法用了一系列電 壓成遞增成長的程式設計脈衝4 0、4 1和4 2，該脈衝用於 記憶體單元之閘極，以於浮置閘極導入相對之電荷量。在 每個程式設計脈衝之間，夾有驗證脈衝5 0、5 1和5 2，以 檢查該單元之狀態。此程式/驗證會在記憶體單元狀態由 1 0到0 1之間持續進行。一旦單元達到0 1或近乎最後之記 憶體狀態（圖1所示之時間3 2 )，即會產生一程式設計脈衝 6 0到記憶體單元上，其電壓位準超過將記憶體單元置於最 後記憶體狀態（0 0 )所需之臨界電壓。這讓單元能以較先前 技術更為快速的方式達到最後的記憶體狀態（0 0 )。由於在 程式設計最後之最大電壓記憶體狀態不需較緩慢的程式/ 驗證方法，藉由在達到近乎最後狀態時，立刻將程式設計 電壓急增到最大臨界位準，即可使整體記憶體單元元件之 程式設計的速度加快。 請參照圖2，所示為程式設計脈衝電壓3 4與時間3 7的 關係圖。當記憶體單元由狀態1 1被程式化為狀態1 0之時， 以及當記憶體單元由狀態1 0被程式化為狀態0 1之時，程 式電壓對時間之關係圖會產生坡度8 0，逐漸向上增加，如 使用階梯程式/驗證方法時所預期地一般。接著，當程式設 10 326\專利說明書（補件)\92-10\92113850 200402890 計達到最後狀態ο 〇時，該程式設計電壓會突增為單元到達 狀態0 0所需之臨界電壓。線條8 5之坡度幾乎成直立狀， 並如關係圖所示，單元很快即達到狀態0 0之電壓位準9 0。 應注意的是，代表程式設計中間狀態1 0和0 1之線條8 0 可以更陡或更平緩，取決於要以多快速度達到這些中間位 準。使用先前技術之階梯方法來程式化中間位準需要一個 權衡速度與準確度的機制。因此，若所需之程式/驗證脈衝 要更快速，則線條8 0之坡度會越陡，而若要更準確，坡度 會較平緩。 如前文所說明，在狀態1 1、1 0和0 1之記憶體單元係使 用階梯程式/驗證方法程式設計化。當確定 1 1、1 0 和 0 1 狀態中所有記憶體單元都程式設計完成之時，此意謂著唯 一尚未被程式化的記憶體單元則為0 0記憶體單元。這會觸 發程式設計改變演算規則，將電壓遽增至單元要達到狀態 00所需之臨界電壓。如圖2所示，該程式設計電壓之最大 值可在階梯程式設計運算8 0之任何時候進行，取決於相關 記憶體單元以及資料内容之程式設計速度。例如，線條8 1 顯示在程式設計循環開始不久後之電壓遽增狀態，顯示所 有的單元都需要被程式化為狀態0 0。線條8 2是顯示程式 化速度較為緩慢的情形，而線條8 5則顯示更缓慢之程式化 速度。圖2所示之不同線條視程式化設計速度以及其資料 而有所不同。因此，本發明之程式設計方法改善了記憶體 陣列中速度的可變性，因為記憶體狀態最後的程式設計在 所有非0 0狀態都達到理想位準時就立即進行。 11 326\專利說明書（補件）\92_10\92113850 200402890 請參照圖2，若狀態0 0之程式化設計是依照使用先前技 術之階梯方式所進行，則會導致線條坡度8 7更為平緩，而 狀態0 0不會被程式設計維持到時間更久之點。此外，使用 階梯方式可能會使單元在到達狀態0 0之前就飽和，因此記 憶體單元永遠無法達到最終的記憶體狀態。透過將程式化 電壓遽增到使記憶體單元達到狀態0 0之所需臨界電壓，即 可消除記憶體單元無法達到狀態0 0之問題。 請參照圖3，其中使用一對訊號線2 1 0和2 2 0來決定連 結到特定記憶體陣列欄位之記憶體單位的程式化狀態。此 個別記憶體單元安排各個群組，以進行程式設計。在一較 佳實施例中，一組中有3 2個記憶體單元，因此每組可提供 8位元的資訊。然而，群組的大小可任意設定。 圖3係顯示各一群組中記憶體單元2 9 1、2 9 2 - 3 5 0之I / 0 控制電路2 0 1、2 0 2 - 2 5 0。I / 0控制電路2 0 1和其相對記憶 體單元 2 9 1之間通常有一個或多個閘極電晶體 3 7 5。I / 0 控制電路2 0 1 - 2 5 0各包括一感測電路及狀態器，以決定要 控制相對記憶體單元之程式設計。I / 0控制電路可設計為 不同之方式。其與本發明相關之具體細節將於文後加以說 明。 記憶體單元組之I / 0控制電路2 0 1 - 2 5 0各透過第一電晶 體2 2 2與多層完成訊號線2 2 0相連，和透過第二電晶體2 1 2 連到整體群組完成訊號線2 1 0。電晶體2 2 2和2 1 2各為η 型金屬氧化半導體（MOS)元件，其閘極連接到I/O控制電路 2 0 1，其源極連到訊號接地，而汲極則連接到相關完成訊號 12 326\專利說明書（補件）\92-10\92113850 200402890 線210和220。電晶體222和212之功用如下拉（pull-down) 電晶體，用來將完成訊號線2 2 0和2 1 0之電壓向下引導。 多層完成訊號線2 2 0會顯示記憶體單元是否準備好由階梯 程式設計方式轉換為輸入最大程式設計脈衝電壓。整條完 成訊號線2 1 0則顯示某特定群組之所有記憶體單元是否已 完成程式設計。完成訊號線2 1 0和2 2 0各連接至一微弱p 型金屬氧化半導體電晶體215和225,其為上引（pull-up) 電晶體，用來將完成訊號線電壓向上引導。上引電晶體2 1 5 和2 2 5各有一連接到相關完成訊號線2 1 0和2 2 0之汲極， 一連到訊號接地之閘極，以及一連接到電源輸入電壓 2 1 7 和2 2 7之源極。 I / 0控制電路2 0 1 - 2 5 0各有一個狀態器，其與主記憶體 控制器（圖中未顯示）透過多層完成和整體群組訊號線 2 2 0 和2 1 0來進行通訊。當記憶體單元完成一程式設計，其I / 0 控制電路2 0 1會關閉其相對η型下拉電晶體2 2 2，以將該 記憶體單元由整體群組訊號線2 1 0中釋放出來。若任何一 個下拉電晶體2 1 2處於開的狀態，則整體群組訊號線2 1 0 會維持在低或「錯誤」（f a 1 s e )狀態，因為下拉電晶體2 1 2 是一個比上引電晶體2 1 5強的裝置。當群組一攔位之所有 記憶體單元都到達理想之位準時，則所有的下拉電晶體 2 1 2則會關閉，而整體群組訊號線2 1 0則會轉至高或「正 確」的狀態。這會告知主記憶體控制器觸發重設，使主記 憶體控制器得以處理下一組記憶體單元。當任何一個記憶 體單元尚未完全達到理想之電壓位準時，整體群組訊號線 13 326\專利說明書（補件）\92-10\92113850 200402890 2 1 0保持在低或「錯誤」的狀態。 當任何一個記憶體單元之下拉電晶體 2 2 2處於開的狀 態，則多層完成訊號線2 2 0會處於低的狀態。一特定I / 0 控制電路裝置207之下拉電晶體222會在由I/O控制電路 裝置2 0 1接收到一低控制訊號時關閉。這會由多層訊號線 2 2 0中釋放出I / 0控制電路裝置2 0 1。下拉電晶體2 2 2接收 該訊號，會在兩種情形下關閉。第一種情形是在記憶體單 元達到最大電壓程式設計狀態（0 0 )時，I / 0控制電路裝置 2 0 1會立即送出一訊號，將I / 0控制電路裝置由多層訊號 線 2 2 0中釋放出來。這是代表不需要再進行多層程式設 計。第二種情況是在記憶體單元不同於最大電壓程式設計 狀態（1 1、1 0、0 1 )時，I /0控制電路裝置會在該特定記憶 體單元完成程式設計時，關閉下拉電晶體 2 2 2。與上述之 整體群組訊號線2 1 0類似，多層訊號線2 2 0在所有下拉電 晶體關閉和所有 I / 0控制電路/記憶體單元由訊號線 2 2 0 釋放出之前，會處於一低狀態。然後，訊號線2 2 0之電壓 會由上引電晶體2 2 5向上引導，將多層訊號線2 2 0轉為高 的狀態。 當整體訊號線2 1 0和多層訊號線2 2 0處於低狀態時，記 憶體單元組則使用程式/驗證階梯方式進行程式設計。當多 層訊號線2 2 0達到高狀態時，表示部分單元已經達到理想 狀態（1 1、1 0或0 1 )，只剩下要程式化為0 0之單元。此時， 0 0單元僅被程式設計為未決（η ο η _ d e t e r m i n e d )之狀態。然 後0 0單元會接收一漸增之程式設計電壓，使這些單元達到 14 326\專利說明書（補件)\92-10\92113850 200402890 ο 〇狀態。 做為本發明之一程式設計方法如何運作之實施例，請參 照圖3，假定I / 0控制電路2 0 1和2 5 0之記憶體單元要達 到最大電壓記憶體狀態（0 0 )、I / 0控制電路2 0 2之記憶體 單元要達到狀態0 1，而其餘群組（未顯示）要達到狀態1 0。 整體群組訊號線2 1 0重設並處於低情況之時，代表該群組 之程式設定尚未完成。I/O控制電路201和208立即傳送 訊號到多層訊號線2 2 0上，以將那些記憶體單元由多層訊 號線2 2 0中釋放出來，因為那些記憶體單元將會被設定為 最大狀態（0 0 )。記憶體單元群組之程式設計一開始使用程 式/驗證階梯方法。當程式設計電壓達到記憶體單元轉至設 定為狀態1 0之位準時，則該記憶體單元之I / 0控制電路會 發出訊號，將其對應之電晶體由多層訊號線2 2 0中釋放出 來。然而，由於程式設計速度之變異性，這可能不一定在 相同之時刻發生。因此，在此狀況下，I / 0控制電路 202 之下拉電晶體2 2 3很可能是唯一開著的下拉電晶體。程式/ 驗證階梯方法會一直使用到I / 0控制電路2 0 2之記憶體單 元達到理想狀態（0 1 )時。此時，電晶體2 2 3會關閉，而多 層訊號線會轉高。這代表需要改變程式設計方法，以指示 記憶體控制器去提供最大電壓程式設計脈衝，以程式化0 0 記憶體單元2 0 1和2 5 0。當記憶體單元2 01和2 5 0完成程 式設計，則群組内所有記憶體單元2 0 1 - 2 5 0皆完成程式設 計，而相對I / 0控制電路會關閉連接至整體群組訊號線2 1 0 之下拉電晶體2 1 2。然後整體群組訊號線2 1 0會上引至一 15 326\專利說明書（補件）\92-10\92113850 200402890 高狀態，告知主記憶體控制器已完成該程式設計，並觸發 重設訊號線2 1 0和2 2 0之進行。 在本發明一較佳實施例中，傳至每個記憶體單元之位元 線電壓在每個記憶體狀態中皆有所不同。較低記憶體狀態 1 1和1 0會有較低之位元線電壓，以延緩程式化設計運算 並提供較好的控制，而較高位元線電壓會用於較高之記憶 體狀態0 1和0 0。然而，本發明亦可在每個不同狀態中使 用相同之位元線電壓，或如上所述使用其他形式之位元線 電壓。 本發明之程式設計方法使得單元之整體程式設計速度 快於先前技術之方法。然而，此方法仍能在中間狀態 01 和1 〇中準確進行程式設計。因此，本發明同時提供了準確 性和增快的速度，並改善了先前技術中多層記憶體之程式 設計方法。上述具有二位元和四個記憶體狀態之記憶體單 元僅供示範，本發明程式設計方法中之多層記憶體之位元 和相對記憶體狀態的數量可任意更改。 【圖式簡單說明】 圖1係一圖表，顯示本發明所用之程式和驗證脈衝階段 的可能電壓對時間關係圖。 圖2係一圖表，顯示程式設計具有四個記憶體狀態之二 位元記憶體單元的電壓對時間關係圖。 圖3係一略圖，顯示用於決定記憶體單元之程式設計狀 態的電路。 圖4係一示意圖，顯示先前技術中所熟知具有四個記憶 16 326\專利說明書（補件）\92-10\92113850 200402890 體狀態之二位元記憶體單元。 圖5係一圖表，顯示先前技術所熟知階梯程式設計方法 的程式及驗證脈衝階段之電壓對時間關係圖。 (元件符號說明） 2 0、2 1、2 2、2 3 記憶體狀態 30、34、1 30 電壓 3 2、3 7、1 3 2 時間 40、 41、 42、 60、 141、 142、 143、 147 程式設計脈衝 50、 51、 52、 151、 152、 153、 154 驗證脈衝 8 0、8 1、8 2、8 5、8 7 線條 90 電壓位準 1 1 1、1 1 2、1 1 3 電壓參考源（參考位準） 1 2 1、1 2 2、1 2 3、1 2 4 記憶體位準 201、 202-250 I/O 控制電路 2 10 訊號線 212 電晶體 215 電晶體 2 17 電源輸入電壓 2 2 0 訊號線 222 電晶體 223 電晶體 225 電晶體 2 2 7 電源輸入電壓 291 > 2 9 2 - 3 5 0 記憶體單元 17 326\專利說明書（補件)\92-10\92113850 200402890 3 7 5 閘極電晶體

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Claims (1)

1. 200402890 拾、申請專利範圍： 1. 一種多層記憶體元件之程式設計方法，包括： 在記憶體元件之一組記憶體單元上施加多重程式設 脈衝，以將特定數量之電荷置入該記憶體單元之浮置閘 上，該些程式設計脈衝之電壓會遞增，以增加浮置閘極 電荷量，直到該浮置閘極之電荷量等於對應記憶體單元 理想狀態的理想電荷量； 在記憶體元件之一組記憶體單元上施加多重驗證 衝，各該些驗證脈衝與該些程式設計脈衝交替方式施加 其中，包含最初子集合（subset)之該組記憶體單元之第 個理想記憶體狀態等於最高之電壓記憶體狀態，其中該 元帶有最高量之電荷，以及第二個記憶體單元子集合， 記憶體單元各有一相對之第二理想記憶體狀態，較最高 狀態為低； 確定記憶體單元之第二子集合之每個記憶體單元被 式設計而達到每個單元對應之第二理想電壓記憶體狀態 以及 在第一記憶體單元子集合之每個記憶體單元上施加 最大電壓程式設計脈衝，其中，該最大電壓程式設計脈 等於電壓臨界位準，使得記憶體單元成為第一理想電壓 憶體狀態。 2 ·如申請專利範圍第1項之方法，其中決定第二個記 體單元子集合被充電達到相對之第二設計記憶體狀態之 驟，包括： 326\專利說明書（補件）\92-10\92113850 19 計 極 之 之 脈 5 單 該 之 程 衝 記 憶 步 200402890 提供一多重i / 〇控制電路，各電路連接到個別 單元組之記憶體單元； 提供一多重訊號線，連接至該記憶體元件之多 制電路以及記憶體控制器； 由連結至第一個記憶體單元子集合之記憶體 I / 0控制電路送出第一訊號到第一訊號線，以表 單元需要充電為第一理想之電壓記憶體狀態；以 當記憶體單元達到相對第二理想之記憶體狀態 結至第二個記憶體單元子集合之記憶體單元多重 電路送出第二訊號到第一訊號線，以表示記憶體 式設計已經完成。 3 ·如申請專利範圍第2項之方法，更包括： 在將最大程式設計脈衝施加到第一個記憶體 合之每個記憶體單元之步驟前，由連結至第一個 元子集合之記憶體單元多重I / 0控制電路發出第 第二訊號線，以表示第一組記憶體單元之記憶體 設計尚未完成。 4.如申請專利範圍第3項之方法，更包括： 在將最大程式設計脈衝施加到第一個記憶體 合之每個記憶體單元之步驟後，由連結至第一個 元子集合之每個記憶體單元多重I / 0控制電路發 訊號到第二訊號線，以表示記憶體單元之程式設 成。 5 ·如申請專利範圍第2項之方法，其中，第一 326\專利說明書（補件）\92-10\92113850 20 的記憶體 重I/O控 單元多重 示記憶體 及 時，由連 I/O控制 單元之程 單元子集 記憶體單 三訊號到 單元程式 單元子集 記憶體單 出第四個 計已經完 個訊號將 200402890 I / 0控制電路連接到第一訊號線，而第二個訊號將I / 〇 制電路由第一訊號線切斷。 6. 如申請專利範圍第3項之方法，其中，第三個訊號 I / 0控制電路連接到第二訊號線。 7. 如申請專利範圍第4項之方法，其中，第四個訊號 I / 0控制電路由第二訊號線切斷。 8 . —種多層記憶體元件之程式設計方法，包括： 將多重記憶體單元連接至記憶體元件上之記憶體陣 的字元線，各個多重記憶體單元亦連接至相對之I / 0控 電路上； 提供多重訊號線，包括第一和第二訊號線，各訊號線 別連接至該記憶體元件之 I / 0控制電路和記憶體控制 上； 在多重記憶體單元組上施加多重程式設計脈衝，以將 定數量之電荷置入於該記憶體單元之浮置閘極上，該程 設計脈衝之電壓會遞增，以增加浮置閘極上之電荷量， 到該浮置閘極上之電荷量達到對應記憶體單元之理想狀 的理想電荷量； 在記憶體單元上施加多重驗證脈衝，於每一該些程式 計脈衝之後，以交替方式施加每一該些驗證脈衝，其中 該組記憶體單元組包含記憶體單元之第一子集合，有一 第一理想記憶體狀態和記憶體單元之第二子集合，而記 體單元之第二子集合有一個第二理想記憶體狀態，較最 之記憶體狀態為低； 326\專利說明書（補件）\92-10\92113850 21 控 將 將 列 制 分 器 特 式 直 態 設 個 憶 高 200402890 確定記憶體體單元之第二子集合達到對應之第二理想 電壓記憶體狀態；以及 在第一記憶體單元子集合之每個記憶體單元上導入一 最大電壓程式設計脈衝，其中，該最大電壓程式設計脈衝 等於電壓臨界位準，使得記憶體單元成為第一理想之最大 電壓記憶體狀態。 9 .如申請專利範圍第8項之方法，其中決定第二個記憶 體單元子集合被充電達到相對之第二理想記憶體狀態之步 驟，包括： 由連結至第一組記憶體單元之各個多重I / 0控制電路送 出第一訊號到第一訊號線，以表示記憶體單元需要充電為 第一理想之電壓記憶體狀態；以及 當記憶體單元達到相對第二理想之記憶體狀態時，由各 個I / 0控制電路送出第二訊號到第一訊號線，以表示記憶 體单元之程式設計已經完成。 1 0.如申請專利範圍第9項之方法，更包括： 在將最大程式設計脈衝導入到第一個記憶體單元子集 合之每個記憶體單元之步驟前，由連結至第一組記憶體單 元之每個記憶體單元I / 0控制電路送出第三個訊號至第二 訊號線，以表示第一記憶體單元子集合之程式設計尚未完 成；以及 在將最大程式設計脈衝導入到第一個記憶體單元子集 合之每個記憶體單元之步驟後，由連結至第一個記憶體單 元子集合之每個I / 0控制電路發出第四個訊號到第二訊號 22 326\專利說明書（補件）\92-10\92113850 200402890 線，以表示記憶體單元之程式設計已經完成。 1 1 .如申請專利範圍第1 0項之方法，包括： 當第一個記憶體單元之子集合的每一該些記憶體單元 之I / 〇控制電路送出第四訊號到第二訊號線時，重設記憶 體控制器。 1 2 .如申請專利範圍第8項之方法，其中多重記憶體單元 組包含3 2個記憶體單元。 1 3 .如申請專利範圍第8項之方法，其中之多層記憶體元 件有N個電壓位準，N是比2大的數值。 1 4.如申請專利範圍第8項之方法，其中之多層記憶體元 件有四個電壓位準。 1 5 .如申請專利範圍第8項之方法，更包括： 提供一位元線電壓到每個記憶體單元組，該位元線電壓 具有一電壓對應記憶體單元之理想記憶體狀態。 1 6.如申請專利範圍第1 5項之方法，其中，第一個記憶 體單元的子集合之記憶體單元之位元線電壓值大於第二個 記憶體單元的子集合之記憶體單元之電壓值。 23 326\專利說明書（補件）\92-10\92113850 200402890 拾壹、圖式： 24 326\專利說明書（補件)\92-10\92113850