TW200401227A - Semiconductor test system having multitasking algorithmic pattern generator - Google Patents

Description

200401227 ⑴ 玖、發明說明 【發明所屬之技術領域】 本發明係相關於一種測試積體電路（ic )之 別是，相關於一種高速測試具有記億體陣列之】, 以及裝置。 【先前技術】 電子工業至製造商使用測試系統或測試器胃 電子構件以及積體電路以排除瑕疵裝置或1C。_ ，有兩類數位測試器適合於測試記憶體陣列或胃 快閃記憶體或是隨機存取記億體（R A Μ )，且， 合於測試邏輯電路，像是微控制器，特定應用胃 ASIC )，以及可程式邏輯裝置（PLD )。一般而 是在1C仍爲晶圓或基底之一部份，以及在封裝言 後但是接合或組裝於模組、卡或面板上之前，而 之許多點。然而，電子工業的趨勢在於電子裝置 曰益最小化，因此，I c之複雜度增加。因此，由 來越複雜，測試器之複雜度必須相對的增加。 爲了測試1 c之功能，資料圖樣經由時序產兰 接腳電子通道而以特定時序以及電壓設定而被送 置（D U T )，之後資料以特定時序以及_電壓設定 讀出，以確定該DUT回應正確。在接腳電子通ΪΙ 器將DU Τ輸出信號與所預期輸出信號比較，而辦 果送入至錯誤攫取記億體。 系統，特 :之方法 自動測§式 -般而言 路，像是 該些係適 體電路（ 言，最好 亥裝置之 測試1C 及電路之 丨於1C越 1Ξ器以及 至待測裝 而自DUT I之比較 ί比較結 (2) (2)200401227 對於測試邏輯DUT ’資料圖樣一般係儲存在位於測 試器中大的半導體記憶體。對於記憶體測試器，資料圖樣 一般係太大而無法儲存於該測試器中。由於記憶體d υ τ 之〜般陣列結構，資料圖樣使用稱爲邏輯圖樣產生器（ APG )之特製電腦而演繹地產生。此技術已經實施多年’ 且係爲製造記憶體測試資料圖樣之工業標準方法。 快閃記憶體D U Τ之測試相對於測試其他類型之記憶 體裝置具有特定的一些挑戰。快閃記憶體係爲一種可程式 化裝置，其需要不同程式化時間以及電壓於每個裝置之每 個晶格中。因爲該程式化係藉由演算圖樣產生器（A P G )而 完成，因此當每個DUT具有其專屬之APG時’最好具有 最高之流通量（throughput)。 許多習知記憶體測試器具有一個扇出（fanned out ) 至多個時序產生器以及接腳電子通道，以通不測試一些 DU T。當快閃記憶體使用此方法而測試時，因爲快閃記憶 體之程式化在相較於其讀取週期下爲非常的慢，因此測試 時間變得非常的大，且所有DUT必須等待最慢的DUT以 完成程式化，以進行APG。因此，當對APG程式化時，

一般係以慢的週期速率而執行，因此減低效能並使用測試 器之資源。習知快閃記憶體測試器藉由設置更多個APG 於測試器中而賦予每個DUT之獨立性而試圖解決此問題 〇 包含少量實體接腳而有許多信號經多工後送入至此些 接腳之快閃D U T ’變得更爲人所使用。此種快閃d U T之 (3) (3)200401227 例子係爲N AN D快閃D U T，其一般具有1 6個接腳。更爲 極端之小接腳數可程式記憶體之例子，係爲一串EE PROM ’其只具有四個信號接腳。此DUT之製造對於成本係非 常敏感’且只可支援非常廉價之測試器之使用。然而，增 加測試器中之APG之數目以增加每個DUT之獨立性將增 加測試器之成本。因此，增加APG之數目並非一完美之 解決方案。 於是，需要一種藉由最大化APG之使用而有效以及 使用測試器資源之測試器以及方法。進一步，需要一種當 獨立測試多數個DU T時增加每個D U T效能，以及亦可在 例如在快閃DUT之讀取週期而以APG之全週期速率而在 鎖住（1 〇 ck )步驟中測試多個D u T之測試器以及方法。 本發明之系統以及方法在提供具有上段優點之系統以 及方法。 【發明內容】 本發明係相關於一種高速測試具有記憶體陣列之1C 之裝置以及方法。 根據本發明’係提供一種半導體測試裝置或測試器以 測試半導體裝置。一般而言，該測試器包括一多工演算圖 樣產生器（APG )。該多工能力允許APG同步執行多個 成是於單一圖樣產生器中。在一實施例中，該多工A P G 經時間截分（t i ni e - s I i c e d )爲八個，允許使用單一A P G而 ft ®多八個測試程式獨立以及同步執行於八個獨立十六個 -6- (4) (4)200401227 接腳之DDT於128個接腳測試處。該多工藉由使每個 DUT獨立工作而移除圖樣執行中之死週期（dead cycie) 而增加測6式資源之效能以及使用性，使得沒有Dut等待 其他D U T以完成圖樣處理之前之操作。 另外’本發明係相關於使用具有多工APG之裝置或 測試器之測試D U T之方法。 另外’本發明係相關於根據本發明之方法而使用具有 多工APG之裝置或測試之半導體裝置測試器。 【實施方式】 本發明係相關於一種使用具有多工演算圖樣產生器（ A P G )之測試而有效以及高速測試積體電路（】c )之系統 以及方法。 以下參考圖1而介紹本發明實施例之具有多工 A P G 2 0]以測試一個或是多個待測裝置（D U T2 0 3 )之測試 系統或是測試器200。DUT203係指任何具有邏輯電路、 記憶體陣列或兩者之1C或是電子構件模組。例如， DUT2 03可以是晶鏡（die )、封裝或是可以是在基底上之 多個裝置中之一個。D U T 2 0 3可經由多數個接腳2 3〗或經 由與基底（未顯示）上之墊襯（pad )接觸之探針（未顯 示）而耦合至測試系統200.雖然只顯示一個DUT ’該測 試系統2 0 0可以且較佳的包括足以平行測試多數個 DUT2 03之足夠空間的多數個測試處。 爲了淸楚起見，略過已知以及不相關於本發明之測試 (5) (5)200401227 器的許多細節。關於測試器之細節請參考審查中之美國專 利申請號序.號09/895，43 9,申請認200 ]年6月29日，名 稱”半導體具有雙資料速率接腳混合之測試系統”；美國專 利申請序號第1 0 / 0 3 9 7 3 8，申請認2 0 0 2年1月4日，名稱，， 具有測試半導體裝置之圖樣混合器之裝置以及其操作方法 ”；以及美國專利申請序號第]0Π 709 ] 6,申請日2002年6 月1 2日，名稱”可堆疊半導體測試系統以及其操作方法，， 〇 參考圖1 ,測試器200 —般除了多工APG，還包括一 接腳混合器2 4 0 ,數個時序產生器以及格式電路（T/F s 2 5 0 )，以及數個接腳電子（PE )電路或通道25 1，並耦合於 DUT2 03之接腳23]以及T/Fs之間。測試側電腦（未顯示 )與時脈係耦合於多工APG20 1、接腳混合器240以及 T/Fs2 5 0中之相隔構件或元件，以提供具有時脈週期之時 序或時脈信號並控制其操作。 該接腳混合電路24〇將多工APG201之多個輸出中之 任何一個，耦合至T/Fs25 0之任何一個，並經由T/F而至 位在DUT203中之任何一個上之任何一個接腳231.該接腳 混合器2 4 0之功能係作爲允許D U T2 0 3之任何一個接腳 231在每個時脈週期，而自APG201中之任何圖樣資源而 驅動。此外，耦合至DUT2 03之每個接腳23 1的多工 APG201之輸出，可以週期接著週期爲基礎而被決定或是 選擇。因此，輸出自多工APG20 ]之測試信號或圖樣，可 耦合至特定DUT2 03上之特定接腳231，且可在不需重新接 (6) (6)200401227 線連接至D U T或對於多工A P G 2 0 1額外重新程式化之下 ，而直接（on the fly )切換或改變。在圖1所示之測試 器200中，接腳混合器240係藉由多工APG20]而控制（ 控制連接未顯示），且可例如經設計而允許以週期接著週 期之方式對應於DUT2 0 3之每個接腳23 1上有64個不同 之圖樣。具有接腳混合器2 4 0之測試器2 0 0 —般可在 Next e st系統公司（美國加州聖荷西），其相關細節請參 考美國專利申請案序號第09/895439號》 該T/Fs調整測試圖樣之各種信號之時序以及格式， 即’驅動/預期資料信號、選通（strobe )控制信號以及輸 入/輸出（I/O )控制信號，該些係經由PE通道251而接 收自多工APG201，並將來自多工APG之輸出耦合至 DUT203. 每個PE通道251—般經由T/Fs而自多工APG20 1而 接收測試圖樣或信號之3位元部份，每個3位元信號包括 驅動/預期資料信號、選通控制信號以及I/O控制信號。 某些測試系統將此些三位元予以解碼爲八個P E控制函數 之不同組合。每個PE通道25 1 —般包括可將信號耦合至 DUT2 03之接腳231之信號之PE驅動器（未顯示）、作 爲將輸出信號與預期輸出信號比較之比較器（未顯示）、 以及作爲經由多工A P G 2 0 1而將比較結果耦合至錯誤攫取 RAM260之錯誤邏輯電路（未顯示）。—般而言，PE驅 動器以及比較器在同一時間在相同P E通道2 5 ]中不會作 動’因爲接腳2 3 1在同一時間係爲接收資料或控制信號’ (7) (7)200401227 或是接收結果，兩者之一。 多工APG20]包括一控制部份2 05、暫存器式演算位 址產生器22 0、位址拓譜（top〇l0gicai )混合器222、資 料產生器2 3 0 '以及資料多工器23 4.該多工器APG201具 有在無”死週期”之下而在每一個操作時脈週期產生資料圖 樣之能力，所謂”死週期”係指多工APG對於DUT203計 算而無資料之產生者。在資料圖樣中沒有死週期，意指 DUT2 03正以其最嚴格之時序限制而運算下之最嚴格測試 情形。死週期將產生一相當寬鬆之測試。此外，死週期增 加測試時間。 多工APG20 1之控制部份205控制多工APG、接腳混 合器24〇、T/FS250以及PE通道251之操作，且可由微型 RAM位址暫存器202'微型RAM204、回路計數器以及堆 疊暫存器或暫存器爲基礎之回路計數器以及堆疊210'分 支邏輯212以及工作選擇器，像是DUT工作暫存器280 所組成。該控制部份2 0 5係爲封閉回路系統，其一旦設定 執行則控制其本身。在正常操作下，測試器使用者寫入一 由主機電腦（未顯示）所載入之演算邏輯至微型RAM204. 該微型RAM2 04 —般係1〇〇至200位元寬以及數百至數萬 字元深。來自於微型R A Μ 2 0 4之某些位元係控制多工 APG201之程式流，而來自於微型RAM之其他位元係控制 產生DUT2 03之資料圖樣之暫存器。 一旦微型RAM 204寫入使用者寫入之程式，該多工 APG201藉由允許時脈產生而被設定執行。該微型RAM位 -10- (8) (8)200401227 址暫存器2 02將微型RAM2 04定址，指到下一個將被執行 之指令。該微型RAM204輸出控制位元至回路計數器以及 堆疊2〗0，以及至分支邏輯2 1 2 .該回路計數器以及堆疊2 1 0 加上分支邏輯212,決定下一個微型RAM位址，以載入至 微型RAM位址暫存器202.回路計數器允許指令執行，直 到到達計數値，之後分支邏輯2 1 2載入一新的微型RAM 位址暫存器値。該堆疊提供一返回微型RAM位址，當次 常式（subroutine )被執行。該分支邏輯212 —般允許跳 躍、次常式呼叫、以及根據各種條件之次常式返回，包括 之前提到的回路計數器。此圖樣執行程序繼續，直到分支 邏輯212被微型RAM204之專爲停止多工APG201之位元 碼指示要停止。 如上述當控制部份205正被執行時，來自於微型 RAM204之額外位元被同步送至多工APG201之其他部份 以演算產生DUT位址、DUT資料、以及可能之其他功能 。圖1展示由微型RAM 2 〇4所驅動之暫存器爲基礎之演算 位址產生器22 0.該位址產生器220之輸出驅動位址拓蹼混 合器2 2 2以及資料產生器2 3 0 .該位址拓譜混合器一般係爲 隨機存取記憶體，其在經由傳送D U T位址解碼器（未顯 7T〇之後’而提供一拓蹼真（true)之資料圖樣至DUT內 部陣列（未顯示），其通常混合送入至D U T2 0 3之接腳 2 3 1之位址。 該暫存器爲基礎之資料產生器2 3 0經演算而產生 D U T 2 0 3之資料圖樣’並根據位址產生器2 2 0所發送之位 -11 - (9) (9)200401227 址而條件化將圖樣反向。除了演算資料之外，特定 D U T 2 0 3需要經儲存之回應資料圖樣而作爲D U T位址之功 用。舉一例子，像是唯讀記憶體（ROM ) ’其將資料圖樣 永久程式化入至D U T 2 0 3 .資料緩衝記憶體2 3 2係爲隨機存 取記憶體，其保持所儲存之回應資料圖樣’其係作爲來自 位址產生器2 2 0之位址之功用而傳送。該測試程式，經由 微型RAM204 (控制連接未顯示），可經由資料多工器 2 3 4而控制和資料原需被送入至DU T。 圖1所示之測試器200經由接腳混合器240而將位址 拓譜混合器2 2 2之輸出、資料多工器2 3 4、以及其他多工 APG資料源予以路由（route)。 以下參考圖2而描述使用在微型RAM位址暫存器 2 02、回路計數器以及堆疊210、位址產生器220以及資 料產生器23 0之儲存構件或暫存器。圖2係爲本發明多工 APG201所使用之多工APG儲存構件或暫存器270之實施 例之方塊圖。根據本發明，多工A P G暫存器2 7 0係由以 下組成：η個儲存元件或暫存器272、2 73、274,以及一選 擇元件或機制，像是多工器276,送自暫存器272、273、 274.每個暫存器272、273、274具有分離時脈致能（未顯 不）’與多工器選擇同步。例如，當多工器276選擇第一 輸入時’只有第一暫存器272之時脈被致能。當該多工器 選擇第η個輸入，只有第η個暫存器2 74時脈被致能。因 此’在多工APG 20]之暫存器2 72、2 73、2 74可對於每個 DUT2 03保持一個別値。 (10) (10)200401227 本發明之多工A P G 2 0 ]，藉由提供可低速操作之獨立 APG，而減少測試小接腳量DUT2〇3之測試器200之成本 。當需要高速操作時，D U T可以全A P G速度而在鎖住步 驟中執行，以最大化通量，並提供較低速A P G所提供之 條件更爲嚴格之測試條件。即，在DUT203之程式化，像 是快閃記憶體，該多工A P G 2 0 1係在多工模式下操作，其 中測試圖樣係只必要之長度而獨立廣播或是寫入至每個 DUT，以程式化該DUT。相反的，習知應用在測試圖樣程 式化之測試器，係同步對所有DUT寫入，直到最後或是 最慢的DUT已經被程式化。獨立的將測試圖樣寫入至每 個DUT2 0 3有以下優點。首先，藉由使較大數量之 D U T2 0 3平行測試之在一給定時間週期中致能，可最大化 測試器2 0 0之通量而更有效使用多工A P G 2 0 1之資源。此 係因爲程式化一般相關於寫入多個圖樣至每個DUT2 03 .例 如，平行程式化多個D U T 2 0 3可包括寫入裝置之記憶體晶 格之對角圖樣至每個DUT，之後寫入數個長條（stripe) 。因此’對於更快速程式化之DUT203,測試器可開始對於 之前程式化之對焦圖樣之長條圖樣予以寫入，而不用等待 最慢DU T以程式化該對角圖樣。其次，因爲程式化信號 或測試圖樣係只將必要程度寫入至每個DUT2 03以程式化 DUT，每個DUT可以剛好大於裝置之起始値之累積電荷 而程式化，且DUT電荷之接續測試或是程式保持能力， 由於某些DUT以較高起始電荷開始，而將較不會產生易 於誤導出之正面解決。 -13- (11) (11)200401227 在所有DU T2 03已經被成功程式化之後，多工 APG201可以全速APG速度而在鎖住步驟中操作，以同步 自所有DUT回讀該經程式化之圖樣，因此而使通量最大 化。 如上述，快閃記憶體相較於其讀取週期係爲非常慢速 。因此，當程式化時，APG --般係以慢週期速率而操作。 優點在於，藉由將硬體時間多工，而使高速多工APG20] 看起來像是多個獨立的慢速APG，並藉由對於每個DUT 或工作予以分時或切割APG時間，而將該輸出導引至適 當之DUT。例如，在20毫微週期速率而執行之APG可在 接續週期而連貫的驅動四個DUT之每一個。第一DUT取 得所算出之資訊，並在第一個2 0毫微秒週期而執行，第 二DUT在第二個20毫微秒週期執行，第三DUT在第三 個20毫微秒週期執行，第四DUT在第四個20毫微秒週 期執行。在第一 DUT再次取得服務時，已經完成80毫微 秒，使得第一 D U Τ得到8 0毫微秒之有效週期，每個其他 DUT亦如此，但在時間上係交錯的。 由圖1可看出，係將多工APG儲存構件270,像是暫 存器，被以如APG之習知暫存器所適當取代。該微型 RAM位址暫存器202、回路計數器與堆疊210、位址產生 器220、以及資料產生器23 0係皆爲多工APG201之多工 APG暫存器270.此些APG暫存器102、2]〇、2】2、220接 收來自於像是DUT工作暫存器2 8 0之工作選擇器之控制 ，以指定何D U T 2 0 3在作動時間分割中服務。d U T工作暫 -14 - (12) (12)200401227 存器2 8 0經由輸入或電腦匯流排2 8 1而自主機電腦（未顯 示）處載入包括將在多工模式下服務之數個DUT之資訊 予以載入。 在一實施例中，DUT工作暫存器2 8 0基本上爲計數 器，而自1至η計數，其中n係爲將服務之DUT203之數 目。DUT工作暫存器2 8 0之輸出可以二進位碼、一組η 個獨立致能、或某些其他格式或混合格式而廣播。 或者，該DUT工作暫存器28 0係爲智慧型控制器， 其可獨立檢查週期速率（週期時間）、週期開始時間或是 DUT203受測之順序、以及施力□至每個DUT之測試圖樣。 即，每個DUT2 03可具有其本身之週期時間（週期速率） ，且每個週期之開始部份在時間上並不（或不需要）相交 錯。DUT週期之起始可在任何時間，而無關於其他DUT 之時序。在此實施例中，DUT工作暫存器280係爲一智 慧型控制器，其可在下一個週期時間而檢視每一個 DUT2 03,並根據以下預設標準而決定：（i)哪一個DUT得 以在下一個週期使用多工APG201,以及（Π )何時對於該 特定DUT經由T/FS2 5 0而傳播資料。該預設標準可包括 ’例如，可變長度管線（pipeline )以加資料傳播至即時 改變之T/FS2 5 0,以及每個DUT203之週期速率或是週期時 間。在此實施例之較佳方式中，D U T工作暫存器2 8 0使 用個別致能於T/F s 2 5 0,而不是三位元碼，藉此使資料依需 要而獨立送至每個DUT。 如習知之APG’該多工APG201包括大量之組合邏輯 -15- (13) (13)200401227 以及RAM以演算式計算圖樣。其亦具有相當數量之r a Μ 於位址拓？美混合益2 2 2，以及資料緩衝記憶體2 3 2 .沒有重 複的組合邏輯或是R A Μ於多工A P G 2 0 1，因而節省顯著之 硬體費用。 該DU T工作暫存器2 8 0亦於接腳混合器2 4 0以及 T / F s 2 5 0 .經定時續以及格式化之信號，在到達D U T之前， 針對精密之電壓條件而經過接腳電子通道（P/E25 1 )。接 腳電子通道2 5 1 —般包括P E驅動器以將測試向量、資料 送入至DUT2 03之接腳，一比較器以將DUT輸出信號與 期望輸出信號比較，以及一錯誤邏輯電路作爲將比較之結 果連接回錯誤捕捉記億體或錯誤捕捉RAM260. 在A P G 2 0 0中之此時，信號係以每個D U T2 0 3接腳位 準而分離。該接腳混合器240可切換，但是DUT工作暫 存器2 8 0將指示時序產生器以及格式器（formatter) 250 只對作動DUT去定時脈以及發出信號。在該非作動 DUT2 0 3上之時序產生器以及格式器250該不會接收致能 而閂鎖新資料，所以其將繼續其正在進行之操作。 該錯誤捕捉RAM260接收DUT工作暫存器2 8 0信號 以告知使用錯誤捕捉記憶體之何部份來錯誤記錄。該錯誤 捕捉RAM2 60可爲大的隨機存取記憶體，其可使用DUT 工作暫存器2 8 0作爲指標而對於每個DUT2 03而予以分割 〇 該多工APG20]可使測試器2 00同步執行多工成是於 單一圖樣產生器。當同步執行程式時，該多工運算系統對 -16- (14) (14)200401227 於多工APG2〇l操作予以時間分割，而以對於每個程式給 予多工APG資源一段連續回路之一小段時間，直到該程 式完成。該些程式之處理在時間上係爲交錯。 在一實施例中’該多工APG 201硬體或是資源係爲最 大分割爲八通路（way )而時間分割，以允許最大至八個 測試程式獨立以及同步執行於單一 A P G上。例如，具有 多工APG 2 0 1之測試器2 00之1 2 8接腳測試座（cite )， 被分割爲8通路，產生最多八個獨立十六接腳d υ T測試 座。對於每個十六接腳DUT測試座之時序以及格式化， 係經由T/FS2 5 0而獨立分配。 當多工APG2 01備妥以廣播測試信號或圖樣至 DUT203時’在只關聯於DUT (而不關聯於其他DUT )之 測試座上之時序系統被載入。而該測試座之時序系統或 T/Fs25 0正在執行剛被載入至DUT週期時，該多工 A P G 2 0 ]繼續至其他D u T座而執行相同之事。 該多工能力並不會造成在圖樣執行時任何死週期（ dead cycles )。圖樣如在習知APG般而被執行。使用者 自習知A P G般自主機電腦（未顯示）而寫入測試圖樣至 該多工APG201,且其並不管理任何之多工硬體。使用者唯 一需要知道之事乃係被測試之DUT203之數目，或是多工 APG201資源要被分割之時域，以及在多工模式中有用之 最大週期時間。 由於平行測試之DUT203之數目或是時域在多工模式 中增加’因此’在特定D U T或測試座之最大週期速率減 -17 - (15) 200401227 少。此係因爲更多之測試座需要自多工A P G 2 0 ]得到更多 之時間段（time slice )，意指，其需要更多時間處理所 有之程式。此對於快閃記憶體係爲受惠，因爲D U T程式 化所需要之週期時間以及座，對上D U T對於陣列讀取所 需要之週期時間以及座相較之本質性使然。 在一實施例中，多工APG201具有50MHz之最大週 期速率，即，20毫微秒週期。以下表格I展示在DUT座 ~ 中之最大週期速率，對上被多工DUT之數目。 φ·

表格I 多工待測裝置 最大DUT頻率（週期時間） 1 50MHz(20ns) 2 25MHz(40ns) 4 1 2,5MHz(80ns) 8 6.25MHz(l 60ns) η 最大頻率/ n

對於在低速週期速率而程式化之快閃記憶體，可經使 用多工以達成獨立DUT座之最大流通量。對於高速DUT 陣列讀取（意指，因爲較高之速度而有較高之流通量）， 該D U Τ座可以最大5 0 Μ Η ζ而在鎖住步驟中執行。因此， 此多工APG對於獨立之十六接腳DUT座而以最大至 6.2 5MHz以及以習知平行測試模式而自單一片硬體而發送 -18- (16) (16)200401227 以下參考圖3而解釋測試第一以及第二DU T203之方 法以及程序之實施例。圖3係爲展示參考具有多工 APG20 I之測試器之處理’以以多工模式平行寫入或程式 化DUT2 0 3數目之實施例之流程圖。 參考圖3，藉由載入包含數個作爲測試在多工 APGAPG20]中之DUT2 03之位元之測試信號或圖樣，而 開始（步驟3 0 0 )。藉由自主機電腦個別經由電腦匯流排 2 82以及電腦匯流排281而載入至微型RAM位址暫存器 以及DUT工作暫存器而完成。一般而言，此關聯於將一 測試圖樣載入至該微型R A Μ位址暫存器2 0 2 ,以及包括多 工A P G 2 0 1所將分割之時域之數目，將在每個時域而服務 之DUT之PE通道之數目以及標誌（identiiy )之資訊至 DU丁工作暫存器280.接著，第一測試圖樣，在多個時域 中之第一個而被耦合或提供DUT203之至少一個之第一組 中（步驟3 0 5 )。該測試圖樣可具有锕1位元至等於 DUT203上之PE通道或接腳203之數目之寬度。在該第 —測試圖樣經由關聯之T / F s 2 5 0而完成提供至該第一組 DU T2 0 3之後’該第一測試圖樣自該第—組d U T中去除耦 合並移除（步驟3〗0 )，且第二測試圖樣在第二時域中而 被锅合或是提供至第二組DUT (步驟315)。再次，在第 二測試圖樣經由關聯T / F s 2 5 0而已經完全被提供至第一組 DUT203之後’該第二測試圖樣被去除耦合或自該第一組 DUT中移除（步驟3 2 0 )，而步驟3 0 5至3 20重複直到整 -19- (17) (17)200401227 個第一以及第二測試圖樣皆被應用或提供至第一組以及第 二組DUT (步驟3 2 5 )。即’直到所有DUT2 03被完全程 式化。 以下參考圖4而描述測試第一以及第二DUT203之方 法或步驟或實施例。圖5係爲展示作爲操作具有多工 APG201之測試器以在多工模式而平行寫入或程式化多個 DUT2 03之程式之實施例之流程圖。 參考圖4,藉由在第一時域（DUT1)中之一個或是多 個DUT2 03以及在第二時域（DUT 2)之一個或是多個 DUT而開始（兩者皆在其第一週期而開始）（步驟401 ) 。現有DUT1 /2週期之第一時間段係使用作爲在下一 DUT1週期中傳送資料（步驟402 )。所有時間段係爲 2 0ns長。現有DUT]/2週期之第二時間段係使用作爲在下 —DUT2週期而傳送資料（步驟403)。下一 DUT1或是 (DUT1以及DUT2 )開始一新的週期（步驟404 )。新週 期之第一時間段係使用作爲在下一 DUT1週期而傳送資料 (步驟405 )。假如DUT2與DUT1同步開始其新週期， 則第二時間段係作爲在下一 DUT2週期而傳送資料（步驟 4 0 6 )。假如圖樣尙未完成，則重複步驟4 0 4至4 0 6 .其他 D U T ]以及D U T 2週期長度不吻合，且時間段指定現在係 根據相反於DUT數目之優先序’即’控制器，DUT工作 暫存器220,在此實施例中並不相像。假如DUT2在DUT1 之前而開始一新週期’則低一有效時間段（在此例中’係 定義爲在之前時間段之開始之後至少2 0 n s )係使用作爲 -20- (18) (18)200401227 在下DUT2週期而傳送資料（步驟406 )。假如圖樣爲完 成，則重複步驟407.否則繼續步驟404. 應知，因爲DUT工作暫存器2 8 0可選擇任何之儲存 元件2 72、2 7 3、2 74以在特定時域中與DUT203耦合，以 及可在該時域中對於每個DUT而個別致能，因此，在不 同時域中寫入至DUT之測試圖樣不需一樣，且時域之時 間週期不需要相同。例如，在一實施例中，該多工 APG201可在當特定時域時之所有DUT203被程式化時而 辨識並調整測試圖樣在剩餘時域時耦合至DUT之測試圖 樣的週期或頻率，藉此以使測試器200之效能最大化。此 外，D U T 2 0 3或時域不需以一般或接續交錯之順序而工作 ，但可選擇任何之儲存元件2 72、273、2 74以根據優先序 之順序而對於DUT或時域工作。例如，當多個DUT在後 續週期時間具有或需要之四個時域而被測試，時間週期爲 80 n Sec,100 n Sec,80 n Sec 以及 200 η Sec,該 DUT 工作暫存器 280可選擇儲存元件272、273、274而在第一時域、之後 爲第三時域、第二時域最後爲第四時域而對於DUT工作 。且，測試順序可在下一個週期時間改變。 或者，當相同的測試圖樣在不同之時域內被寫入或程 式化至所有之DUT時，該方法進一步包括額外之步驟： 操作多工APG201鎖住步驟以耦合所有之DUT，以在多工 APG之最大頻率或速度而回讀該測試圖樣（步驟3 3 0 )。 雖然本發明係以實施例以而說明’對於熟知此技藝者 可在不離開本發明之基本觀念以及範圍下而有許多之修改 -21 - (19) 200401227 【圖式簡單說明】 圖]係爲本發明實施例之測試之暫存器區塊圖，該測 試器係作爲測試具有多工演算圖樣產生器之積體電路； 圖2爲本發明實施例之多工演算圖樣產生暫存器之方 塊圖’使用在測試具有多工演算圖樣產生器之機提電路之 測試器中； 圖3爲本發明之實施例之具有多工演算圖樣產生器之 測試器之操作方法之流程圖；以及 、B 4爲本發明之實施例中具有多工演算圖樣產生器之 測3式益之另一 ί采作方法之流程圖。 主要元件對照表 2〇〇 測試器

201 多工演算圖樣產生器 2 03 DUT(待測裝置） 2 1 接腳 24〇 接腳混合器 2 5 0 格式電路 251 PE通道 260 隨機存取記憶體 2 05 控制部分 202 微型RAM位址暫存器 -22 - (20)200401227 204 微 型 RAM 205 控 制 部 份 2 10 堆 宜 2 12 分 支 邏 輯 220 位 址 產 生 器 222 位 址 拓 蹼 混合器 230 資 料 產 生 器 234 資 料 多 工 器 2 80 DUT 工 作 暫存器 270 多 工 APG 暫存器 2 72， 273 ，2 74 暫存 232 料 緩 衝 記憶體 260 錯 5吳 捕 捉 RAM 28 1 電 腦 匯 流 排 282 電 腦 匯 流 排 276 多 工 器

-23-

Claims (1)

1. (1) (1)200401227 拾、申請專利範圍 1 . 一種測試第一以及第二半導體裝置之多工設備，包 含適用於耦合至第一半導體裝置之第一組接腳，以及適用 於耦合至第二半導體裝置之第二組接腳，至少一第一信號 產生器耦合至第一組接腳以及至少一第二信號產生器耦合 至第二組接腳，一儲存構件耦合至至少一第一信號產生器 以及耦合於至少一第二信號產生器，該儲存構件具有第一 儲存元件以及第二儲存元件，該第一儲存元件包含符合於 第一半導體裝置之資料，該第二儲存元件包含符合於第二 半導體裝置之資料，一工作選擇器耦合至該儲存構件以在 當第一半導體裝置正工作時而導引來自於正被存取之第一 儲存元件之資料以處理以及至第一組接腳之方向，以及在 當第二半導體裝置正工作時而導引來自於正被存取之第二 儲存元件之資料以處理以及至第二組接腳之方向。 2 .如申請專利範圍第1項之設備，其中至少一第一信 號產生器包括一第一信號產生器耦合至第一組接腳之每一 接腳，以及至少一第二信號產生器包括耦合至第二組接腳 之每一接腳的一第二信號產生器，該儲存構件被耦合至每 一第一與第二信號產生器。 3 .如申請專利範圍第1項之設備，其中該第一儲存元 件係爲暫存器而該第二儲存元件係爲一暫存器。 4 .如申請專利範圍第1項之設備，進一步包含一額外 儲存構件，具有一包含符合於第一半導體裝置之額外資料 之第一儲存元件，以及包含符合於第二半導體裝置之額外 -24 - (2) (2)200401227 資料之第二儲存元件，該工作選擇器耦合至該儲存構件以 在當第一半導體裝置正工作時而導引來自於正被存取之第 一儲存元件之資料以處理以及至第一組接腳之方向，以及 在當第一半導體裝置正工作時而導引來自於正被存取之第 二儲存元件之資料以處理以及至第二組接腳之方向。 5 . —種測試多數個半導體裝置之測試設備，該設備包 括一多工演算圖樣產生器（APG)適用於耦合多數個半導 體裝置’該多工A P G經組構而在第一時域而提供第一測 試圖樣至該多數個半導體裝置中之第一個，以及在第二時 域將第二測試圖樣提供至該多數個半導體裝置中之第二個 〇 6 .如申請專利範圍第5項之測試設備，其中在第一時 域耦合至該多數個半導體裝置的第一個之該第一測試圖樣 ’係與在第二時域親合至該多數個半導體裝置的第二個之 該第二測試圖樣不同。 7 .如申請專利範圍第5項之測試設備，其中該第一時 域係包含與第二時域不同之持續時間。 8 ·如申請專利範圍第5項之測試設備，其中該多工 APG包含具有多數個儲存元件之至少一暫存器，以及一選 擇元件，經由該選擇元件而將多數個儲存元件耦合至多數 個半導體裝置。 9.如申請專利範圍第8項之測試設備，其中該多工 A P G係適合於在最多η個不同時域中耦合最多至η個不同 測試圖樣至多數個半導體裝置。 -25- (3) (3)200401227 1 0.如申請專利範圍第8項之測試設備’其中該多工 A P G包含選擇自有以下構成之群組之暫存器： 微型RAM位址暫存器； 回路計數器以及堆疊暫存器； 位址產生器；以及 資料產生器。 1 1 ·如申請專利範圍第8項之測試設備，其中該多工 APG進一步包含耦合於至少一暫存器之DUT工作暫存器 ，該DUT工作暫存器適合於 1 2 .如申請專利範圍第1]項之測試設備，進一步包含 多數個時序與格式化電路（T/Fs)以及接腳電子（PE)通 道’藉此使每個多數個半導體裝置與數個儲存元件耦合， 且其中該DUT工作暫存器適合於在第一時序只致能耦合 至該多數個半導體裝置之第一個中之T/Fs與PE通道，以 及在第二時域只致能耦合至該多數個半導體裝置之第二_ 中之T/Fs與PE通道。 1 3.—種使用具有多工演算圖樣產生器（APG )之侧 試設備而測試多數個半導體裝置之方法，該方法包含以卞 步驟： i.在數目爲η之時域中之第一個時域，而將第一 _執 圖樣送至多數個半導體裝置之至少一個中的第一組，其中 η係爲大於1的整數； i i.自1^:多數個半導體裝置中之第一個移除第一測_ _ 樣； -26- (4) t⑴.在$ —時域中將第二 '測試圖樣送至該多數個半導 體裝置之至少一個中的第二組； ]v •自μ多數個半導體裝置之第二個中移除該第二測 試圖樣；以及 V.重複步驟i至iv ’直到整個第—以及第二測試圖樣 被送入至第一以及第二多數個半導體裝置。 ^ I 4 ·如申請專利範圍第1 3項之方法，其中將第二測試 Θ樣达至夕數個半導體裝置之第二組，包含將第二測試圖 樣送至與第一測試圖樣不同之多數個半導體裝置中之第二 組。 1 5 ·如申δΡ9專利範圍第1 3項之方法，其中在第二時域 時’將第二測試圖樣送至多數個半導體裝置中之第二組之 步驟’包含在與將第一測試圖樣於第一時域而送至該多數 個半導體裝置之第一組不同之時間週期的時候，而將第二 測試圖樣送至該多數個半導體裝置之第二組之步驟。 16.如申請專利範圍第]3項之方法，其中該多工apg 包含含有至少η個儲存元件之至少一暫存器以及一選擇器 元件’經由該選擇器而使該儲存元件耦合至該多數個半導 體裝置’且其中將第一測試圖樣送至該多數個半導體裝置 之第一組之步驟，包含：在第一時域，選擇η個儲存元件 中一個而耦合至該多數個半導體裝置之第一組。 ]7 ·如申請專利範圍第1 6項之方法，其中該多工A P G 包含含有至少η個儲存元件之至少一暫存器以及一選擇器 元件’經由該選擇器而使該儲存元件耦合至該多數個半導 -27- (5) (5)200401227 體裝置’且其中將第二測試圖樣送至該多數個半導體裝置 ~•組之步驟’包含：在系一時域’選擇η個儲存元件 中一個而耦合至該多數個半導體裝置之第二組。 1 8 .如申請專利範圍第】3項之方法，其中該測試設備 進一步包含多數個時序與格式化電路（T/Fs)以及接腳電 子（PE )通道，藉此使每個多數個半導體裝置與數個儲存 兀件耦合’且其中將第一測目式圖彳永送至該多數個半導體裝 置之第一組之步驟包含：在第一時序’只致能稱合至該多 數個半導體裝置之第一個中之T/Fs與PE通道之步驟，以 及在第二時域只致能耦合至該多數個半導體裝置之第二個 中之T/Fs與PE通道之步驟。 1 9 .如申請專利範圍第1 3項之方法’進一步包含以下 起始步驟： 明訂數目爲η之時域； 指定該多數個半導體裝蕎中之每一個至該多數個半導 體裝置之η組中之一個；以及 將該多數個半導體裝置之η組中之每一個，與η個時 域之一個相關聯。 2 0·' —種半導體裝置’係以如申專利範圍第1 3項之 方法而測試。 -28-