TH8047B - คอมพิวเตอร์ส่วนบุคคลที่มีการควบคุมการตั้งใหม่?ของตัวประมวลผล - Google Patents
คอมพิวเตอร์ส่วนบุคคลที่มีการควบคุมการตั้งใหม่?ของตัวประมวลผลInfo
- Publication number
- TH8047B TH8047B TH9101000809A TH9101000809A TH8047B TH 8047 B TH8047 B TH 8047B TH 9101000809 A TH9101000809 A TH 9101000809A TH 9101000809 A TH9101000809 A TH 9101000809A TH 8047 B TH8047 B TH 8047B
- Authority
- TH
- Thailand
- Prior art keywords
- bus
- aforementioned
- input
- data bus
- output
- Prior art date
Links
Abstract
การประดิษฐ์นี้เกี่ยวข้องกับคอมพิวเตอร์ส่วนบุคคลและโดยเฉพาะอย่างยิ่งเกี่ยวข้องกับคอมพิวเตอร์ส่วนบุคคลที่ซึ่งมีความสามารถที่จัดเตรียมการประมวลผลให้ต่อเนื่องผ่านการเกิดขึ้นของสัญญาณรีเซตในขณะที่หลีกเลี่ยงการล้มเหลวของระบบระบบคอมพิวเตอร์ส่วนบุคคลมีบัสข้อมูลของตัวประมวลผลเฉพาะตำแหน่งที่มีความเร็วสูง บัสอินพุต/เอาต์พุตสำหรับข้อมูลตัวประมวลผลจุลภาคที่จัดตั้งใหม่ได้ซึ่งเชื่อมต่อโดยตรงกับบัสของตัวประมวลผลเฉพาะตำแหน่งและตัวควบคุมการเชื่อมต่อบันที่เชื่อมต่อโดยตรงกับบัสของตัวประมวลผลเฉพาะตำแหน่งและเชื่อมต่อโดยตรงกับบัสอินพุต/เอาต์พุต สำหรับข้อมูลเพื่อจัดเตรียมการสื่อสารระหว่างบัสของตัวประมวลผลเฉพาะตำแหน่งและบัสอินพุต/เอาต์พุตสำหรับข้อมูลตัวควบคุมการสื่อสารระหวางบัสของตัวประมวลผลเฉพาะตำแหน่งและบัสอินพุต/เอาต์พุตสำหรับข้อมูลตัวควบคุมการเชื่อมต่อบัสที่จัดเตรียมเพื่อการตัดสินระหว่างอุปกรณ์ที่เชื่อมต่อโดยตรงกับบัสอินพุต/เอาต์พุตสำหรับข้อมูลเพื่อเข้าถึงบัสอินพุต/เอาต์พุตสำหรับข้อมูลและบัสของตัวประมวลผลเฉพาะตำแหน่ง และเพื่อการตัดสินระหว่างบัสอินพุต/เอาต์พุตสำหรับข้อมูลและตัวประมวลผลจุลภาคเพื่อเข้าถึงบัสของตัวประมวลผลเฉพาะตำแหน่งตัวควบคุมการเชื่อมต่อบัสยังจดจำการรับของสัญญาณการตั้งใหม่ที่ตั้งใจจะใช้กระตุ้นการตั้งใหม่ของตัวประมวลผลจุลภาคและชลอการส่งของสัญญาณการตั้งใหม่จนกระทั่งตัวควบคุมการเชื่อมต่อบัสได้ห้ามการเข้าถึงบัสของตัวประมวลผลเฉพาะตำแหน่งและบัสอินพุต/เอาต์พุตโดยอุปกรณ์ใด ๆ ที่อาจจะร้องขอการเข้าถึงดังกล่าว
Claims (12)
1. ระบบคอมพิวเตอร์ส่วนบุคคลประกอบด้วย : บัสข้อมูลของตัวประมวลผลเฉพาะที่อัตราเร็วสูง, บัสข้อมูลด้านเข้า-ด้านออก, ไมโครโพรเซสเซอร์ชนิดปรับตั้งใหม่ได้ที่เชื่อมต่อโดยตรงกับบัสของตัวประมวลผลเฉพาะที่กล่าวมาแล้ว, และ ตัวควบคุมการเชื่อมโยงบัสที่เชื่อมต่อโดยตรงกับบัสของตัวประมวลผลที่กล่าวมาแล้วและเชื่อมต่อโดยตรงกับบัสข้อมูลด้านเข้า-ด้านออกที่กล่าวมาแล้วเพื่อจัดให้มีการติดต่อสื่อสารระหว่างบัสของตัวประมวลผลเฉพาะที่ที่กล่าวมาแล้วกับบัสข้อมูล ด้านเข้า-ด้านออกที่กล่าวมาแล้ว, ตัวควบคุมการเชื่อมโยงบัสที่เชื่อมต่อโดยตรงกับบัสของตัวประมวลผลที่กล่าวมาแล้วและเชื่อมต่อโดยตรงกับบัสข้อมูลด้านเข้า-ด้านออกที่กล่าวมาแล้วเพื่อจัดให้มีการติดต่อสื่อสารระหว่างบัสของตัวประมวลผลเฉพาะที่ที่กล่าวมาแล้วกับบัสข้อมูล ด้านเข้า-ด้านออกที่กล่าวมาแล้ว, เพื่อการเข้าถึงบัสข้อมูลด้านเข้า-ด้านออกที่กล่าวมาแล้ว, ตัวควบคุมการเชื่อมโยงบัสดังกล่าวยังจดจำการรับสัญญาณปรับตั้งใหม่ (HOTRESET) ที่ตัวควบคุมการเชื่อมโยงบัสที่กล่าวมาแล้ว ที่เจตนาให้เริ่มต้นการปรับตั้งใหม่ของไมโคโพรเซสเซอร์ที่กล่าวมาแล้วและประวิงการก่อกำเนิดของสัญญาณปรับตั้งใหม่ (CPU_RESET)ให้กับไมโครโพรเซส เซอร์จนกระทั่งหลังจากตัวควบคุมการเชื่อมโยงบัสที่กล่าวมาแล้วได้รับการควบคุมของบัสของตัวประมวลผลเฉพาะที่ที่กล่าวมาแล้วและบัสด้านเข้า-ด้านออกที่กล่าวมาแล้ว จากอุปกรณ์ทั้งหมดและไมโครโพรเซสเซอร์ที่กล่าวมาแล้วโดยการแลกเปลี่ยนกันของสัญญาณการคงไว้ และสัญญาณตอบรับการคงไว้ (CPU_HOLD และ CPU_HLDA)
2. คอมพิวเตอร์ส่วนบุคคลตามข้อถือสิทธิข้อที่ 1 ในที่นี้ตัวควบคุมการเชื่อมโยงบัสดังกล่าวจะตอบสนองกับการรับสัญญาณปรับตั้งใหม่โดยทำการระงับการควบคุมบัสด้านเข้า-ด้านออกที่กล่าวมาแล้วและบัสของตัวประมวลผลเฉพาะที่ที่กล่าวมาแล้ว
3. คอมพิวเตอร์ส่วนบุคคลตามข้อถือสิทธิข้อที่ 2 ในที่นี้ตัวควบคุมการเชื่อมโยงบัสดังกล่าวจะตอบสนองกับการรับสัญญาณปรับตั้งใหม่ในระหว่างช่วงช่วงหนึ่งเมื่อไมโคโพรเซสเซอร์ที่กล่าวมาแล้วทำการควบคุมบัสด้านเข้า-ด้านออก ที่กล่าวมาแล้ว และบัสของตัวประมวลผลเฉพาะที่ที่กล่าวมาแล้วโดยการจัดสัญญาณการคงไว้ให้กับไมโครโพรเซสเซอร์และรอคอยการปลดปล่อยบัสด้านเข้า-ด้านออกที่กล่าวมาแล้ว และบัสของตัวประมวลเฉพาะที่ที่กล่าวมาแล้วโดยไมโครโพรเซสเซอร์ที่กล่าวมาแล้ว
4. คอมพิวเตอร์ส่วนบุคคลตามข้อถือสิทธิข้อที่ 2 ในที่นี้ตัวควบคุมการเชื่อมโยงบัสดังกล่าวจะตอบสนองกับการรับสัญญาณปรับตั้งใหม่ในระหว่างช่วงช่วงหนึ่ง เมื่ออุปกรณ์ที่เชื่อมต่อโดยตรงกับบัสข้อมูลด้านเข้า-ด้านออก ที่กล่าวมาแล้ว ทำการควบคุมบัสด้านเข้า-ด้านออกที่กล่าวมาแล้ว และบัสของตัว ประมวลผลเฉพาะที่ที่กล่าวมาแล้วโดยการจัดสัญญาณการคงไว้ให้กับไมโครโพรเซสเซอร์ และรอคอยการปลดปล่อยบัสของตัวประมวลผลเฉพาะที่ที่กล่าวมาแล้วโดยไมโครโพรเซสเซอร์ที่กล่าวมาแล้ว
5. ระบบคอมพิวเตอร์ส่วนบุคคลประกอบด้วย : บัสข้อมูลอัตราเร็วสูง, บัสข้อมูลด้านเข้า-ด้านออก, ไมโครโพรเซสเซอร์ชนิดปรับตั้งใหม่ได้ที่เชื่อมต่อกับบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้ว, หน่วยความจำลบเลือนได้ที่เชื่อมต่อกับบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วสำหรับเก็บข้อมูลแบบลบเลือนได้, อุปกรณ์หน่วยความจำเก็บข้อมูล, ตัวควบคุมหน่วยเก็บข้อมูลที่เชื่อมต่อกับบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วและเชื่อมต่อกับอุปกรณ์หน่วยความจำเก็บข้อมูลที่กล่าวมาแล้ว เพื่อทำการคุมค่าการติดต่อสื่อสารกับอุปกรณ์หน่วยความจำเก็บข้อมูลที่กล่าวมาแล้ว,และ ตัวควบคุมการเชื่อมโยงบัสที่เชื่อมต่อกับบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้ว และเชื่อมต่อกับบัสข้อมูลด้านเข้า-ด้านออกที่กล่าวมาแล้วเพื่อจัดให้มีการติดต่อกันระหว่างบัสข้อมูลอัตราสูงที่กล่าวมาแล้วกับบัสข้อมูลด้านเข้า-ด้านออก ที่กล่าวมาแล้ว ตัวควบคุมการเชื่อมโยงบัสดังกล่าวจะจัดให้มีการตัดสินใจระหว่างไมโครโพรเซสเซอร์ชนิดปรับตั้งใหม่ได้ที่กล่าวมาแล้ว กับตัวควบคุมหน่วยเก็บข้อมูลที่กล่าวมาแล้ว เพื่อการเข้าถึงบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้ว, และจัดให้มีการตัดสินใจในท่ามกลางบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วกับอุปกรณ์ใดๆ ที่เชื่อมต่อโดยตรงกับบัสข้อมูลด้านเข้า-ด้านออกที่กล่าวมาแล้ว เพื่อการเข้าถึงบัสข้อมูลด้านเข้า-ด้านออกที่กล่าวมาแล้ว ตัวควบคุมการเชื่อมโยงบัสดังกล่าวยังจดจำการรับสัญญาณปรับตั้งใหม่(HOTRESET)ที่ตัวควบคุมการเชื่อมโยงบัสที่กล่าวมาแล้ว ที่เจตนาให้เริ่มต้นการปรับตั้งใหม่ของไมโครโพรเซสเซอร์ที่กล่าวมาแล้วและประวิงการก่อกำเนิดของสัญญาณปรับตั้งใหม่(CPU_RESET) ให้กับไมโครโพรเซส เซอร์จนกระทั่งหลังจากตัวควบคุมการเชื่อมโยงบัสที่กล่าวมาแล้วได้รับการควบคุมของบัสของตัวประมวลผลเฉพาะที่ที่กล่าวมาแล้วและบัสด้านเข้า-ด้านออกที่กล่าวมาแล้ว จากอุปกรณ์ทั้งหมดและไมโครโพรเซสเซอร์ที่กล่าวมาแล้วโดยการแลกเปลี่ยนกันของสัญญาณการคงไว้ และสัญญาณตอบรับการคงไว้ (CPU_HOLD และ CPU_HLDA)
6. คอมพิวเตอร์ส่วนบุคคลตามข้อถือสิทธิข้อที่ 5 ในที่นี้ตัวควบคุมการเชื่อมโยงบัสจะตอบสนองกับการรับสัญญาณปรับตั้งใหม่โดยทำการระงับการควบคุมบัสด้านเข้า-ด้านออกที่กล่าวมาแล้วและบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้ว
7. คอมพิวเตอร์ส่วนบุคคลตามข้อถือสิทธิข้อที่ 6 ในที่นี้ตัวควบคุมการเชื่อมโยงบัสดังกล่าวจะตอบสนองกับการรับสัญญาณปรับตั้งใหม่ในระหว่างช่วงช่วงหนึ่งเมื่อไมโครโพรเซสเซอร์ที่กล่าวมาแล้วทำการควบคุมบัสด้านเข้า-ด้านออกที่กล่าวมาแล้ว และบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วโดยจัดสัญญาณการคงไว้ให้กับไมโครโพรเซสเซอร์และรอคอยการปลดปล่อยบัสด้านเข้า-ด้านออกที่กล่าวมาแล้วและบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วด้วยไมโครโพรเซสเซอร์ที่กล่าวมาแล้ว
8. คอมพิวเตอร์ส่วนบุคคลตามข้อถือสิทธิข้อที่ 6 ในที่นี้ตัวควบคุมการเชื่อมโยงบัสดังกล่าวจะตอบสนองกับการรับสัญญาณปรับตั้งใหม่ในระหว่างช่วงช่วงหนึ่งเมื่ออุปกรณ์ที่เชื่อมต่อโดยตรงกับบัสด้านเข้า-ด้านออกที่กล่าวมาแล้ว และบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วโดยจัดสัญญาณการคงไว้ให้กับ ไมโครโพรเซสเซอร์และรอคอยการปลดปล่อยบัสด้านเข้า-ด้านออกที่กล่าวมาแล้วและบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วด้วยไมโครโพรเซสเซอร์ที่กล่าวมาแล้ว
9. ระบบคอมพิวเตอร์ส่นบุคคลประกอบด้วย : บัสข้อมูลอัตราเร็วสูง, ไมโครโพรเซสเซอร์ที่เชื่อมต่อโดยตรงกับบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้ว, ตัวประมวลผลร่วมแบบตัวเลขที่เชื่อมต่อโดยตรงกับบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้ว, หน่วยความจำลบเลือนได้ที่เชื่อมต่อโดยตรงกับบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วสำหรับเก็บข้อมูลแบบลบเลือนได้ อุปกรณ์หน่วยความจำเก็บข้อมูลสำหรับเก็บข้อมูลแบบถาวร, ตัวควบคุมหน่วยเก็บข้อมูลที่เชื่อมต่อโดยตรงกับบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วและเชื่อมต่อกับอุปกรณ์หน่วความจำเก็บข้อมูลที่กล่าวมาแล้วเพื่อทำการคุมค่าการติดต่อสื่อสารกับอุปกรณ์หน่วยความจำเก็บข้อมูลที่กล่าวมาแล้ว, บัสข้อมูลด้านเข้า-ด้านออก, ตัวควบคุมด้านเข้า-ด้านออก ที่เชื่อมต่อโดยตรงกับบัสข้อมูลด้านเข้า-ด้านออกที่กล่าวมาแล้ว, ตัวประมวลผลสัญญาณเชิงเลขที่เชื่อมต่อโดยตรงกับบัสข้อมูลด้านเข้า-ด้านออกที่กล่าวมาแล้ว, ตัวประมวลผลสัญญาณภาพที่เชื่อมต่อโดยตรงกับบัสข้อมูลด้านเข้า-ด้านออก ที่กล่าวมาแล้ว, และ ตัวเชื่อมโยงบัสที่เชื่อมต่อกับบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้ว และเชื่อมต่อกับบัสข้อมูลด้านเข้า-ด้านออกที่กล่าวมาแล้วเพื่อจัดให้มีการติดต่อระหว่างบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วกับบัสข้อมูลด้านเข้า-ด้านออกที่กล่าวมาแล้ว ตัวควบคุมการเชื่อมโยงบัสดังกล่าวจะจัดให้มีการตัดสินในท่ามกลางไมโครโพรเซสเซอร์ ที่กล่าวมาแล้วและตัวควบคุมหน่วยเก็บข้อมูลที่กล่าวมาแล้วที่เชื่อมต่อโดยตรงกับบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วเพื่อเข้าถึงบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้ว และจัดให้มีการตัดสินในท่ามกลางตัวควบ คุมด้านเข้า-ด้านออกที่กล่าวมาแล้วและตัวประมวลผลสัญญาณเชิงเลขที่กล่าวมาแล้วและตัวประมวลผลสัญญาณภาพที่กล่าวมาแล้วที่เชื่อมต่อโดยตรงกับบัสข้อมูล ด้านเข้า-ด้านออกที่กล่าวมาแล้ว และบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วเพื่อการเข้าถึงบัสข้อมูลด้านเข้า-ด้านออกที่กล่าวมาแล้ว ตัวควบคุมการเชื่อมโยงบัสดังกล่าวยังจดจำการรับสัญญาณปรับตั้งใหม่ (HOTRESET) ที่ตัวควบคุมการเชื่อมโยงบัสที่กล่าวมาแล้ว ที่เจตนาให้เริ่มต้นการปรับตั้งใหม่ของไมโคโพรเซสเซอร์ที่กล่าวมาแล้วและประวิงการก่อกำเนิดของสัญญาณปรับตั้งใหม่ (CPU_RESET) ให้กับไมโครโพรเซสเซอร์จนกระทั่งหลังจากตัวควบคุมการเชื่อมโยงบัสที่กล่าวมาแล้วได้รับการควบคุมของบัสของตัวประมวลผลเฉพาะที่ที่กล่าวมาแล้วและบัสด้าน เข้า-ด้านออกที่กล่าวมาแล้ว จากอุปกรณ์ทั้งหมดและไมโครโพรเซสเซอร์ที่กล่าวมาแล้วโดยการแลกเปลี่ยนกันของสัญญาณการคงไว้ และสัญญาณตอบรับการคงไว้ (CPU_HOLD และ CPU_HLDA)
10. คอมพิวเตอร์ส่วนบุคคลตามข้อถือสิทธิข้อที่ 9 ในที่นี้ตัวควบคุมการเชื่อมโยงบัสดังกล่าวจะตอบสนองกับการรับสัญญาณปรับตั้งใหม่โดยการระงับการควบคุมบัสด้านเข้า-ด้านออกที่กล่าวมาแล้ว และบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้ว
11. คอมพิวเตอร์ส่วนบุคคลตามข้อถือสิทธิข้อที่ 10 ในที่นี้ตัวควบคุมการเชื่อมโยงบัสดังกล่าวจะตอบสนองกับการรับสัญญาณปรับตั้งใหม่ในระหว่างช่วงช่วงหนึ่งเมื่อไมโครโพรเซสเซอร์ที่กล่าวมาแล้วทำการควบคุมบัสด้านเข้า-ด้านออกที่กล่าวมาแล้วและบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วโดยการจัด สัญญาณการคงไว้ให้กับไมโครโพรเซสเซอร์และรอคอยการปลดปล่อยบัสด้านเข้า-ด้านออกที่กล่าวมาแล้ว และบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วด้วยไมโครโพรเซสเซอร์ที่กล่าวมาแล้ว
12. คอมพิวเตอร์ส่วนบุคคลตามข้อถือสิทธิข้อที่ 10 ในที่นี้ตัวควบคุมการเชื่อมโยงบัสดังกล่าวจะตอบสนองกับการรับสัญญาณปรับตั้งใหม่ในระหว่างช่วงช่วงหนึ่งเมื่อไมโครโพรเซสเซอร์ที่กล่าวมาแล้วทำการควบคุมบัสด้านเข้า-ด้านออกที่กล่าวมาแล้ว ทำการควบคุมบัสด้านเข้า-ด้านออกที่กล่าวมาแล้ว และบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้วด้วยไมโครโพรเซสเซอร์และรอคอยการปลดปล่อยบัสข้อมูลอัตราเร็วสูงที่กล่าวมาแล้ว
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TH16116A TH16116A (th) | 1995-06-23 |
| TH8047B true TH8047B (th) | 1998-05-20 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6014729A (en) | Shared memory arbitration apparatus and method | |
| KR930008039B1 (ko) | 인터페이스 회로 | |
| US5555383A (en) | Peripheral component interconnect bus system having latency and shadow timers | |
| US5544346A (en) | System having a bus interface unit for overriding a normal arbitration scheme after a system resource device has already gained control of a bus | |
| EP0347763A2 (en) | Dual rotating priority arbitration method for a multiprocessor memory bus | |
| KR100192529B1 (ko) | 원격버스상의 중재를 고정시키는 방법 및 장치 | |
| US4736319A (en) | Interrupt mechanism for multiprocessing system having a plurality of interrupt lines in both a global bus and cell buses | |
| CA2280172A1 (en) | Non-uniform memory access (numa) data processing system that holds and reissues requests at a target processing node in response to a retry | |
| US4417303A (en) | Multi-processor data communication bus structure | |
| HK42390A (en) | Microcomputer data processing systems permitting bus control by peripheral processing devices | |
| US6470408B1 (en) | Apparatus and method for delivering interrupts via an APIC bus to IA-32 processors | |
| US6782439B2 (en) | Bus system and execution scheduling method for access commands thereof | |
| JPS62266642A (ja) | デ−タ処理装置 | |
| US4244018A (en) | Interlock control of asynchronous data transmission between a host processor and a plurality of microprocessors through a common buffer | |
| EP0251234B1 (en) | Multiprocessor interrupt level change synchronization apparatus | |
| TH16116A (th) | คอมพิวเตอร์ส่วนบุคคลที่มีการควบคุมการตั้งใหม่?ของตัวประมวลผล | |
| US5640520A (en) | Mechanism for supporting out-of-order service of bus requests with in-order only requesters devices | |
| US5903773A (en) | System to improve trapping of I/O instructions in a peripheral component interconnect bus computer system and method therefor | |
| EP1627312B1 (en) | Usb host controller with dma capability | |
| KR930004910Y1 (ko) | 다중처리기 시스템에서의 데이터버스 중재기 | |
| EP1769370B1 (en) | Data processing system | |
| JP2504528B2 (ja) | 主記憶制御装置間バス制御方式 | |
| KR950008393B1 (ko) | 멀티프로세스 시스템 아비터지연회로 | |
| KR100243868B1 (ko) | 주 전산기에서의 중재로직 방법 | |
| JPH1055341A (ja) | バスインタフェース制御方式 |