TH52608A - การทดสอบตัวแบบแบบสุ่มถ่วงน้ำหนัก - Google Patents
การทดสอบตัวแบบแบบสุ่มถ่วงน้ำหนักInfo
- Publication number
- TH52608A TH52608A TH101004918A TH0101004918A TH52608A TH 52608 A TH52608 A TH 52608A TH 101004918 A TH101004918 A TH 101004918A TH 0101004918 A TH0101004918 A TH 0101004918A TH 52608 A TH52608 A TH 52608A
- Authority
- TH
- Thailand
- Prior art keywords
- bit
- weighted
- memory
- bits
- stored
- Prior art date
Links
Abstract
DC60 (21/02/45) วิธีการและอุปกรณ์ทดสอบวงจรรวมโดยการดาวน์โหลดบิทถ่วงน้ำหนักแบบสุ่มที่อยู่เรียง กันเข้าไปในสแกน เชน ที่ซึ่งแต่ละ บิทจะมีตัวถ่วงน้ำหนักตามที่กำหนดแยกจากกัน โดยจะเกิดขึ้น ตาม เวลาจริงโดยตัวให้กำเนิดตัวถ่วงน้ำหนัก ตัวให้กำเนิดตัว ถ่วงน้ำหนักจะมีสวิตช์ควบคุม โดยบิทที่เก็บ ไว้ เพื่อใช้ เฉพาะกับแต่ละบิทของบิทถ่วงน้ำหนักแบบสุ่มที่กำหนดตัวถ่วง น้ำหนักของบิทนั้น สัญญาณควบคุมจะมีเก็บไว้ในหน่วยความจำ ซึ่งจะถูกดาวน์โหลดเข้าไปในสวิตช์ที่ซึ่งมีจังหวะของ การทำ งานสอดคล้องกับการสร้างตัวบิท ในรูปแบบที่ดีแล้ว หน่วยความ จำจะมีอยู่บนแม่พิมพ์และ จะเป็นส่วนหนึ่งของวงจรรวม วิธีการและอุปกรณ์ทดสอบวงจรรวมโดยการดาวน์โหลดบิทถ่วงน้ำหนักแบบสุ่มที่อยู่เรียง กันเข้าไปในสแกน เชน ที่ซึ่งแต่ละ บิทจะมีตัวถ่วงน้ำหนักตามที่กำหนดแยกจากกัน โดยจะเกิดขึ้น ตาม เวลาจริงโดยตัวให้กำเนิดตัวถ่วงน้ำหนัก ตัวให้กำเนิดตัว ถ่วงน้ำหนักจะมีสวิตซ์ควบคุม โดยบิทที่เก็บ ไว้ เพื่อใช้ เฉพาะกับแต่ละบิทของบิทถ่วงน้ำหนักแบบสุ่มที่กำหนดตัวถ่วง น้ำหนักของบิทนั้น สัญญาณควบคุมจะมีเก็บไว้ในหน่วยความจำ ซึ่งจะถูกดาวน์โหลดเข้าไปในสวิตซ์ที่ซึ่งมีจังหวะของ การทำ งานสอดคล้องกับการสร้างตัวบิท ในรูปแบบที่ดีแล้ว หน่วยความ จำจะมีอยู่บนแม่พิมพ์และ จะเป็นส่วนหนึ่งของวงจรรวม
Claims (1)
1. วงจรที่ซึ่งอย่างน้อยประกอบด้วย วงจรตัวให้กำเนิดตัวถ่วงน้ำหนักบนแม่พิมพ์ เพื่อจัดให้มี กระแสบิทของข้อมูลทดสอบ ถ่วงน้ำหนักชุดหนึ่งเป็นอย่างน้อย ที่สุดสำหรับสแกนเชนบนตัวแม่พิมพ์ที่ซึ่ง ตัวถ่วงน้ำหนักของ บิท ของข้อมูลทดสอบของกระแสบิทของข้อมูลดังกล่าวแต่ละชุดจะ ขึ้นอยู่กับส่วนข้อมูลที่ตรงกัน ซึ่งถูก ดาวน์โหลดเข้าไปใน วงจรของตัวให้กำเนิดตัวถ่วงน้ำหนักของชุดข้อมูลนั้น หน่วยความจำสำหรับเก็บชุดข้อมูล, และ วงจรดาวน์โหลดข้อมูล เพื่อที่จะดาวน์โหลดส่วนข้อมูแท็ก :
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TH52608A true TH52608A (th) | 2002-08-21 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2004003967A3 (en) | Scan test method providing real time identification of failing test patterns and test controller for use therewith | |
| AU2001245878A1 (en) | Method and apparatus for providing optimized access to circuits for debug, programming, and test | |
| US9933485B2 (en) | Deterministic built-in self-test based on compressed test patterns stored on chip and their derivatives | |
| Chakrabarty et al. | Built-in test pattern generation for high-performance circuits using twisted-ring counters | |
| US4775977A (en) | Pattern generating apparatus | |
| WO2005010932A3 (en) | Mask network design for scan-based integrated circuits | |
| WO2002071082A3 (en) | Method for testing a testable electronic device | |
| WO1988003291A3 (en) | Programmable logic array | |
| DE60114233D1 (de) | Gewichteter zufallsmustertest mit vorgespeicherten gewichten | |
| DE60015991D1 (de) | Prüfgerät zum gleichzeitigen testen mehrerer integrierter schaltkreise | |
| DE69806904D1 (de) | Halbleiterpruefgeraet mit schaltkreis zur datenserialisierung | |
| Huang et al. | Gauss-elimination-based generation of multiple seed-polynomial pairs for LFSR | |
| KR890005534A (ko) | Lsi/vlsi 검사 시스템용 분산 의사 무작위 순차 제어 시스템 | |
| US6865706B1 (en) | Apparatus and method for generating a set of test vectors using nonrandom filling | |
| US20030070127A1 (en) | Method and apparatus for facilitating random pattern testing of logic structures | |
| TH52608A (th) | การทดสอบตัวแบบแบบสุ่มถ่วงน้ำหนัก | |
| TW200629284A (en) | Semiconductor memory device and method of testing the same | |
| TW200601343A (en) | Semiconductor memory device and method of testing semiconductor memory device | |
| FR2790832B1 (fr) | Procede de test de circuits integres avec acces a des points de memorisation du circuit | |
| DE69027545D1 (de) | Vorrichtung und Verfahren zum Frequenzwechsel | |
| MY142585A (en) | Boundary-scan methods and apparatus | |
| DE60223180D1 (de) | Verfahren und prozessor zur parallelen verarbeitung einer logikereignis-simulation | |
| Koenemann | Care bit density and test cube clusters: multi-level compression opportunities | |
| EP1640735A4 (en) | PATTERN GENERATOR AND TEST DEVICE | |
| EP1186900A3 (de) | Anordnung zum Testen von integrierten Schaltkreisen |