TH52608A - Random weighted sample test - Google Patents
Random weighted sample testInfo
- Publication number
- TH52608A TH52608A TH101004918A TH0101004918A TH52608A TH 52608 A TH52608 A TH 52608A TH 101004918 A TH101004918 A TH 101004918A TH 0101004918 A TH0101004918 A TH 0101004918A TH 52608 A TH52608 A TH 52608A
- Authority
- TH
- Thailand
- Prior art keywords
- bit
- weighted
- memory
- bits
- stored
- Prior art date
Links
Abstract
DC60 (21/02/45) วิธีการและอุปกรณ์ทดสอบวงจรรวมโดยการดาวน์โหลดบิทถ่วงน้ำหนักแบบสุ่มที่อยู่เรียง กันเข้าไปในสแกน เชน ที่ซึ่งแต่ละ บิทจะมีตัวถ่วงน้ำหนักตามที่กำหนดแยกจากกัน โดยจะเกิดขึ้น ตาม เวลาจริงโดยตัวให้กำเนิดตัวถ่วงน้ำหนัก ตัวให้กำเนิดตัว ถ่วงน้ำหนักจะมีสวิตช์ควบคุม โดยบิทที่เก็บ ไว้ เพื่อใช้ เฉพาะกับแต่ละบิทของบิทถ่วงน้ำหนักแบบสุ่มที่กำหนดตัวถ่วง น้ำหนักของบิทนั้น สัญญาณควบคุมจะมีเก็บไว้ในหน่วยความจำ ซึ่งจะถูกดาวน์โหลดเข้าไปในสวิตช์ที่ซึ่งมีจังหวะของ การทำ งานสอดคล้องกับการสร้างตัวบิท ในรูปแบบที่ดีแล้ว หน่วยความ จำจะมีอยู่บนแม่พิมพ์และ จะเป็นส่วนหนึ่งของวงจรรวม วิธีการและอุปกรณ์ทดสอบวงจรรวมโดยการดาวน์โหลดบิทถ่วงน้ำหนักแบบสุ่มที่อยู่เรียง กันเข้าไปในสแกน เชน ที่ซึ่งแต่ละ บิทจะมีตัวถ่วงน้ำหนักตามที่กำหนดแยกจากกัน โดยจะเกิดขึ้น ตาม เวลาจริงโดยตัวให้กำเนิดตัวถ่วงน้ำหนัก ตัวให้กำเนิดตัว ถ่วงน้ำหนักจะมีสวิตซ์ควบคุม โดยบิทที่เก็บ ไว้ เพื่อใช้ เฉพาะกับแต่ละบิทของบิทถ่วงน้ำหนักแบบสุ่มที่กำหนดตัวถ่วง น้ำหนักของบิทนั้น สัญญาณควบคุมจะมีเก็บไว้ในหน่วยความจำ ซึ่งจะถูกดาวน์โหลดเข้าไปในสวิตซ์ที่ซึ่งมีจังหวะของ การทำ งานสอดคล้องกับการสร้างตัวบิท ในรูปแบบที่ดีแล้ว หน่วยความ จำจะมีอยู่บนแม่พิมพ์และ จะเป็นส่วนหนึ่งของวงจรรวม DC60 (21/02/45) Method and integrated circuit testing equipment by downloading randomly weighted bits that are sorted. Each bit into the scan chain, where each bit has its own designated weighter. It takes place in real time by a weighted generator. Birth Weighted control switch By the stored bits to be used only with each bit of a random weighted bit that is assigned a counterweight. The weight of that bit Control signals are stored in memory. Which will be downloaded to the switch where the timing of operation is consistent with the bitener generation. In good form, memory is built into the mold and Will be part of the integrated circuit Methods and equipment to test integrated circuits by downloading randomly weighted bits that are arranged Each bit into the scan chain, where each bit has its own designated weighter. It takes place in real time by a weighted generator. Birth Weighted with a control switch By the stored bits to be used only with each bit of a random weighted bit that is assigned a counterweight. The weight of that bit Control signals are stored in memory. Which will be downloaded into the switch where the timing of the work is in line with the bit generator. In good form, memory is built into the mold and Will be part of the integrated circuit
Claims (1)
Publications (1)
Publication Number | Publication Date |
---|---|
TH52608A true TH52608A (en) | 2002-08-21 |
Family
ID=
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE60136059D1 (en) | OPTIMIZED ACCESS TO DEBUGGING, PROGRAMMING AND CHECKING CIRCUITS | |
US9933485B2 (en) | Deterministic built-in self-test based on compressed test patterns stored on chip and their derivatives | |
US20090119563A1 (en) | Method and apparatus for testing logic circuit designs | |
Chakrabarty et al. | Built-in test pattern generation for high-performance circuits using twisted-ring counters | |
US6122761A (en) | IC chip tester using compressed digital test data and a method for testing IC chip using the tester | |
EP0828257A3 (en) | Method and device for testing a memory circuit in a semiconductor device | |
US4775977A (en) | Pattern generating apparatus | |
WO2005010932A3 (en) | Mask network design for scan-based integrated circuits | |
US6553530B1 (en) | Integrated circuit devices that include self-test apparatus for testing a plurality of functional blocks and methods of testing same | |
WO1988003291A3 (en) | Programmable logic array | |
DE602006013339D1 (en) | IC TEST METHOD AND DEVICE | |
ATE307343T1 (en) | WEIGHTED RANDOM SAMPLE TEST WITH PRE-STORED WEIGHTS | |
WO2002071082A3 (en) | Method for testing a testable electronic device | |
DE69429225D1 (en) | Quiescent current testable RAM | |
DE60015991D1 (en) | TEST DEVICE FOR SIMULTANEOUS TESTING OF MULTIPLE INTEGRATED CIRCUITS | |
DE69806904T2 (en) | SEMICONDUCTOR TEST DEVICE WITH CIRCUIT FOR DATA SERIALIZATION | |
WO2008122937A1 (en) | Testable integrated circuit and test data generation method | |
KR890005534A (en) | Distributed Pseudo Random Sequential Control System for LSI / VLSI Inspection System | |
WO2002080184A3 (en) | On-chip circuits for high speed memory testing with a slow memory tester | |
TH52608A (en) | Random weighted sample test | |
US20030070127A1 (en) | Method and apparatus for facilitating random pattern testing of logic structures | |
WO2004042786A3 (en) | High-frequency scan testability with low-speed testers | |
DE69027545D1 (en) | Frequency change device and method | |
FR2790832B1 (en) | INTEGRATED CIRCUIT TEST PROCESS WITH ACCESS TO CIRCUIT MEMORIZATION POINTS | |
Koenemann | Care bit density and test cube clusters: multi-level compression opportunities |