TH52608A - Random weighted sample test - Google Patents

Random weighted sample test

Info

Publication number
TH52608A
TH52608A TH101004918A TH0101004918A TH52608A TH 52608 A TH52608 A TH 52608A TH 101004918 A TH101004918 A TH 101004918A TH 0101004918 A TH0101004918 A TH 0101004918A TH 52608 A TH52608 A TH 52608A
Authority
TH
Thailand
Prior art keywords
bit
weighted
memory
bits
stored
Prior art date
Application number
TH101004918A
Other languages
Thai (th)
Inventor
หลิน เชีย-เจน
เอ็ม. วู เดวิด
Original Assignee
นายชวลิต อัตถศาสตร์
นายไชยวัฒน์ บุนนาค
Filing date
Publication date
Application filed by นายชวลิต อัตถศาสตร์, นายไชยวัฒน์ บุนนาค filed Critical นายชวลิต อัตถศาสตร์
Publication of TH52608A publication Critical patent/TH52608A/en

Links

Abstract

DC60 (21/02/45) วิธีการและอุปกรณ์ทดสอบวงจรรวมโดยการดาวน์โหลดบิทถ่วงน้ำหนักแบบสุ่มที่อยู่เรียง กันเข้าไปในสแกน เชน ที่ซึ่งแต่ละ บิทจะมีตัวถ่วงน้ำหนักตามที่กำหนดแยกจากกัน โดยจะเกิดขึ้น ตาม เวลาจริงโดยตัวให้กำเนิดตัวถ่วงน้ำหนัก ตัวให้กำเนิดตัว ถ่วงน้ำหนักจะมีสวิตช์ควบคุม โดยบิทที่เก็บ ไว้ เพื่อใช้ เฉพาะกับแต่ละบิทของบิทถ่วงน้ำหนักแบบสุ่มที่กำหนดตัวถ่วง น้ำหนักของบิทนั้น สัญญาณควบคุมจะมีเก็บไว้ในหน่วยความจำ ซึ่งจะถูกดาวน์โหลดเข้าไปในสวิตช์ที่ซึ่งมีจังหวะของ การทำ งานสอดคล้องกับการสร้างตัวบิท ในรูปแบบที่ดีแล้ว หน่วยความ จำจะมีอยู่บนแม่พิมพ์และ จะเป็นส่วนหนึ่งของวงจรรวม วิธีการและอุปกรณ์ทดสอบวงจรรวมโดยการดาวน์โหลดบิทถ่วงน้ำหนักแบบสุ่มที่อยู่เรียง กันเข้าไปในสแกน เชน ที่ซึ่งแต่ละ บิทจะมีตัวถ่วงน้ำหนักตามที่กำหนดแยกจากกัน โดยจะเกิดขึ้น ตาม เวลาจริงโดยตัวให้กำเนิดตัวถ่วงน้ำหนัก ตัวให้กำเนิดตัว ถ่วงน้ำหนักจะมีสวิตซ์ควบคุม โดยบิทที่เก็บ ไว้ เพื่อใช้ เฉพาะกับแต่ละบิทของบิทถ่วงน้ำหนักแบบสุ่มที่กำหนดตัวถ่วง น้ำหนักของบิทนั้น สัญญาณควบคุมจะมีเก็บไว้ในหน่วยความจำ ซึ่งจะถูกดาวน์โหลดเข้าไปในสวิตซ์ที่ซึ่งมีจังหวะของ การทำ งานสอดคล้องกับการสร้างตัวบิท ในรูปแบบที่ดีแล้ว หน่วยความ จำจะมีอยู่บนแม่พิมพ์และ จะเป็นส่วนหนึ่งของวงจรรวม DC60 (21/02/45) Method and integrated circuit testing equipment by downloading randomly weighted bits that are sorted. Each bit into the scan chain, where each bit has its own designated weighter. It takes place in real time by a weighted generator. Birth Weighted control switch By the stored bits to be used only with each bit of a random weighted bit that is assigned a counterweight. The weight of that bit Control signals are stored in memory. Which will be downloaded to the switch where the timing of operation is consistent with the bitener generation. In good form, memory is built into the mold and Will be part of the integrated circuit Methods and equipment to test integrated circuits by downloading randomly weighted bits that are arranged Each bit into the scan chain, where each bit has its own designated weighter. It takes place in real time by a weighted generator. Birth Weighted with a control switch By the stored bits to be used only with each bit of a random weighted bit that is assigned a counterweight. The weight of that bit Control signals are stored in memory. Which will be downloaded into the switch where the timing of the work is in line with the bit generator. In good form, memory is built into the mold and Will be part of the integrated circuit

Claims (1)

1. วงจรที่ซึ่งอย่างน้อยประกอบด้วย วงจรตัวให้กำเนิดตัวถ่วงน้ำหนักบนแม่พิมพ์ เพื่อจัดให้มี กระแสบิทของข้อมูลทดสอบ ถ่วงน้ำหนักชุดหนึ่งเป็นอย่างน้อย ที่สุดสำหรับสแกนเชนบนตัวแม่พิมพ์ที่ซึ่ง ตัวถ่วงน้ำหนักของ บิท ของข้อมูลทดสอบของกระแสบิทของข้อมูลดังกล่าวแต่ละชุดจะ ขึ้นอยู่กับส่วนข้อมูลที่ตรงกัน ซึ่งถูก ดาวน์โหลดเข้าไปใน วงจรของตัวให้กำเนิดตัวถ่วงน้ำหนักของชุดข้อมูลนั้น หน่วยความจำสำหรับเก็บชุดข้อมูล, และ วงจรดาวน์โหลดข้อมูล เพื่อที่จะดาวน์โหลดส่วนข้อมูแท็ก :1. a circuit in which at least consists of Molded weighting generator circuit To provide Bit stream of test data At least one set of weight The most for scanning the chain on the mold where The bit weighter of the test data of each such data stream is This depends on the corresponding payload which is downloaded into the The weighted generator circuit of that dataset. Memory for storing data sets, and data download circuit In order to download the tag information section:
TH101004918A 2001-12-03 Random weighted sample test TH52608A (en)

Publications (1)

Publication Number Publication Date
TH52608A true TH52608A (en) 2002-08-21

Family

ID=

Similar Documents

Publication Publication Date Title
KR100206128B1 (en) Built-in self test circuit
US9933485B2 (en) Deterministic built-in self-test based on compressed test patterns stored on chip and their derivatives
HK1052586A1 (en) Method and apparatus for providing optimized access to circuits for debug, programming, and test
Chakrabarty et al. Built-in test pattern generation for high-performance circuits using twisted-ring counters
EP0828257A3 (en) Method and device for testing a memory circuit in a semiconductor device
EP1729448A3 (en) Method and apparatus for test pattern generation
US4775977A (en) Pattern generating apparatus
WO2005010932A3 (en) Mask network design for scan-based integrated circuits
ATE307343T1 (en) WEIGHTED RANDOM SAMPLE TEST WITH PRE-STORED WEIGHTS
WO2002071082A3 (en) Method for testing a testable electronic device
TW200629284A (en) Semiconductor memory device and method of testing the same
DE60015991D1 (en) TEST DEVICE FOR SIMULTANEOUS TESTING OF MULTIPLE INTEGRATED CIRCUITS
DE69806904T2 (en) SEMICONDUCTOR TEST DEVICE WITH CIRCUIT FOR DATA SERIALIZATION
KR890005534A (en) Distributed Pseudo Random Sequential Control System for LSI / VLSI Inspection System
WO2002080184A3 (en) On-chip circuits for high speed memory testing with a slow memory tester
US6865706B1 (en) Apparatus and method for generating a set of test vectors using nonrandom filling
TH52608A (en) Random weighted sample test
WO2004042786A3 (en) High-frequency scan testability with low-speed testers
DE69027545D1 (en) Frequency change device and method
WO2003093845A3 (en) Semiconductor test system having multitasking algorithmic pattern generator
FR2790832B1 (en) INTEGRATED CIRCUIT TEST PROCESS WITH ACCESS TO CIRCUIT MEMORIZATION POINTS
MY142585A (en) Boundary-scan methods and apparatus
Koenemann Care bit density and test cube clusters: multi-level compression opportunities
EP1640735A4 (en) Pattern generator and test device
EP1186900A3 (en) Arrangement for testing integrated circuits