TH48624A - การควบคุมเฟสสำหรับออสซิลเลเตอร์ - Google Patents
การควบคุมเฟสสำหรับออสซิลเลเตอร์Info
- Publication number
- TH48624A TH48624A TH101001651A TH0101001651A TH48624A TH 48624 A TH48624 A TH 48624A TH 101001651 A TH101001651 A TH 101001651A TH 0101001651 A TH0101001651 A TH 0101001651A TH 48624 A TH48624 A TH 48624A
- Authority
- TH
- Thailand
- Prior art keywords
- signal
- voltage
- integrate
- switch
- generate
- Prior art date
Links
- 238000005070 sampling Methods 0.000 abstract 2
- 230000001360 synchronised effect Effects 0.000 abstract 2
Abstract
DC60 (18/05/44) วงรอบที่ถูกล็อคเฟสที่ประกอบด้วยออสซิลเลเตอร์ที่สามารถควบคุมได้ (50, 20) ที่จำเป็นต้อง มีสัญญาณควบคุมที่มีแรงดันไบ แอสตามที่กำหนดให้เพื่อสร้างสัญญาณนาฬิกา; ตัวอินทิเกรต (16) สำหรับสร้างสัญญาณควบคุมดังกล่าว; แหล่งกำเนิดของ สัญญาณซิงโครไนซ์ภายนอก (HOR. SYNC.); แหล่งกำเนิดแรงดัน ที่หนึ่งและที่สอง (+15 VPC, GND) ซึ่งกำหนดศักย์ของแรง ดันที่ สัมพันธ์กับแรงดันไบแอสตามที่กำหนดให้ดังกล่าว; สวิตช์ที่หนึ่ง (A) ที่ได้รับการเชื่อมต่อเข้ากับ แหล่ง กำเนิดแรงดันที่หนึ่งและที่สองดังกล่าวและตอบสนองต่อสัญญาณ นาฬิกาดังกล่าว (CTRL A) เพื่อสร้างสัญญาณที่ถูกสร้างขึ้น มาใหม่ซึ่งมีแรงดันค่ายอดต่อค่ายอดตามที่กำหนด โดยศักย์ของ แรงดัน; และสวิตช์ที่สอง (B) ซึ่งตอบสนองต่อ สัญญาณซิงโครไนซ์ภายนอกดังกล่าว (CTRL B) เพื่อชักตัวอย่าง ของส่วนต่างๆ ของสัญญาณนาฬิกาที่ถูกสร้างขึ้นมาใหม่ดัง กล่าวออกมาเป็น ระยะๆ และเชื่อมต่อส่วนต่างๆ ที่ถูกชักตัว อย่างเข้าดังกล่าวกับตัวอินทิเกรตโดยที่ส่วนต่างๆ ที่ถูก ชักตัวอย่างดังกล่าวจะอัดประจุและคายประจุตัวอินทิเกรตดัง กล่าวเพื่อสร้างสัญญาณควบคุม ดังกล่าวที่มีขนาดใหญ่พอที่จะ ให้แรงดันไบแอสตามที่กำหนดดังกล่าวได้ โดยที่สวิตช์ที่หนึ่งและ ที่สองดังกล่าว (A, B) จะทำให้เกิด ตัวตรวจจับเฟส. วงรอบที่ถูกล็อคเฟสที่ประกอบด้วยออสซิลเลเตอร์ที่สามารถควบคุมได้ (50, 20) ที่จำเป็นต้อง มีสัญญาณควบคุมที่มีแรงดันไบ แอสตามที่กำหนดให้เพื่อสร้างสัญญาณนาฬิกา; ตัวอินทิเกรต (16) สำหรับสร้างสัญญาณควบคุมดังกล่าว; แหล่งกำเนิดของ สัญญาณซิงโครไนซ์ภายนอก (HOR, SYNC.); แหล่งกำเนิดแรงดัน ที่หนึ่งและที่สอง (+15 VPC, GND) ซึ่งกำหนดศักย์ของแรง ดันที่ สัมพันธ์กับแรงดันไบแอสตามที่กำหนดให้ดังกล่าว; สวิตซ์ที่หนึ่ง (A) ที่ได้รับการเชื่อมต่อเข้ากับ แหล่ง กำเนิดแรงดันที่หนึ่งและที่สองดังกล่าวและตอบสนองต่อสัญญาณ นาฬิกาดังกล่าว (CTRL A) เพื่อสร้างสัญญาณที่ถูกสร้างขึ้น มาใหม่ซึ่งมีแรงดันค่ายอดต่อค่ายอดตามที่กำหนด โดยศักย์ของ แรงดัน; และสวิตช์ที่สอง (B) ซึ่งตอบสนองต่อ สัญญาณซิงโครไนซ์ภายนอกดังกล่าว (CTRL B) เพื่อชักตัวอย่าง ของส่วนต่างๆ ของสัญญาณนาฬิกาที่ถูกสร้างขึ้นมาใหม่ดัง กล่าวออกมาเป็น ระยะๆ และเชื่อมต่อส่วนต่างๆ ที่ถูกชักตัว อย่างเข้าดังกล่าวกับตัวอินทิเกรตโดยที่ส่วนต่างๆ ที่ถูก ชักตัวอย่างดังกล่าวจะอัดประจุและคายประจุตัวอินทิเกรตดัง กล่าวเพื่อสร้างสัญญาณควบคุม ดังกล่าวที่มีขนาดใหญ่พอที่จะ ให้แรงดันไบแอสตามที่กำหนดดังกล่าวได้ โดยที่สวิตช์ที่หนึ่งและ ที่สองดังกล่าว (A, B) จะทำให้เกิด ตัวตรวจจับเฟส.
Claims (1)
1. วงรอบที่ถูกล็อคเฟสที่ประกอบด้วย วิถีทาง (50, 20) ที่จำเป็นต้องมีสัญญาณควบคุมที่มีแรง ดันไบแอสตามที่กำหนดให้เพื่อ สร้างสัญญาณนาฬิกา (Hor, OSC OUTPUT); ตัวอินทิเกรต (16) สำหรับสร้างสัญญาณควบคุมดังกล่าว; แหล่งกำเนิดของสัญญาณซิงโครไนซ์ภายนอก (HOR, SYNC.); แหล่งกำเนิดแรงดันที่หนึ่ง (+15 VPC) และที่สอง (GND) ซึ่ง กำหนดศักย์ของแรงดันที่ สัมพันธ์กับแรงดันไบแอสตามที่กำหนด ให้ดังกล่าว; สวิตซ์ที่หนึ่ง (A) ที่ได้รับการเชื่อมต่อเข้ากับแหล่ง กแท็ก :
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TH48624A true TH48624A (th) | 2001-12-07 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910017776A (ko) | 위상동기회로 | |
| ATE356483T1 (de) | Phasendetektor | |
| TW200503423A (en) | Clock and data recovery circuit | |
| KR910007267A (ko) | 시간축 발생기 회로와 동일 주파수의 2기준 신호 발생 방법 | |
| JPS6419827A (en) | Synchronizing device | |
| KR960028380A (ko) | 위상동기루프회로의 클럭지연보상 및 듀티제어 장치 | |
| EP1318627A3 (en) | Optical clock phase-locked loop circuit | |
| CA2374777A1 (en) | Clock/data recovery circuit | |
| WO2002027990A3 (de) | Verfahren zum gesteuerten einsynchronisieren auf ein nicht stabiles taktsystem und hiermit korrespondierende empfangseinheit | |
| GB2289384A (en) | Phase locked loop error suppression circuit and method | |
| TH48624A (th) | การควบคุมเฟสสำหรับออสซิลเลเตอร์ | |
| WO2001093418A3 (en) | Linear dead-band-free digital phase detection | |
| KR920020856A (ko) | 동기 클록 발생 회로 | |
| MY127109A (en) | Phase control for oscillators | |
| CA2192881A1 (en) | PLL Circuit and Noise Reduction Means for PLL Circuit | |
| TW200520392A (en) | A data recovery apparatus with a half frequency of the data rate | |
| DE60336132D1 (de) | Verzögerungsverriegelter kreis | |
| WO2002009290A3 (en) | Analog phase locked loop holdover | |
| SE9600726D0 (sv) | Digital faslåst slinga | |
| NO953288D0 (no) | Fremgangsmåte til synkronisering av utgangsfrekvensene til en taktgenerator | |
| KR880001147A (ko) | 수직 구동펄스 발생회로 | |
| JPS5252616A (en) | Synchronous signal generating circuit in data reading device | |
| WO2007000060A3 (en) | Software controlled clock synthesizer | |
| KR960036530A (ko) | Pal 방식의 버스트 동기 제어방법 및 회로 | |
| KR960006486A (ko) | 클럭발생기 |