TH37034A - วงจรเฟสล็อกลูปควบคุมด้วยซิกมาเดลตามอดูเลเตอร์และวิธีการที่เกี่ยวเนื่องกัน - Google Patents

Abstract

DC60 วงจรเฟสล็อกลูปควบคุมด้วยซิกมาเดลดามอดูเลเตอร์ (เดลตาเดลตา modulator) และวิธีการที่ เกี่ยวเนื่องกัน ทำให้เกิดสัญญาณที่คุมค่าความถี่ ซึ่งไม่มีเสียงสัญญาณที่ไม่ต้องการ สัญญาณ การดิเทอร์ได้รับการทำให้เกิดขึ้นและได้รับการจัดเตรียมให้แก่ซิกมาเดลตามอดูเลเตอร์ ซิกมาเดล ดามอดูเลเตอร์ก่อรูปเป็นสัญญาณควบคุมแฟกเตอร์การแบ่งที่ได้รับการใช้เพื่อควบคุมแฟกเตอร์การ แบ่งของตัวแบ่งความถี่ที่ก่อรูปเป็นส่วนหนึ่งของวงจรเฟสล็อกลูป สัญญาณดิเทอร์ที่ได้รับการป้อน แก่ซิกมาเดลดามอดูเลเตอร์ลดโอกาสที่ซิกมาเดลตามอดูเลเตอร์ดังกล่าวจะเข้าสู่วงรอบขีดจำกัดและ ทำให้เกิดสัญญาณเอาต์พุตซ้ำ วงจรเฟสล็อกลูปควบคุมด้วยซิกมาเดลดามอดูเลเตอร์ (ซิกมา เดลตา modulator) และวิธีการที่ เกี่ยวเนื่องกัน ทำให้เกิดสัญญาณที่คุมค่าความถี่ ซึ่งไม่มีเสียงสัญญาณที่ไม่ต้องการ สัญญาณ การดิเทอร์ได้รับการทำให้เกิดขึ้นและได้รับการจัดเตรียมให้แก่ซิกมาเดลตามอดูเลเตอร์ ซิกมาเดล ดามอดูเลเตอร์ก่อรูปเป็นสัญญาณควบคุมแฟกเตอร์การแบ่งที่ได้รับการใช้เพื่อควบคุมแฟกเตอร์การ แบ่งของตัวแบ่งความถี่ที่ก่อรูปเป็นส่วนหนึ่งของวงจรเฟสล็อกลูป สัญญาณดิเทอร์ที่ได้รับการป้อน แก่ซิกมาเดลดามอดูเลเตอร์ลดโอกาสที่ซิกมาเดลตามอดูเลเตอร์ดังกล่าวจะเข้าสู่วงรอบขีดจำกัดและ ทำให้เกิดสัญญาณเอาต์พุตซ้ำ

Claims (1)

1. ในวงจร PLL (เฟสล็อกลูป) ที่มี VCO (ออสซิลเลเตอร์ควบคุมด้วยแรงดันไฟฟ้า) สำหรับทำให้เกิดสัญญาณเอาต์พุต VCO VCO ดังกล่าวได้รับการคุมค่าด้วยสัญญาณอ้างอิง อินพุต และสัญญาณเอาต์พุต VCO ได้รับการเชื่อมโยงกับวงรอบป้อนกลับที่มีตัวแบ่งความถี่ สำหรับการแบ่งสัญญาณเอาต์พุต VCO โดยแฟกเตอร์การแบ่งที่ได้รับการเลือกสรร การ ปรับปรุงให้ดีขึ้นของอุปกรณ์สำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่งสำหรับการ ป้อนแก่ตัวแบ่งความถี่ ค่าของสัญญาณควบคุมแฟกเตอร์การแบ่งเป็นตัวกำหนดแฟกเตอร์การ แบ่งที่ได้รับการเลือกสรรไว้ อุปกรณ์ดังกล่าวประกอบด้วย เครื่องกำเนิดสัญญาณดิเทอร์ทำให้เกิดสัญญาณดิเทอร์ที่มีค่าสุ่มเทียมเป็นอย่างน้อย ตัวจัดสัณฐานสัญญาณรบกวนที่ได้รับการเชื่อมโยงไว้เพื่อรับลำดับสัญญาณอินพุต ความถี่ที่มีลักษณะเฉพาะของสัญญาณแรกและเพื่อรับสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้น โดยเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าว ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวสำหรับทำให้ เกิดสัญญาณควบคุมแฟกเตอร์การแบ่งโดยตอบสนองต่อค่าที่ได้รับการรวมที่ได้รับการก่อรูป จากนั้น สัญญาณควบคุมแฟกเตอร์การแบ่งได้รับการก่อรูปจากสัญญาณควบคุมแฟกเตอร์การ แบ่งที่มีลักษณะเฉพาะของสัญญาณที่สอง และ ซึ่งเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าวประกอบด้วยอุปกรณ์หน่วยความจำที่มีที่ตั้ง หน่วยความจำสำหรับการเก็บค่าจำนวนมากไว้ในที่นั้น ที่ตั้งหน่วยความจำได้รับการเข้าถึงใน ลักษณะสุ่มเทียมเป็นอย่างน้อย ค่าที่ได้รับการเก็บไว้ในที่ตั้งหน่วยความจำที่ได้รับการเข้าถึง ในลักษณะสุ่มเทียมก่อรูปเป็นส่วนต่าง ๆ ของสัญญาณดิเทอร์เป็นอย่างน้อย 2. วิธีการคุมค่าปฏิบัติการของ VCO (ออสซิลเลเตอร์ควบคุมด้วยแรงดันไฟฟ้า) ซึ่ง ทำให้เกิดสัญญาณเอาต์พุต VCO และก่อรูปเป็นส่วนหนึ่งของวงจร PLL (เฟสล็อกลูป) ที่ได้รับ. การเชื่อมโยงเพื่อรับสัญญาณอ้างอิงอินพุต วิธีการดังกล่าวประกอบด้วยขั้นตอนดังนี้ คือ การเชื่อมต่อตัวแบ่งความที่เป็นวงรอบป้อนกลับเข้ากับ VCO การป้อนสัญญาณดิเทอร์ที่อินพุตของควอนไทเซอร์ที่ซิกมาเดลตามอดูเลเตอร์ การทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่ง ที่ซิกมาเดลตามอดูเลเตอร์ ซิกมาเดล ตามอดูเลเตอร์ดังกล่าวสามารถทำงานได้เพื่ออย่างน้อยจัดสัณฐานส่วนประกอบสัญญาณรบกวน ของค่าที่ได้รับการรวมที่ได้รับการก่อรูปของลำดับอินพุตความถี่ด้วยลำดับดิเทอร์เป็นลักษณะ เฉพาะที่ต้องการ การป้อนสัญญาณควบคุมแฟกเตอร์การแบ่งแก่ตัวแบ่งความถี่ที่ได้รับการเชื่อมโยง ระหว่างขั้นตอนดังกล่าวของการเชื่อมโยง ค่าของสัญญาณควบคุมแฟกเตอร์การแบ่งเป็น ตัวกำหนดแฟกเตอร์การแบ่งซึ่งตัวแบ่งความถี่แบ่งสัญญาณป้อนกลับที่ได้รับการจัดเตรียมแก่ตัว แบ่งความถี่ การแบ่งสัญญาณป้อนกลับโดยแฟกเตอร์การแบ่งเพื่อก่อรูปสัญญาณที่ได้รับการแบ่ง ความถี่ การกำหนดความต่างเฟสระหว่างสัญญาณที่ได้รับการแบ่งความถี่และสัญญาณอ้างอิง อินพุต และ การปรับค่าการออสซิลเลตของ VCO โดยตอบสนองต่อความต่างเฟสที่ได้รับการ กำหนดระหว่างขั้นตอนดังกล่าวของการกำหนด 3. อุปกรณ์ของข้อถือสิทธิข้อ 1 ซึ่งเครื่องกำเนิดลำดับสัญญาณดิเทอร์ดังกล่าวยัง ประกอบด้วยเครื่องกำเนิดสัญญาณรบกวนสุ่มเทียมอย่างน้อยหนึ่งเครื่อง เครื่องกำเนิด สัญญาณรบกวนสุ่มเทียมได้รับการใช้เพื่อกำหนดที่อยู่ของที่ตั้งหน่วยความจำของอุปกรณ์ หน่วยความจำดังกล่าว 4. อุปกรณ์ของข้อถือสิทธิข้อ 3 ซึ่งเครื่องกำเนิดสัญญาณรบกวนอย่างน้อยหนึ่ง เครื่องดังกล่าวประกอบด้วยเครื่องกำเนิดสัญญาณรบกวนสุ่มเทียมเครื่องแรกสำหรับทำให้เกิด บิตสุ่มเทียมแรก เครื่องกำเนิดสัญญาณรบกวนสุ่มเทียมเครื่องที่สองสำหรับทำให้เกิดบิตสุ่ม. เทียมบิตที่สอง และเครื่องกำเนิดสัญญาณรบกวนสุ่มเทียมเครื่องที่สามสำหรับทำให้เกิดบิตสุ่ม เทียมที่สาม และซึ่งการจัดหมู่รวมสามบิต ซึ่งแต่ละบิตได้รับการก่อรูปจากบิตสุ่มเทียมบิตแรก บิตสุ่มเทียมที่สองและบิตสุ่มเทียมที่สาม จากค่าสัญญาณรบกวนสุ่มเทียมที่ได้รับการใช้เพื่อ กำหนดที่อยู่ของที่ตั้งหน่วยความจำของอุปกรณ์หน่วยความจำดังกล่าว 5. อุปกรณ์ของข้อถือสิทธิข้อ 1 ซึ่งตัวจัดสัณฐานสัญญาณรบกวนดังกล่าว ประกอบด้วยซิกมาเดลตามอดูเลเตอร์ 6. อุปกรณ์ของข้อถือสิทธิข้อ 5 ซึ่งซิกมาเดลตามอดูเลเตอร์ดังกล่าว ประกอบด้วยควอนไทเซอร์และซึ่งสัญญาณอินพุตความถี่และสัญญาณดิเทอร์ได้รับการรวมเข้า ด้วยกันก่อนหน้าการป้อนแก่ควอนไทเซอร์ดังกล่าว 7. อุปกรณ์ของข้อถือสิทธิข้อ 5 ซึ่งซิกมาเดลตามอดูเลเตอร์ดังกล่าวประกอบด้วย ซิกมาเดลตามอดูเลเตอร์หลายอันดับ 8. อุปกรณ์ของข้อถือสิทธิข้อ 7 ซึ่งซิกมาเดลตามอดูเลเตอร์ดังกล่าวประกอบด้วย ซิกมาเดลตามอดูเลเตอร์ป้อนขึ้นหน้าอันดับที่สาม ซิกมาเดลตามอดูเลเตอร์อันดับที่สองและ ซิกมาเดลตามอดูเลเตอร์อันดับที่สองเครื่องที่สองที่ได้รับการเชื่อมต่อเข้าด้วยกันในการเชื่อมต่อ แบบคาสเคด 9. ในวงจร PLL (เฟสล็อกลูป) ที่มี VCO (ออสซิลเลเตอร์ควบคุมด้วยแรงดันไฟฟ้า) สำหรับทำให้เกิดสัญญาณเอาต์พุต VCO VCO ดังกล่าวได้รับการคุมค่าด้วยสัญญาณอ้างอิง อินพุต และสัญญาณเอาต์พุต VCO ได้รับการเชื่อมโยงกับวงรอบป้อนกลับที่มีตัวแบ่งความถี่ สำหรับการแบ่งสัญญาณเอาต์พุต VCO โดยแฟกเดอร์การแบ่งที่ได้รับการเลือกสรร การ ปรับปรุงให้ดีขึ้นของอุปกรณ์สำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่งสำหรับการ ป้อนแก่ตัวแบ่งความถี่ ค่าของสัญญาณควบคุมแฟกเตอร์การแบ่งเป็นตัวกำหนดแฟกเตอร์การ แบ่งที่ได้รับการเลือกสรรไว้ อุปกรณ์ดังกล่าวประกอบด้วย เครื่องกำเนิดสัญญาณดิเทอร์ทำให้เกิดสัญญาณดิเทอร์ที่มีค่าสุ่มเทียมเป็นอย่างน้อย ตัวจัดสัณฐานสัญญาณรบกวนที่ได้รับการเชื่อมโยงไว้เพื่อรับลำดับสัญญาณอินพุตความถี่ที่มี ลักษณะเฉพาะของสัญญาณแรกและเพื่อรับสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้นโดยเครื่อง กำเนิดสัญญาณดิเทอร์ดังกล่าว ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวสำหรับทำให้เกิด สัญญาณควบคุมแฟกเตอร์การแบ่งโดยตอบสนองต่อค่าที่ได้รับการรวมที่ได้รับการก่อรูปจากนั้น สัญญาณควบคุมแฟกเตอร์การแบ่งได้รับการก่อรูปจากสัญญาณควบคุมแฟกเตอร์การแบ่งที่มี ลักษณะเฉพาะของสัญญาณที่สอง และ ซึ่ง ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวประกอบด้วยซิกมาเดลตามอดูเลเตอร์ ซิกมาเดลตามอดูเลเตอร์ดังกล่าวประกอบด้วยซิกมาเดลตามอดูเลเตอร์หลายอันดับ ซิกมาเดลตามอดูเลเตอร์ดังกล่าวประกอบด้วยซิกมาเดลตามอดูเลเตอร์ป้อนขึ้นหน้า อันดับที่สาม ซิกมาเดลตามอดูเลเตอร์อันดับที่สองและซิกมาเดลตามอดูเลเตอร์อันดับที่สอง เครื่องที่สองที่ได้รับการเชื่อมต่อเข้าด้วยกันในการเชื่อมต่อแบบคาสเคด ซิกมาเดลตามอดูเลเตอร์อันดับที่สองเครื่องแรกประกอบด้วยควอนไทเซอร์แรกและซิก มาเดลตามอดูเลเตอร์อันดับที่สองเครื่องที่สองประกอบด้วยควอนไทเซอร์ที่สอง และซึ่ง สัญญาณดิเทอร์ได้รับการรวมเข้าด้วยกันกับสัญญาณอินพุตค่าความถี่ที่ซิกมาเดลตามอดูเล เตอร์เครื่องแรกและเครื่องที่สองแต่ละเครื่อง ตามลำดับ ก่อนหน้าการป้อนแก่ควอนไทเซอร์แรก และควอนไทเซอร์ที่สอง ตามลำดับ 1 0. อุปกรณ์ของข้อถือสิทธิข้อ 1 ที่ยังประกอบด้วยเครื่องกำเนิดสัญญาณนาฬิกาที่ ได้รับการเชื่อมโยงกับตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวและเข้ากับเครื่องกำเนิดสัญญาณดิ เทอร์ดังกล่าว เครื่องกำเนิดสัญญาณนาฬิกาดังกล่าวสำหรับการทำให้เกิดสัญญาณนาฬิกา ตัว จัดสัณฐานสัญญาณรบกวนดังกล่าวและเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าวสามารถทำงานได้ โดยตอบสนองต่อการตรวจวัดพัลส์นาฬิกาแยกอิสระของสัญญาณนาฬิกาที่นั้น 1 1. อุปกรณ์ของข้อถือสิทธิข้อ 1 ที่ยังประกอบด้วยเครื่องกำเนิดสัญญาณนาฬิกาที่ ได้รับการเชื่อมโยงกับตัวจัดสัณฐานสัญญาณรบกวนดังกล่าว เครื่องกำเนิดสัญญาณนาฬิกา ดังกล่าวสำหรับทำให้เกิดสัญญาณนาฬิกา ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวสามารถ ทำงานได้เพื่อกระทำการจัดสัณฐานสัญญาณรบกวนโดยตอบสนองต่อการตรวจวัดพัลส์นาฬิกา ที่ได้รับการเลือกสรรของสัญญาณนาฬิกาดังกล่าวที่นั้น 1 2. อุปกรณ์ของข้อถือสิทธิข้อ 1 ที่ยังประกอบด้วยเครื่องกำเนิดสัญญาณนาฬิกาที่ ได้รับการเชื่อมโยงกับเครื่องกำเนิดสัญญาณดิเทอร์ เครื่องกำเนิดสัญญาณนาฬิกาดังกล่าว สำหรับทำให้เกิดสัญญาณนาฬิกา เครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าวสามารถทำงานได้ เพื่อทำให้เกิดสัญญาณดิเทอร์โดยตอบสนองต่อการตรวจวัดพัลส์นาฬิกาที่ได้รับการเลือกสรร ของสัญญาณนาฬิกาดังกล่าวที่นั้น 1 3. อุปกรณ์ของข้อถือสิทธิข้อ 12 ซึ่งสัญญาณอ้างอิงอินพุตซึ่ง VCO ได้รับการล็อก ได้รับการทำให้เกิดขึ้นที่ความถี่ลักษณะเฉพาะอย่างแรกและซึ่งสัญญาณนาฬิกาที่ได้รับการทำ ให้เกิดขึ้นโดยเครื่องกำเนิดสัญญาณนาฬิกาดังกล่าวสอดคล้องกับความถี่ลักษณะเฉพาะอย่าง แรกอย่างเป็นสำคัญ 1 4. อุปกรณ์ของข้อถือสิทธิข้อ 1 ซึ่งสัญญาณอินพุตความถี่ซึ่งตัวจัดสัณฐานสัญญาณ รบกวนดังกล่าวได้รับการเชื่อมต่อเพื่อรับ ประกอบด้วยสัญญาณที่กำหนดเป็นความถี่พาห์ที่ ได้รับการเลือกสรร 1 5. อุปกรณ์ของข้อถือสิทธิข้อ 1 ซึ่งสัญญาณอินพุตความถี่ซึ่งตัวจัดสัณฐานสัญญาณ รบกวนดังกล่าวได้รับการเชื่อมต่อเพื่อรับ ประกอบด้วยสัญญาณที่กำหนดเป็นสัญญาณ สารสนเทศ 1 6. อุปกรณ์วิทยุโทรศัพท์ที่มีวงจรเครื่องกำเนิดสัญญาณการเลือกแฟกเตอร์การแบ่ง สำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่ง ค่าของสัญญาณควบคุมแฟกเตอร์การ แบ่ง เมื่อได้รับการป้อนแก่ตัวแบ่งความถี่เป็นตัวกำหนดแฟกเตอร์การแบ่งของตัวแบ่งความถี่ วงจรเครื่องกำเนิดสัญญาณการเลือกแฟกเตอร์การแบ่งดังกล่าวของอุปกรณ์วิทยุโทรศัพท์ ประกอบด้วย เครื่องกำเนิดสัญญาณดิเทอร์ทำให้เกิดสัญญาณดิเทอร์ที่มีค่าสุ่มเทียมเป็นอย่างน้อย ตัวจัดสัณฐานสัญญาณรบกวนที่ได้รับการเชื่อมโยงไว้เพื่อรับสัญญาณอินพุตความถี่ที่มี ลักษณะเฉพาะของสัญญาณแรกและเพื่อรับสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้นโดยเครื่อง กำเนิดสัญญาณดิเทอร์ดังกล่าว ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวสำหรับทำให้เกิด สัญญาณควบคุมแฟกเตอร์การแบ่งโดยตอบสนองต่อค่าที่ได้รับการรวมที่ได้รับการก่อรูป จากนั้น สัญญาณควบคุมแฟกเตอร์การแบ่งได้รับการก่อรูปจากสัญญาณควบคุมแฟกเตอร์การ แบ่งที่มีลักษณะเฉพาะของสัญญาณที่สอง และ ซึ่งเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าวประกอบด้วยอุปกรณ์หน่วยความจำที่มีที่ตั้ง หน่วยความจำสำหรับการเก็บค่าจำนวนมากไว้ในที่นั้น ที่ตั้งหน่วยความจำได้รับการเข้าถึงใน ลักษณะสุ่มเทียมเป็นอย่างน้อย ค่าที่ได้รับการเก็บไว้ในที่ตั้งหน่วยความจำที่ได้รับการเข้าถึง ในลักษณะสุ่มเทียมก่อรูปเป็นส่วนต่างๆ ของสัญญาณดิเทอร์เป็นอย่างน้อย 1 7. วิธีการสำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่งสำหรับการป้อนแก่ตัว แบ่งความถี่ของวงจร PLL (เฟสล็อกลูป) วิธีการดังกล่าวประกอบด้วยขั้นตอนดังนี้ การ ทำให้เกิดสัญญาณดิเทอร์ที่ได้รับการก่อรูปจากค่าสุ่มเทียมเป็นอย่างน้อย ขั้นตอนดัง กล่าวของการทำให้เกิดสัญญาณดิเทอร์ประกอบด้วยขั้นตอนการเข้าถึงอุปกรณ์หน่วยความจำ อย่างน้อยที่สุดในแบบสุ่มเทียมซึ่งมีที่ตั้งหน่วยความจำสำหรับเก็บบันทึกค่าจำนวนหนึ่งไว้ในที่ นั้น และก่อรูปเป็นอย่างน้อยที่สุดส่วนต่างๆ ของสัญญาณดิเทอร์โดยอย่างน้อยที่สุดแล้วจะยึดถือ ค่าจำนวนหนึ่งที่ได้รับการเข้าถึงจากที่ตั้งหน่วยความจำเป็นบางส่วน การรวมสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้นระหว่างขั้นตอนดังกล่าวของการทำให้ เกิดสัญญาณอินพุตความถี่เพื่อก่อรูปค่ารวม สัญญาณอินพุตความถี่มีลักษณะเฉพาะแรก และ การควอนไทซ์ค่ารวมที่ได้รับการก่อรูประหว่างขั้นตอนดังกล่าวของการรวมเพื่อก่อรูป ค่าที่ได้รับการควอนไทซ์ ค่าที่ได้รับการควอนไทซ์มีลักษณะเฉพาะที่สอง และค่าที่ได้รับ การควอนไทซ์ก่อรูปเป็นสัญญาณควบคุมแฟกเตอร์การแบ่ง 1 8. วิธีการของข้อถือสิทธิข้อ 17 ซึ่งขั้นตอนดังกล่าวของการรวมและการควอนไทซ์ ร่วมกันจัดสัณฐานส่วนประกอบสัญญาณรบกวนเป็นอย่างน้อยของอินพุตค่าความถี่ 1 9. วิธีการคุมค่าการทำงานของ VCO (ออสซิลเลเตอร์ควบคุมด้วยแรงดันไฟฟ้า) สำหรับทำให้เกิดสัญญาณเอาต์พุต VCO และก่อรูปเป็นส่วนหนึ่งของวงจร PLL (เฟสล็อก ลูป) วงจรเฟสล็อกลูปได้รับการเชื่อมต่อเพื่อรับสัญญาณอ้างอิงอินพุต วิธีการดังกล่าว ประกอบด้วยขั้นตอนดังนี้; การเชื่อมต่อตัวแบ่งความถี่ในวงรอบป้อนกลับเข้ากับ VCO การทำให้เกิดสัญญานควบคุมแฟกเตอร์การแบ่ง ที่ซิกมาเดลตามอดูเลเตอร์ ซิกมาเดล ตามอดูเลเตอร์ดังกล่าวสามารถทำงานได้เพื่ออย่างน้อยจัดสัณฐานส่วนประกอบสัญญาณรบกวน ของค่าที่ได้รับการรวมที่ได้รับการก่อรูปของลำดับอินพุตความถี่ด้วยลำดับดิเทอร์เป็นลักษณะ เฉพาะที่ต้องการ การป้อนสัญญาณควบคุมแฟกเตอร์การแบ่งแก่ตัวแบ่งความถี่ที่ได้รับการเชื่อมโยง ระหว่างขั้นตอนดังกล่าวของการเชื่อมโยง ค่าของสัญญาณควบคุมแฟกเตอร์การแบ่งเป็น ตัวกำหนดแฟกเตอร์การแบ่งซึ่งตัวแบ่งความถี่แบ่งสัญญาณป้อนกลับที่ได้รับการจัดเตรียมแก่ตัว แบ่งความถี่ การแบ่งสัญญาณป้อนกลับโดยแฟกเตอร์การแบ่งเพื่อก่อรูปสัญญาณที่ได้รับการแบ่ง ความถี่ การกำหนดความต่างเฟสระหว่างสัญญาณที่ได้รับการแบ่งความถี่และสัญญาณอ้างอิง อินพุต และ การปรับค่าการออสซิลเลตของ VCO โดยตอบสนองต่อความต่างเฟสที่ได้รับการ กำหนดระหว่างขั้นตอนดังกล่าวของการกำหนด 2 0. ในวงจร PLL (เฟสล็อกลูป) ที่มี VCO (ออสซิลเลเตอร์ควบคุมด้วย แรงดันไฟฟ้า) สำหรับทำให้เกิดสัญญาณเอาต์พุต VCO VCO ดังกล่าวได้รับการคุมค่าด้วย สัญญาณอ้างอิงอินพุต และสัญญาณเอาต์พุต VCO ได้รับการเชื่อมโยงกับวงรอบป้อนกลับที่มี ตัวแบ่งความถี่สำหรับการแบ่งสัญญาณเอาต์พุต VCO โดยแฟกเตอร์การแบ่งที่ได้รับการ เลือกสรร การปรับปรุงให้ดีขึ้นของอุปกรณ์สำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่ง สำหรับการป้อนแก่ตัวแบ่งความถี่ ค่าของสัญญาณควบคุมแฟกเตอร์การแบ่งเป็นตัวกำหนด แฟกเตอร์การแบ่งที่ได้รับการเลือกสรรไว้ อุปกรณ์ดังกล่าวประกอบด้วย เครื่องกำเนิดสัญญาณดิเทอร์ทำให้เกิดสัญญาณดิเทอร์ที่มีค่าสุ่มเทียมเป็นอย่างน้อย และ ตัวจัดสัณฐานสัญญาณรบกวนที่ได้รับการเชื่อมโยงไว้เพื่อรับลำดับสัญญาณอินพุต ความถี่ที่มีลักษณะเฉพาะของสัญญาณแรกและเพื่อรับสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้น โดยเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าว ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวรวมถึง วงจรกรองอย่างน้อยที่สุดหนึ่งส่วนสำหรับการกรองลำดับของสัญญาณอินพุตความถี่และ ทำให้เกิดสัญญาณที่กรองแล้วซึ่งได้รับการก่อรูปจากสัญญาณกรองแล้วที่มีลักษณะเฉพาะ สัญญาณที่สอง วงจรบวกอย่างน้อยที่สุดหนึ่งส่วนสำหรับการบวกสัญญาณดิเทอร์และสัญญาณกรองแล้ว เพื่อทำให้เกิดค่าบวก และ ควอนไทเซอร์อย่างน้อยที่สุดหนึ่งส่วนสำหรับการควอนไทซ์ค่าบวกแล้ว ซึ่งทำให้ตัวจัดสัญฐานสัญญาณรบกวนตอบสนองต่อค่าบวกแล้ว สัญญาณควบคุมแฟค เตอร์การแบ่ง สัญญาณควบคุมแฟคเตอร์การแบ่งที่ได้รับการก่อรูปจากสัญญาณควบคุมแฟค เตอร์การแบ่งที่มีลักษณะเฉพาะของสัญญาณที่สาม 2 1. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งตัวกำเนิดสัญญาณดิเทอร์ดังกล่าวประกอบด้วย อุปกรณ์หน่วยความจำที่มีที่ตั้งหน่วยความจำจำนวนหนึ่งสำหรับเก็บบันทึกค่าจำนวนหนึ่งไว้ใน ที่นั้น ที่ตั้งหน่วยความจำได้รับการเข้าถึงอย่างน้อยที่สุดในแบบสุ่มเทียม ค่าจำนวนหนึ่งที่ได้รับ การเก็บบันทึกไว้ในที่ตั้งหน่วยความจำได้รับการเข้าถึงในแบบสุ่มเทียมก่อรูปเป็นส่วนต่างๆ ของสัญญาณดิเทอร์เป็นอย่างน้อยที่สุด 2 2. อุปกรณ์ของข้อถือสิทธิข้อ 21 ซึ่งตัวกำเนิดสัญญาณดิเทอร์ดังกล่าวประกอบด้วย เครื่องกำเนิดสัญญาณรบกวนอย่างน้อยที่สุดสามส่วน เครื่องกำเนิดสัญญาณรบกวนอย่างน้อย ที่สุดสามส่วนดังกล่าวมีไว้เพื่อทำให้เกิดค่าสัญญาณรบกวนสุ่มเทียม ค่าสัญญาณรบกวนสุ่ม เทียมได้รับการใช้เพื่อกำหนดที่อยู่ที่ตั้งหน่วยความจำของอุปกรณ์หน่วยความจำ 2 3. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าว ประกอบด้วยเครื่องกำเนิดลำดับสัญญาณรบกวนเทียมความยาวมากที่สุดอย่างน้อยที่สุดหนึ่ง ส่วน 2 4. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งตัวจัดสัณฐานสัญญาณรบกวนดังกล่าว ประกอบด้วยซิกมาเดลตามอดูเลเตอร์ 2 5. อุปกรณ์ของข้อถือสิทธิข้อ 24 ซึ่งซิกมาเดลตามอดูเลเตอร์ดังกล่าวประกอบด้วย ซิกมาเดลตามอดูเลเตอร์หลายอันดับ 2 6. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งนาฬิกาจับเวลาทั้งเครื่องกำเนิดสัญญาณดิเทอร์ ดังกล่าวและตัวจัดสัณฐานสัญญาณรบกวนดังกล่าว 2 7. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งเครื่องกำเนิดสัญญาณดิเทอร์ดังกล่าวได้รับการ จับเวลาโดยนาฬิกาซึ่งมีความถี่ที่เท่ากับความถี่อ้างอิงของสัญญาณอ้างอิงอินพุต 2 8. อุปกรณ์ของข้อถือสิทธิข้อ 20 ซึ่งสัญญาณอินพุตความถี่ ซึ่งตัวจัดสัณฐาน สัญญาณรบกวนดังกล่าวได้รับการเชื่อมโยงให้รับ ประกอบด้วยสัญญาณที่กำหนดเป็นความถี่ พาห์ที่เลือกไว้อย่างน้อยที่สุดหนึ่งความถี่และสัญญาณสารสนเทศ 2 9. อุปกรณ์วิทยุโทรศัพท์ที่มีวงจรตัวกำเนิดสัญญาณการเลือกแฟคเตอร์การแบ่ง สำหรับทำให้เกิดสัญญาณควบคุมแฟคเตอร์การแบ่ง ค่าของสัญญาณควบคุมแฟคเตอร์การแบ่ง เมื่อได้รับการป้อนให้กับตัวแบ่งความถี่แล้ว จะเป็นตัวกำหนดแฟคเตอร์การแบ่งของตัวแบ่ง ความถี่ วงจรตัวกำเนิดสัญญาณการเลือกแฟคเตอร์การแบ่งของอุปกรณ์วิทยุโทรศัพท์ดังกล่าว ประกอบด้วย เครื่องกำเนิดสัญญาณดิเทอร์ทำให้เกิดสัญญาณดิเทอร์ที่มีค่าสุ่มเทียมเป็นอย่างน้อย และ ตัวจัดสัณฐานสัญญาณรบกวน ตัวจัดสัณฐานสัญญาณรบกวนดังกล่าวรวมถึงวงจรกรอง ที่ได้รับการเชื่อมโยงเพื่อรับสัญญาณอินพุตความถี่ที่มีลักษณะเฉพาะสัญญาณที่หนึ่งและทำให้ เกิดสัญญาณกรองแล้วที่มีลักษณะเฉพาะสัญญาณที่สอง ควอนไทเซอร์ที่ได้รับการเชื่อมโยงเพื่อ รับค่าที่หาค่าได้จากทั้งสัญญาณดิเทอร์และสัญญาณกรองแล้ว ตัวจัดสัณฐานสัญญาณรบกวน รับค่าที่หาค่าได้จากทั้งสัญญาณดิเทอร์และสัญญาณกรองแล้ว ตัวจัดสัณฐานสัญญาณรบกวน ดังกล่าว ซึ่งตอบสนองต่อค่าที่ได้รับ สัญญาณควบคุมแฟคเตอร์การแบ่ง สัญญาณควบคุมแฟค เตอร์การแบ่งที่ได้รับการก่อรูปจากสัญญาณควบคุมแฟคเตอร์การแบ่งที่มีลักษณะเฉพาะของ สัญญาณที่สาม 3 0. วิธีการสำหรับทำให้เกิดสัญญาณควบคุมแฟกเตอร์การแบ่งสำหรับการป้อนแก่ ตัวแบ่งความถี่ของวงจร PLL (เฟสล็อกลูป) วิธีการดังกล่าวประกอบด้วยขั้นตอนดังนี้ การทำให้เกิดสัญญาณดิเทอร์ที่ได้รับการก่อรูปจากค่าสุ่มเทียมเป็นอย่างน้อย การรับสัญญาณอินพุตความถี่ สัญญาณอินพุตความถี่มีลักษณะเฉพาะที่หนึ่ง การกรองสัญญาณอินพุตความถี่เพื่อทำให้เกิดสัญญาณกรองแล้วที่มีลักษณะเฉพาะที่ สอง การรวมสัญญาณดิเทอร์ที่ได้รับการทำให้เกิดขึ้นระหว่างขั้นตอนดังกล่าวของการทำให้ เกิดสัญญาณอินพุตความถี่เพื่อก่อรูปค่ารวม และ การควอนไทซ์ค่ารวมที่ได้รับการก่อรูประหว่างขั้นตอนดังกล่าวของการรวมเพื่อก่อรูป ค่าที่ได้รับการควอนไทซ์ ค่าที่ได้รับการควอนไทซ์มีลักษณะเฉพาะที่สามและก่อรูปเป็น สัญญาณควบคุมแฟคเตอร์การแบ่งเพื่อการป้อนให้กับตัวแบ่งความถี่ 3

1. วิธีการของข้อถือสิทธิข้อ 30 ซึ่งขั้นตอนดังกล่าวของการรวมและการควอนไทซ์ ร่วมกันจัดสัณฐานส่วนประกอบสัญญาณรบกวนของสัญญาณอินพุตความถี่เป็นอย่างน้อยที่สุด