TH20403A - วงจรเพิ่มค่าฐานสองแบบพลวัตความเร็วสูง - Google Patents
วงจรเพิ่มค่าฐานสองแบบพลวัตความเร็วสูงInfo
- Publication number
- TH20403A TH20403A TH9501001807A TH9501001807A TH20403A TH 20403 A TH20403 A TH 20403A TH 9501001807 A TH9501001807 A TH 9501001807A TH 9501001807 A TH9501001807 A TH 9501001807A TH 20403 A TH20403 A TH 20403A
- Authority
- TH
- Thailand
- Prior art keywords
- circuit
- stage
- sum
- input signal
- cell
- Prior art date
Links
- 230000000295 complement effect Effects 0.000 claims 8
- 150000001875 compounds Chemical class 0.000 claims 2
- FBOUIAKEJMZPQG-AWNIVKPZSA-N (1E)-1-(2,4-dichlorophenyl)-4,4-dimethyl-2-(1,2,4-triazol-1-yl)pent-1-en-3-ol Chemical compound C1=NC=NN1/C(C(O)C(C)(C)C)=C/C1=CC=C(Cl)C=C1Cl FBOUIAKEJMZPQG-AWNIVKPZSA-N 0.000 claims 1
- 230000008676 import Effects 0.000 claims 1
Abstract
วงจรเพิ่มค่าฐานสองแบบพลวัตความเร็วสูงชนิดหนึ่งได้ถูกจัดให้ มีขึ้นโดยจำเป็นต้องใช้สเตลเพียงสองอันโดยไม่คำนึงถึงความกว้างของบิตของ วงจรเพิ่มค่านั้น วงจรเพิ่มค่าฐานสองนี้จะใช้ค่าผกผันของพิพจน์เลขทดทาง ตรรกเพื่อจัดให้มีสเตลที่หนึ่งอันหนึ่ง สเตจผลรวมอันหนึ่งจะรับเลขทดผกผันและ สัญญาณนำเข้าเพื่อจัดให้มีค่าถูกเพิ่มขึ้นแล้ว วงจรตรรกะ OR ต่อรายแบบพลวัต จะถูกนำมาใช้อย่างมีประโยชน์ในการจัดให้มีวงจรเพิ่มค่าฐานสอบแบบพลวัตนี้
Claims (9)
1. วงจรเพิ่มค่าฐานสองแบบพลวัตชนิดหนึ่งซึ่งทำการเพิ่มค่าเป็นสองสเตจที่รวมถึง ส่วนที่เป็นส่วนนำเข้าเลขทดจำนวนหนึ่ง และประกอบด้วย สเตจที่หนึ่งอันหนึ่งสำหรับจัดให้มีค่าผกผันทางตรรกะตัวหนึ่งของนิพจน์เลขทดตัว หนึ่ง โดยที่สเตจที่หนึ่งนี้จะมีส่วนที่เป็นเซลล์เลขทดจำนวนหนึ่ง ซึ่งเซลล์เลขทดดังกล่าวแต่ละตัวมีไว้ สำหรับรองรับสัญญาณนำเข้าตัวหนึ่ง และจัดให้มีสัญญาณเลขทดตัวหนึ่ง โดยที่สัญญาณนำเข้าตัวหนึ่ง ของเซลล์เลขทดที่เจาะจงตัวหนึ่งจะเป็นผลบวกตรรก (OR) ของส่วนเติมเต็มของสัญญาณนำเข้าแต่ละ ตัวไปยังวงจรเพิ่มคำฐานสอง โดยเริ่มต้นด้วยบิตปัจจุบันไปจนถึงบิตที่มีความสำคัญน้อยที่สุด (LSB) รวมทั้งตัวมันเองด้วย และผลบวกตรรก OR ของส่วนเติมเต็มของ Cin ซึ่ง Cin เป็นเลขทดเข้าไปยังวงจร เพิ่มค่าฐานสอง สัญญาณนำเข้าของเซลเลขทดที่เจาะจงที่ถูกติดใช้งานในลักษณะที่ไม่มีเส้นทาง กระแสโดยตรงระหว่างส่วนนำเข้าที่ไหลวนของวงจรเพิ่มค่าฐานสองกับส่วนนำเข้าของเซลล์เลขทดที่ เจาะจง บรรดาเซลล์เลขทดดังกล่าวจะถูกต่อกันอย่างขนานและ สเตจที่สองอันหนึ่ง ซึ่งสเตจที่สองจะมีส่วนที่เป็นเซลล์ผลรวม (S) จำนวนหนึ่งแต่ละ เซลล์ผลรวมดังกล่าวมีไว้สำหรับรองรับสัญญาณเลขทด และค่าของสัญญาณนำเข้าที่ควบคู่กันตัวหนึ่ง จากหนึ่งในบรรดาเซลล์เลขทดที่สองคล้องกัน และจัดให้มีผลรวมส่งออกตัวหนึ่ง
2.วงจรเพิ่มค่าฐานสองแบบพลวัต ดังระบุในข้อถือสิทธิข้อ 1 ซึ่งค่าผกผันทางตรรก ของพจน์เลขทดจะประกอบด้วย Xci= (XAi+XAi-1+XAi-2-----XCin ซึ่ง XAi เป็นบิตที่มีความสำคัญ มากที่สุด (MSB) และ XCin เป็นส่วนเติมเต็มค่านำเข้าตัวหนึ่งของสัญญาณเลขทด Cin
3.วงจรเพิ่มค่าฐานสองแบบพลวัตดังระบุในข้อถือสิทธิข้อ 1 ซึ่งสเตจที่สองดังกล่าว ประกอบด้วยวงจรสเตจผลรวมวงหนึ่งซึ่งจะจัดให้มีผลรวมส่งออก Sumi ตัวหนึ่งซึ่งมีนิพจน์ SUMi= XAiXOR XCi-1 ซึ่ง XAi จะเป็นส่วนเติมเต็มของบิตที่สำคัญมากที่สุด และ XC-1 จะเป็นส่วนเติมเต็ม ค่านำเข้าตัวหนึ่งของสัญญาณเลขทด Cin
4.วงจรเพิ่มค่าฐานสองแบบพลวัตดังระบุในข้อถือสิทธิข้อ 1 ซึ่งสเตจที่หนึ่งดังกล่าว ประกอบด้วยวงจรเลขทดวงหนึ่งซึ่งยังคงประกอบด้วย วงจรเกท OR ต่อสายแบบพลวัตตัวหนึ่งสำหรับรองรับสัญญาณนำเข้า และ ทรานซิสเตอร์จำนวนหนึ่งที่ถูกต่อเข้ากับวงจรเกท OR ต่อสายแบบพลวัตดังกล่าว ซึ่งทรานซิสเตอร์แต่ละตัวจะจัดให้มีสัญญาณนำเข้าตัวหนึ่งแก่เซลล์เลขทด
5.วงจรเพิ่มค่าฐานสองแบบพลวัตดังระบุในข้อถือสิทธิข้อ 4 ซึ่งวงจรเกท OR ต่อ สายแบบพลวัตดังกล่าวจะเป็นวงจรเกท OR แบบโดมิโนชนิดหนึ่ง
6.วงจรเพิ่มค่าฐานสองแบบพลวัตดังระบุในข้อถือสิทธิข้อ 1 ซึ่งสเตจที่สองดังกล่าว ประกอบด้วยวงจรหาผลรวมวงหนึ่ง ซึ่งยังคงประกอบด้วยวงจรเกท XOR ตัวหนึ่งสำหรับรองรับ สัญญาณนำเข้าตัวหนึ่ง สัญญาณเลขทดตัวหนึ่ง และจัดให้มีสัญญาณนำออกตัวหนึ่งจากส่วนนั้น
7.วงจรเพิ่มค่าฐานสองแบบพลวัตชนิดหนึ่งซึ่งทำการเพิ่มค่าเป็นสองสเตจที่รวมถึง ส่วนนำเข้าตัวหนึ่ง และประกอบด้วย สเตจที่หนึ่งอันหนึ่งสำหรับจัดให้มีค่าผกผันทางตรรกตัวหนึ่งของนิพจน์เลขทดโดยที่ ค่าผกผันทางตรรกดังกล่าว ของนิพจน์เลขทดดังกล่าวประกอบด้วย Xci=(XAi+XAi-1+XAi-2--------- XCin) ซึ่ง XA1 เป็นบิตที่มีความสำคัญมากที่สุด (MSB) และ XCin เป็นส่วนเติมเต็มของค่านำเข้าของ สัญญาณเลขทดตัวหนึ่ง สเตจที่หนึ่งดังกล่าวจะมีส่วนที่เป็นเซลล์เลขทดจำนวนหนึ่ง ซึ่งแต่ละเซลล์มีไว้ สำหรับรับสัญญาณนำเข้าตัวหนึ่ง และสำหรับจัดให้มีสัญญาณเลขทดตัวหนึ่ง โดยที่สัญญาณนำเข้าของ เซลล์เลขทดที่เจาะจงตัวหนึ่งจะเป็นผลบวกตรรกะ (OR) ของส่วนเติมเต็มของสัญญาณนำเข้าแต่ละตัว ไปยังวงจรเพิ่มค่าฐานสองดังกล่าว เริ่มต้นด้วยบิตปัจจุบันไปจนถึงบิตที่มีความสำคัญน้อยที่สุด (LSB) รวมทั้งตัวมันเองด้วย และผลบวกตรรกะ (OR) ของส่วนเติมเต็มของ Cin ซึ่ง Cin เป็นเลขทดเข้าไปยัง วงจรเพิ่มค่าฐานสองดังกล่าว สัญญาณนำเข้าของเซลเลขทดที่เจาะจงตัวหนึ่งจะถูกติดตั้งใช้งานเพื่อ ป้องกันเส้นทางกระแสโดยตรงระหว่างส่วนนำเข้าไปยังวงจรเพิ่มค่าฐานสอง และส่วนนำเข้าของเซล เลขทดที่เจาะจงตัวหนึ่ง โดยที่เซลล์เลขทดทั้งหลายถูกต่อแบบขนาน และ สเตจที่สองอันหนึ่งซึ่งสเตจที่สองจะประกอบด้วยวงจรสเตจผลรวมวงหนึ่งซึ่งวงจร สเตจผลรวมดังกล่าวที่จัดให้มีผลรวมส่งออก (SUMi) ตัวหนึ่งซึ่งมีนิพจน์ SUMi=XAiXORXCi-1 โดยที่ XC-1 คือ XCin ส่วนเติมเต็มของ Cin สเจตที่สองดังกล่าวมีส่วนที่เป็นเซลล์ผลรวม (S) จำนวนหนึ่งซึ่ง เซลล์ผลรวมแต่ละตัวจะมีไว้สำหรับรองรับสัญญาณเลขทด และค่าของสัญญาณนำเข้าที่ควบคู่กันตัว หนึ่งจากหนึ่งในบรรดาเซลล์เลขทดที่สอดคล้องกันและสำหรับจัดให้มีผลรวมส่งออกตัวหนึ่ง
8.วงจรเพิ่มค่าฐานสองแบบพลวัตดังระบุในข้อถือสิทธิข้อ 7 ซึ่งสเตจที่หนึ่งจะ ประกอบด้วยวงจรเลขทดวงหนึ่งซึ่งยังประกอบด้วย วงจรเกท OR ต่อสายแบบพลวัตวงหนึ่งสำหรับรองรับสัญญาณนำเข้า และ ทรานซิสเตอร์จำนวนหนึ่งถูกต่อเข้ากับวงจรเกท OR ต่อสายแบบพลวัตดังกล่าวซึ่ง ทรานซิสเตอร์แต่ละตัวจะจัดให้มีสัญญาณนำเข้าตัวหนึ่งไปยังเซลล์เลขทดดังกล่าว
9. วงจรเพิ่มค่าฐานสองแบบพลวัตดังระบในข้อถือสิทธิข้อ 8 ซึ่งวงจรเกทต่อสาย แบบพลวัตดังกล่าวเป็นวงจรเกท OR แบบโดมิโนชนิดหนึ่ง 1 0.วงจรเพิ่มค่าฐานสองแบบพลวัตดังระบุในข้อถือสิทธิข้อ 7 ซึ่งสเตจที่สอง ดังกล่าวประกอบด้วยวงจรหาผลรวมวงหนึ่ง ซึ่งวงจรหาผลรวมนี้ยังคงประกอบด้วยวงจรเกท XOR วงจรหนึ่ง ซึ่งมีไว้สำหรับรองรับสัญญาณนำเข้าตัวหนึ่ง สัญญาณเลขทดตัวหนึ่ง และเพื่อจัดให้มีสัญญาณ นำออกตัวหนึ่งจากส่วนนั้น
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TH20403A true TH20403A (th) | 1996-09-03 |
| TH13392B TH13392B (th) | 2002-08-30 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6240438B1 (en) | Multiplier circuit for reducing the number of necessary elements without sacrificing high speed capability | |
| NO891934D0 (no) | Noekkelstroemgenerator for dataomkastning ved dynamisk tilbakekobling. | |
| KR940008612B1 (ko) | 2진수의 보수 발생 장치 | |
| US4858168A (en) | Carry look-ahead technique having a reduced number of logic levels | |
| CA1229172A (en) | Logic adder circuit | |
| DE3750717D1 (de) | Sukzessives Approximations-Register. | |
| US4899305A (en) | Manchester carry adder circuit | |
| TH13392B (th) | วงจรเพิ่มค่าฐานสองแบบพลวัตความเร็วสูง | |
| TH20403A (th) | วงจรเพิ่มค่าฐานสองแบบพลวัตความเร็วสูง | |
| KR960015197A (ko) | 고속 다이나믹 바이너리 인크리멘터 | |
| US4858167A (en) | Parallel binary adder having grouped stages including dynamic logic to increase carry propagation speed | |
| RU2209507C1 (ru) | Парафазное каскадное логическое устройство на кмдп транзисторах | |
| US5909386A (en) | Digital adder | |
| KR950006354B1 (ko) | 비교회로 | |
| IT8819991A0 (it) | Stadio ad alta resistenza d'uscita in tecnologia mos, particolarmente per circuiti integrati. | |
| JPS6025613Y2 (ja) | パリテイ検出回路 | |
| SU1631715A1 (ru) | Логический элемент | |
| KR970012122A (ko) | 개선된 2의 보수회로 | |
| JP2972218B2 (ja) | 論理回路 | |
| KR200170554Y1 (ko) | 리던던트 바이너리의 2의 보수화 회로 | |
| SU1444960A1 (ru) | Преобразователь двоичного кода в код Гре | |
| JP3214086B2 (ja) | 桁上げ先見回路 | |
| GB1528954A (en) | Digital attenuator | |
| VLS019 et al. | BINARY LOOKAHEAD CARRY ADDER | |
| NO811388L (no) | Kneppvern for digital overfoering av audioprogrammer |