Claims (2)
Поставленна цель достигаетс тем, что в функциональный преобразователь , содержа1Ц|1й два Интегратора , между входом и выходом каждого из которых включен разр дный ключ, выходы интеграторов подключены к информационным входам соответствующих компараторов, управл ющие входы которых подключены к выходам соответствующих сумматоров опорных величин,. входы которых подключены к соответствующей группе входов опорных величин преобразовател , первый и вто рой сумматоры входных переменных, входами подключенные к соответствую щей группе входов входных переменны преобразовател , введены п-1 интеграторов , где п-число входных перемен ных, триггер, п-1 компараторов, п-2 разр дных ключей, управл ющих ключей, п-1 сумматоров опорных вели чин и О-1 сумматоров входных переменных , причем выход п+1-го сумматора входных переменных соединен с первым входом П-f 1-го интегратора, второй вход которого соединен с выходом п+1-го управл ющего ключа, управл ющий вход которого соединен с первым выходом триггера, первый вхо которого соединен с выходом п+1-го компаратора, вл ющимс выходом пре/ образовател ,управл ющий вход п+1-г компаратора подключен к шине уровн ограничени лреобразовател , второй выход триггера подключен к первому управл ющему входу первого разр дного ключа, выходы n-2-x разр дных ключей соединены соответственно с выходами n-2-x интеграторов, выходы i-x (i, 1,2„. .п) компараторов соединены со вторыми управл ющими входами 1-х разр дных ключей и гтервыми управл ющими входами К-х (,2,..п+1) управл ющих ключей, вторые управл ющие входы которых подключены соответственно к первым управл ющим: вхо дам i-x разр дных ключей подключены соответственно к выходам К-х сум маторов входных переменных и п+1-го сумматора опорных величин, выходы J-X компараторов (,2,...п-1) под ключены соответственно к первым управл ющим входам последующих j+1-x разр дных ключей, а выход п-го компаратора соединен со вторым входом триггера, выходы -х интеграторов (,t,.. .п+1) соединены соответственно со входами i-x компараторов, а выходы К-х управл ю1чих ключей сое динены соответственно со входами КНа фиг. 1 представлена структур на схема функционального преобразовател СФП); на фиг.2 - временные диаграммы его работы. Функциональный преобразователь ( фиг. 1 ) содержит,сумматоры Ц 1 входных переменных, сумматоры ..| опорных величин, интеграторы 3v|-3u+j «омпараторы -V-fb триггер 5, управл ющие ключи о разр дные ключи ., функциональные чейки П . Функциональный преобразователь работает следующим образом.(фиг.2. Если в исходный момент времени на первый вход интегратора Зц+ грез сумматор входных переменных .л подаютс входные переменные Xy.j, то происходит их интегрирование в пр мом направлении до уровн ограиичени XQ(1иг.2а компаратора ,.-f,который , срабатыва , переключает т(и1- гер 5. Сигналом первого выхода триггера 5 открываетс управл ющий ключ 6, сигналом второго выхода открываетс ключ 6-1 и закрываетс разр дный ключ 7. первой функциональной чейки ФЯ . При этом, на второй вход интегратору 3)t через ключ бу, с выхода сумматора 2j подаютс опорные еевеличины XOM, чем обуславливаетс интегрирование в обратном направлении в течение времени t, которое определ етс последовательным интег рированием входных переменных Х, Х. . .Х, соответствующих функциональных чеек ФЯ , ФЯ ФЯу,. В результате равенства зар дов накопительного элемента интегратора Зу, при пр мом и обратном интегрировании, можно записать M + t OYlnfi-o где ty- период следовани выходных имимпульсов . Откуда, выходна частота FV, ФП определ етс выражением f ., - ; 2) tx ои, ., Временной интервал 1,,начинаетс в момент срабатывани ключей б. , 7 подключени входных переменных Х через сумматор Ц ко входу интегратора . На выходе интегратора 3 величина Ху,ц-г измен етс по линейному закону (фиг.26) до опорной переменной величины Х компаратора 4 , подаваемой с выхода сумматора 2, который закрывает ключ 6 и открывает ключ 7 ФЯ , а в ФЯ,-. закрывает ключ 7, открывает ключ $2.- - этот момент сбрасываетс в исходное состо ние интегратор , переключаетс в режим пр мого интегрировани интегратор 3 ФЯ2(фиг.2в), заканчиваетс временной интервал Ц, начинаетс Работа последующих функциональных меек происходит аналогичным образом в соответствии с временными диаграммами фиг.The goal is achieved by the fact that the functional converter, which contains 1C | 1st two Integrators, between the input and the output of each of which includes a dongle, the integrator outputs are connected to the information inputs of the corresponding comparators, the control inputs of which are connected to the outputs of the corresponding totalizer adders ,. the inputs of which are connected to the corresponding group of inputs of the converter reference values, the first and second adders of input variables, the inputs connected to the corresponding group of inputs of the input variables of the converter, entered n-1 integrators, where n is the number of input variables, trigger, n-1 comparators , n-2 bit keys, control keys, n-1 adders of reference values and O-1 adders of input variables, with the output of n + 1-th adder of input variables connected to the first input of the P-f 1st integrator, the second the entrance of which is connected En with the output of the p + 1 th control key, the control input of which is connected to the first output of the trigger, the first input of which is connected to the output of the n + 1 of the comparator, which is the output of the pre / generator, the control input of the n + 1-g the comparator is connected to the limiter bus of the inverter, the second output of the trigger is connected to the first control input of the first bit switch, the outputs of n-2-x bit switches are connected respectively to the outputs of n-2-x integrators, the outputs ix (i, 1,2 “. . p) of the comparators are connected to the second control inputs of the 1-bit keys and the main control inputs of the Kx (, 2, .. n + 1) control keys, the second control inputs of which are connected respectively to the first control: inputs ix of the bit switches are connected respectively to the outputs of the K-x sum maters of the input variables and the n + 1 adder of the reference values, the outputs of the JX comparators (, 2, ... n-1) are connected respectively to the first control inputs of the subsequent j + 1-x bit keys, and the output of the n-th comparator is connected to the second trigger input, you ode -x integrators (, t, .. it dry + 1) are respectively connected to the inputs of comparators i-x, and outputs K-controlled x cos dineny yu1chih keys respectively to the inputs of KPA FIG. 1 shows the structures on the scheme of functional TFP converter) figure 2 - timing charts of his work. The functional converter (Fig. 1) contains adders C 1 of input variables, adders .. | reference variables, integrators 3v | -3u + j "omparators -V-fb trigger 5, control keys for bit-type keys., functional cells. The functional converter works as follows. (FIG. 2. If the input variables Xy.j are fed to the first input of the integrator Zz + dreamer adder of input variables), then they are integrated in the forward direction to the limiting level XQ (1ig. 2a of the comparator. -F, which is triggered, switches to t (il1-ger 5. By the signal of the first output of the trigger 5, the control key 6 is opened, the signal of the second output opens the key 6-1 and the discharge key 7. of the first functional cell of the FD closes. At the same time, on the second input the integ RATOR 3) t through the key bu, from the output of the adder 2j are supplied the reference XOM values, which causes integration in the opposite direction during the time t, which is determined by the sequential integration of the input variables X, X.. X corresponding to the functional cells of the FF, FF PHN, As a result of the equality of the charges of the cumulative element of the integrator ZU, with direct and reverse integration, we can write M + t OYlnfi-o where ty is the period of the output impulses. From where, the output frequency FV, OP is determined by the expression f., -; 2) tx oi,., The time interval 1,, starts at the moment the keys are activated b. , 7 connect the input variables X through the adder C to the input of the integrator. At the output of the integrator 3, the value of Hu, c-d, changes linearly (Fig. 26) to the reference variable X of the comparator 4 supplied from the output of the adder 2, which closes key 6 and opens the key 7 of the FF, and at FF, -. closes the key 7, opens the key $ 2.- - this moment the integrator is reset to the initial state, the integrator 3 ФЯ2 is switched to the direct integration mode (Fig. 2b), the time interval C ends, the operation of the subsequent functional mecha-cues occurs in a similar way in accordance with The time diagrams of FIG.
2. Временной интервал t за канмиваетс - в момент срабатывани ко паратора , который перек.пюмает триггер 5 закрывающий ключ .обе спечива повторение цикла преобразоа вани (интегрировани в пр мом направ лении;, При этом временной интервал t можно представить в виде г .... U) а л-- .,.. Си - посто нные времени интеграторор 3 Зи функциональных че ек ФЯ. ФЯа,....ФЯ( Учитыва (3} и (i) выражение (2) при нимает вид . - - (5) ЧТу rXoHi itoMi. XovHil . ЧТИ гдеСтт;.-:.Га ...гТк. Наличие сумматоров на входах интеграторов и компараторов позвол ет наращивать число пе.оеменных, вход щих в выражение (.5). Рассмотренна структура Функционального преобразовател обеспечивае выполнение дополнительных операций умножени , делени и увеличени числа переменных величин с помощью последовательно включенных однотипных функциональных чеек, построенных на аналоговых микросхемах средней степени интеграции меньшей стоимости по сравнению с аналоговыми схемами , формирующими Т€ же функции. Технико-экономический эффект от применени предлагаемого преобразовател состоит в уменьшении количест ва дорогосто щего оборудовани при построении преобразователей, выполн ющих широкий класс множительно-де лительных операций. Формула изобретени Функциональный преобразователь, содержащий .два интегратор а, между входом и выходом каждого из которых включен разр дный ключ, выходы интеграторов подключены к информационным входам соответствующих компараторов , управл ющие входы которых подключены к выходам соответст0у|х:1их сумматоров опорных величин, входы ко торых подключены к соответствующей группе входов опорных величин преобразоватеЛ , первый и второй сумматоры входных переменных, входами подключенные к соответствующей группе входов входных переменных преобразовател , от л,и ч а ю щ и и с тем, что, с целью расширени класса решаемых задач, в него введены п-1 интеграторов, где п-число входных переменных, триггер, п-1 компарато-,.. ров5 п-2 разр дных ключей,И+1 управл ющих ключей, п-1 сумматоров опор ных величин и п-1 сумматоров входных переменных, причем выход п+1-го сумматора входных переменных соединен с первым входом п+1-го интегратора , второй вход которого соединен с выходом ni-i-ro управл ющего клоча, управл ющий вход которого соединен с первым выходом тригггр.а, первы1й . вход которого соединен с выходом п+1-го компаратора, вл ющимс выходом преобразов1ател , управл ющий вход п+1-го компаратора подключен к . шине уровн ограничени преобразова- , тел , второй выход триггера подключен к первому управл ющему входу первого разр дного ключа, выходы n-2-x разр дных ключей соединены соответственно с выходами n-2-x интеграторов , вь1хоАЫ |-х (i-l, 2,...п) компараторов соединены со вторыми управл юодими входами i-x разр дных ключей и первыми управл ющими входами (, 2, ... п+1) управл ющих ключей, вторые управл ющие входы которых подключены соответственж к первым управл ющим входам i JJразр дных ключей, информационныевходы К-х управл ющих ключей подключены соответственно к выходам К-х суйматрров входных переменных и п+1-го сумматора опорных величин, выходы J-X компараторов ,2,...п-1) подключены соответ-ственно к первым управл ющим входам последующих j+1-x разр дных ключей, а выход п-го компаратора соединен со вторым входом триггера, выходы бх интеграторов б З,,.. .п+1) соединены соответственно со входами L-X компараторов, а выходы К-х управл ющих ключей соединены соответственно со входам К-х интеграторов. Источники информации, прин тые во внимание при экспертизе 1.Патент США № ,, кл. 332Й , опублик. 19б2. 2,Авторское свидетельство СССР № 8092«1, кл.П 06 г, 7/26, 1979 (прототип).2. The time interval t for kanimivaetsa - at the time of actuation of the parator, which is shifted trigger button 5, the closing key. Alternate the repetition of the conversion cycle (integration in the forward direction ;, the time interval t can be represented as a city. .. U) a l--., .. C are the time constant integrator 3 Zi of functional pairs of the FF. ФЯа, .... ФЯ (Taking into account (3} and (i), expression (2) takes the form. - - (5) WHAT rXoHi itoMi. XovHil. PTI where gdt; .- :. Ha ... rtc. The presence of adders at the inputs of integrators and comparators, it allows increasing the number of p.elements included in the expression (.5). The structure of the Functional Converter under consideration ensures that additional operations of multiplying, dividing and increasing the number of variables are performed using consistently connected single-type functional cells built on analog microcircuits moderate integration less cost compared with analog circuits that form the same function. The technical and economic effect of using the proposed converter is to reduce the amount of expensive equipment when building converters that perform a wide class of multiplicative operations. Formula of the invention A functional converter containing integrator a, between the input and output of each of which the bit switch is turned on, the integrator outputs are connected to the information inputs of the respective comparators, control whose inputs are connected to the outputs of the corresponding | x: 1 adders of reference values, the inputs of which are connected to the corresponding group of inputs of the reference values of the converter, the first and second adders of input variables, the inputs connected to the corresponding group of inputs of the input variables of the converter, from l, and h so that, in order to expand the class of problems to be solved, n-1 integrators are entered into it, where n is the number of input variables, trigger, n-1 comparato -, .. groove 5 n-2 bit switches, And + 1 control keys, n-1 adders support values and n-1 adders of input variables, with the output n + 1 of the adder of the input variables connected to the first input of the n + 1-th integrator, the second input of which is connected to the output ni-i-ro of the control tuft, the control input of which connected to the first output of the trigger. the first one. the input of which is connected to the output of the n + 1th comparator, which is the output of the converter, the control input of the n + 1th comparator is connected to. The bus of the limiting level of the converters, bodies, the second output of the trigger is connected to the first control input of the first bit switch, the outputs of the n-2-x bit switches are connected respectively to the outputs of the n-2-x integrators, v11HOАY | -x (il, 2 , ... n) of the comparators are connected to the second control inputs ix of the bit switches and the first control inputs (, 2, ... n + 1) of the control keys, the second control inputs of which are connected respectively to the first control inputs i JJ bit keys, informational inputs of K-x control keys are connected according to naturally, to the outputs of the K-x suimatr of input variables and the n + 1 adder of the reference values, the outputs of the JX comparators, 2, ... n-1) are connected respectively to the first control inputs of the next j + 1-x bit keys , and the output of the nth comparator is connected to the second trigger input, the outputs bh of the integrators 3, ..., p + 1) are connected respectively to the inputs of the LX comparators, and the outputs of the Kx control keys are connected respectively to the inputs of the Kx integrators . Sources of information taken into account in the examination 1. US patent number ,, class. 332Y, published. 19b2. 2, USSR Author's Certificate No. 8092 “1, cl. P 06 g, 7/26, 1979 (prototype).
Фиа.1Phia.1
XHffLXHffL
XUHT,, 1 XoniXUHT ,, 1 Xoni
ss
KuHTr Xon.fKuHTr Xon.f
//
Кинц XofinKinz xofin
-e-e
II
I -1txI -1tx
Фиг.22