SU982096A1 - Устройство дл хранени и выборки информации - Google Patents
Устройство дл хранени и выборки информации Download PDFInfo
- Publication number
- SU982096A1 SU982096A1 SU813288902A SU3288902A SU982096A1 SU 982096 A1 SU982096 A1 SU 982096A1 SU 813288902 A SU813288902 A SU 813288902A SU 3288902 A SU3288902 A SU 3288902A SU 982096 A1 SU982096 A1 SU 982096A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistors
- transistor
- current
- base
- capacitor
- Prior art date
Links
Landscapes
- Amplifiers (AREA)
Description
( УСТРОЙСТВО дл ХРАНЕНИЯ И ВЫБОРКИ ИНФОРМАЦИИ
1
Изобретение относитс к информационно-измерительной технике и может быть использовано при проектировании аналого-цифровых преобразователей.
Известно устройство дл хранени и выборки информации, содержащее два дифференциальных усилител , охваченмых общей отрицательной обратной св зьго, накопительный элемент и ключи в канале усилени , которые упоавл ют режимом работы устройства 1
Однако это устройство имеет сравнительно большое врем выборки вследствие использовани ключа в канале усилени .
Наиболее близким техническим решением к изобретению вл етс устройство дл хранени и выборки информации, содержащее дифференциальный каскад, выполненный на первом, втором, третьем и четвертом транзисторах, причем база первого транзистора вл етс входом устройства, эмиттеры первого и
и второго транзисторов объединены, эмиттеры третьего и четвертого транзисторов подключены к положительной шине питани , базы третьего и четвертого транзисторов объединены и подключены к коллекторам третьего и первого транзисторов, ключ, выполненный на п том транзисторе, коллектор которого соединен с эмиттерами первого и второго транзисторов, база п того транзистора подключена к шине управлени , а эмиттер подключен к отрицательной шине питани , накопительный элемент, например конденсатор, перва
j обкладка которого соединена с шиной нулевого потенциала, а втора обкладка подключена к входу буферного усилител , выход которого соединен с базой второго транзистора, котора вЮ л етс выходом устройства f2j .
Claims (2)
- Однако данное устройство щ хранени и выборки информации из-за различных посто нных времени транзисто398 ров дифференциального каскада при пёреходе к хранению имеет большое апертурное врем , что сказываетс на точности воспроизведени входного сигна ла. Кроме того, скорость зар да накопительного элемента ограничена дифференциального каскада, что приводит к большому времени выборки. Цель изобретени - увеличение точности быстродействи устройства. Поставленна цель достигаетс тем, что в устройство дл хранени и вы- i борки информации введены пороговый ограничитель, выполненный на шестом и седьмом TpaH3iVicTopax и нагрузочном элементе, и генератор тока зар да, выполненный на восьмом и дев том транзисторах и токозадающем элементе, причем коллектор и база шестого транзистора соединены с коллектором четвертбго транзистора и с первым выводом нагрузочного элемента, коллектор и база седьмого транзистора соединены с коллектором второго транзистора и , вторым выводом нагрузочного элемента коллекторы восьмого и дев того транзисторов подключены соответственно к положительной и отрицательной шинам питани , база восьмого,и дев того транзисторов соединеньГ соответственно с коллекторами шестого и седьмого транзисторов, эмиттеры которых соединены с первым выводом токозадающего элемента, второй вывод которого соеди нен с эмиттерами восьмого и дев того транзисторов и второй обкладкой конденсатора . На чертеже изображена функциональ . на схема устройства. Устройство содержит дифференциальный каскад, выполненный на транзисторах 1-А, ключ, выполненный на транзисторе 5. пороговый ограничитель на транзисторах 6 и 7, генератор тока за р да на транзисторах 8 и 9 и токозадакщем элементе 10, нагрузочный элемент 11, накопительный элемент, например конденсатор 12, бyJфepный уси литель 13. Устройство дл хранени и выборки информации работает следующим образом . В установившемс режиме выборки, когда с помощью управл ющего напр жени на базе через транзистор 5 про текает посто нный ток, устройство ра ботает как усилитель с глубокой отри цательной обратной св зью, повтор 64 на выходе входное напр жение. Токи в плечах дифференциального каскада равны 0,51. ток в выходном племе дифференциального каскада делитс между нагрузочным элементов П (.) и транзисторами 6 и 7 порогового ограничител (0,51 - ). Токи транзисторов 6 и7, 8 и 9 равны, что достигаетс использованием в качестве 6 и 8, 7 и 9 согласованных пар транзисторов . Дли перевода устройства в режим хранени управл ющее,напр жение измен етс так, чтобы ток через транзистор 5 стал равен нулю. В известном устройстве этот переход сопровождаетс значительными погрешност ми из-за различных посто нных вре- ч мени уменьшени токов через транзисторы 2 и 4, что приводит к существенному (до 100 мВ) сдвигу напр жени , хранимого на конденсаторе 12, относительно истинного значени , а также вследствие сравнительно медленного уменьт шени тока в дифференциальном каскаде, В предлагаемом устройстве, выбрав 2U при переходе к хранению тсж через транзисторы 6 и 7 (следовательно 8 и 9) уменьшаетс практически до нул в первый же момент, так как дл этого достаточно, чтобы напр жение на нагрузочном элементе 11 уменьшилось всего на 100 мВ, т. е. в первый же момент перехода к хранению цепь из закрытых р-п переходов отключает запоминающий конденсатор 12 от выхода дифференциального каскада. Погрешность запоминаемого на конденсаторе 12 напр жени относительно его истинного значени равна разбросу напр жений эмиттер-база парных транзисторов 7 и 9 или 6 и 8 и может составл ть 2-3 мВ. При переходе к выборке нового значени входного напр жени ток делитс между цепью транзистора 6 (или 7), токозадающего элемента 10 и цепью базы транзистора 8 (или Э) Сопротивление токозадающего элемента 10 выбираетс так, чтобы ток через транзисторы 8 и 9 не превышал максимально допустимого импульсного значени , которое дл современных маломощных транзисторов достигает 100 мА. Этот относительно большой импульсный ток и обеспечивает зар д конденсатора 12, позвол существенно увеличить быстродействие предлагаемого устройства по сравнению с известным. Кроме того. увеличение емкости конденсатора 12 , в предлагаемом устройстве позвол ет дополнительно улучшать его точностны характеристики в режиме хранени , а именно уменьшить разр д конденсатора под действием токов утечки р-п лереходов . Таким образом, пдедлагаемое устройство позвол ет повысить точность воспроизведени входного сигнала с 1 до 0,1% и уменьшить врем выборки. Формула изобретени Устройство дл хранени и выборки информации, содержащее дифференциаль ный каскад, выполненный на первом, втором, третьем и четвертом транзисторах , причем база первого транаисто ра вл етс входом устройства, эмиттеры первого и второго транзисторов объединены, эмиттеры третьего и четвертого транзисторов подключены к. положительной шине питани , базы третье го и четвертого транзисторов объединены и подключены к коллекторам третьего и первого транзисторов, ключ, выполенный на п том транзисторе, коллектор которого соединен с эмиттерами первого и второго транзисторов, база п того транзистора подключена к шине управлени , а .эмиттер подключен к отрицательной шине питани , накопительный элемент, например конденсатор, перва обкладка которого соединена с шиной нулевого потенциала, а втора , обкладка подключена к входу буферного усилител , выход которого соединен с базой второго транзистора, котора вл етс выходом устройства, о т л и- . чающеес тем, что, с целью повышени точности и быстродействи устройства, в него введены пороговый ограничитель, выполненный на шестом и седьмом транзисторах и нагрузочном элементе, и генератор тока зар да, выполненный на восьмом и дев том транзисторах и токозадающем элементе, причем коллектор и база шестого транзистора соединены с коллектором четвертого транзистора и с первым выводом нагрузочного элемента, коллектор и база седьмого транзистора соединены с коллектором второго транзистора и вторым выводом нагрузочного элемента, коллекторы восьмого и дев того тоан- , зисторов подключены соответственно к положительной и otpицaтeльнoй -шинам питани , базы восьмого и дев того транзисторов соединены соответственно с коллекторами шестого и седьмого транзисторов, эмиттеры которых соединены с первым выводом токозадающего элемента, второй вывод которого соединен с эмиттерами; восьмого и дев того транзисторов и второй .обкладкой конденсатора . Источники информации, прин тые во внимание при экспертизе . 1.Бахтиаров Г. Д., Малинин В.В. и Школин В. П. Аналого-цифровые npej образователи. М., Советское радио,:. 1980, с. П6.
- 2.Авторское свидетельство СССР fP , кл.С t1 С 27/02, 1979IB12ЛГ
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813288902A SU982096A1 (ru) | 1981-05-08 | 1981-05-08 | Устройство дл хранени и выборки информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813288902A SU982096A1 (ru) | 1981-05-08 | 1981-05-08 | Устройство дл хранени и выборки информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU982096A1 true SU982096A1 (ru) | 1982-12-15 |
Family
ID=20958278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813288902A SU982096A1 (ru) | 1981-05-08 | 1981-05-08 | Устройство дл хранени и выборки информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU982096A1 (ru) |
-
1981
- 1981-05-08 SU SU813288902A patent/SU982096A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4897596A (en) | Circuit arrangement for processing sampled analogue electrical signals | |
GB2014389B (en) | Clocked comparator | |
GB909452A (en) | Improvements in small current transistor amplifiers | |
US2902674A (en) | Transistor memory circuit | |
SU982096A1 (ru) | Устройство дл хранени и выборки информации | |
US4602172A (en) | High input impedance circuit | |
US3336518A (en) | Sample and hold circuit | |
US3526785A (en) | Sampling amplifier having facilities for amplitude-to-time conversion | |
SU841058A1 (ru) | Устройство дл хранени и выборкииНфОРМАции | |
US4338532A (en) | Integrated delay circuits | |
JP3701037B2 (ja) | サンプル・ホールド回路 | |
US3181004A (en) | Binary memory device employing flipflop that is controlled by in-phase drivers | |
SU853623A1 (ru) | Управл емый генератор тока | |
KR900007961Y1 (ko) | 입력전압의 피크치 유지회로 | |
SU1261013A1 (ru) | Аналоговое запоминающее устройство | |
JPS6031130B2 (ja) | サンプル・ホ−ルド回路 | |
SU970638A1 (ru) | Операционный усилитель | |
SU1415423A1 (ru) | Усилитель | |
SU1360454A1 (ru) | Аналоговое запоминающее устройство | |
KR930006692Y1 (ko) | 쇼트키 다이오드를 이용한 스위칭 시간 단축회로 | |
JPH06112737A (ja) | スルーレート増大回路 | |
SU640365A1 (ru) | Усилитель считывани | |
SU1056463A1 (ru) | Устройство выборки и хранени | |
SU367518A1 (ru) | Дифференциальный усилитель | |
SU942150A1 (ru) | Полупроводниковый элемент пам ти |