SU976437A1

SU976437A1 - Device for interfacing computer with peripheral devices

Info

Publication number: SU976437A1
Application number: SU813286965A
Authority: SU
Inventors: Виктор Александрович Черепанов; Александр Иванович Кулик; Алексей Константинович Сосновский; Александр Васильевич Спирков
Original assignee: Киевский Научно-Исследовательский И Конструкторский Институт Периферийного Оборудования
Priority date: 1981-05-18
Filing date: 1981-05-18
Publication date: 1982-11-23

Description

° Изобретение относится к вычислительной технике и может быть использовано в вычислительных и информационно-измерительных системах.° The invention relates to computer technology and can be used in computing and information-measuring systems.

Известны устройства для сопряжения ЦВМ с периферийными устройствами, со- ⁵держащие блок прерываний', регистр инструкций, адресный регистр, блок состояния, блок управления и сумматор [jj.Known devices for interfacing a digital computer with peripheral devices containing ⁵ interrupt unit ', instruction register, address register, status unit, control unit and adder [jj.

Недостаток этих устройств состоит в больших затратах. НThe disadvantage of these devices is the high cost. N

Кроме того, такие устройства содержат схемы в соответствии с конкретными функциями, что усложняет устройство.In addition, such devices include circuits in accordance with specific functions, which complicates the device.

Наиболее близким по технической сущности и достигаемому результату является устройство для сопряжений цифровой вычислительной машины с периферийными устройствами, содержащее блок усилителей сигналов в связи с ЦВМ, группа входов-выходов которого соединена с первой группой входов-выходов устройства, блок связи с пери2 ферийными устройствами, группа входоввыходов которого соединена с второй группой входов-выходов устройства, дешифратор, первый и второй выходы которого соединены соответственно с первыми входами; блока управления обменом и сдвигового регистра, первый коммутатор, блок выдачи прерывания, блок формирования четности, первый, второй и третий триггеры, причем первый вход дешифратора соединен с первым выходом блока усилителей сигналов связи с ЦВМ, первый и второй выход кото’рого соединен соответственно с первым выходом, вторым входом блока управления обменом, третий вход которого и первые входы первого коммутатора и блока выдачи прерывания соединены с первым выходом блока усилителей сиг> 20 налов связи с периферийными устройствами, второй выход которого соединен с вторым входом первого коммутатора и четвертым входом блока управления обменом, второй выход которого соеди3 · 976437 4 нен с вторым входом сдвигового регистра, первый выход которого соединен с первым входом блока формирования четности, выход которого соединен с первым входом блока усилителей сигналов связи с периферийными устройствами, третий выход которого соединен с вторым входом блока формирования четности и пятым входом блока управления обменом, третий и четвертый выходы ко- ι торого соединены с вторым и третьим входами блока усилителей сигналов связи с периферийными устройствами, четвертый выход последнего соединен с третьим входом блока формирования чет-₁₅кости и третьим входом сдвигового регистра, четвертый вход последнего соединен с пятым выходом блока усилителей сигналов связи с периферийными устройствами, четвертый вход и шестой ₂₀выход которого соединены соответственно с выходом второго триггера и третьим входом первого коммутатора, четвертый вход которого соединен с третьим выходом дешифратора, четвертый выход которого соединен с первыми входами первого и второго триггеров, второй вход которого соединен с третьим выходом блока.усилителей сигналов связи с ЦВМ, четвертый выход которого соединен с вторым входом первого триггера , выход которого соединен с вторым входом блока выдачи прерывания и пятым входом первого коммутатора [2 ) Недостатком этого устройства является ограниченная область применения. ³⁵ The closest in technical essence and the achieved result is a device for interfacing a digital computer with peripheral devices, containing a block of signal amplifiers in connection with a digital computer, a group of inputs and outputs of which are connected to the first group of inputs and outputs of the device, a communication unit with peripheral devices, a group the inputs of the outputs of which are connected to the second group of inputs and outputs of the device, a decoder, the first and second outputs of which are connected respectively with the first inputs; an exchange control unit and a shift register, a first switch, an interrupt output unit, a parity generation unit, first, second and third triggers, the first input of the decoder being connected to the first output of the communication signal amplifiers unit with a digital computer, the first and second output of which are connected respectively to the first output, the second input of the exchange control unit, the third input of which and the first inputs of the first switch and the interrupt issuing unit are connected to the first output of the signal amplifier unit> 20 communication signals with peripheral devices, the second the first output of which is connected to the second input of the first switch and the fourth input of the exchange control unit, the second output of which is connected 3 · 976437 4 to the second input of the shift register, the first output of which is connected to the first input of the parity block, the output of which is connected to the first input of the signal amplifier block communication with peripheral devices, the third output of which is connected to the second input of the parity forming unit and the fifth input of the exchange control unit, the third and fourth outputs of which are connected to the second and third im input signal amplifier block communication with peripheral devices, the last fourth output connected to a third input of bone formation chet- ₁₅ and the third shift register input, the fourth input of the latter is coupled with the fifth output signal amplifier block communication with peripheral devices, fourth and sixth input ₂₀ output which are connected respectively to the output of the second trigger and the third input of the first switch, the fourth input of which is connected to the third output of the decoder, the fourth output of which is connected n with the first inputs of the first and second triggers, the second input of which is connected to the third output of the block. signal amplifiers with a digital computer, the fourth output of which is connected to the second input of the first trigger, the output of which is connected to the second input of the interrupt output unit and the fifth input of the first switch [2 ) The disadvantage of this device is the limited scope. ³⁵

Цель изобретения - расширение области применения устройства.The purpose of the invention is the expansion of the scope of the device.

Поставленная цель достигается тем, что в устройство, содержащее блок усилителей сигналов связи с цифровой вычислительной машиной, группа входоввыходов которого соединена с первой группой входов-выходов устройства, блок усилителей сигналов связи с’периферийными устройствами, группа входов-4⁵выходов которого соединена с второй группой входов-выходов устройства, дешифратор, первый и второй выходы которого соединены соответственно с первыми входами блока управления обме- 50 ном и сдвигового регистра, первый коммутатор, блок выдачи прерывания, блок формирования четности, первый и второй триггеры, причем первый вход дешифратора соединен с первым выхо- 55 дом блока усилителей сигналов связи с цифровой вычислительной машиной, первый вход и второй, третий и чет вертый выходы которого соединены соответственно с первым выходом и вторым входом блока управления обменом и первыми входами первого и второго триггеров, третий вход блока управления обменом и первые входы первого коммутатора и блока выдачи прерывания соединены с первым выходом блока усилителей сигналов связи с периферийными устройствами, второй выход которого соединен с вторым входом первого коммутатора и четвертым входом блока управления обменом, вторым выходом соединенного с вторым .входом сдвигового регистра, первый выход которого. соединен с первым входом блока формирования четности, выход которого соединен с первым входом блока усилителей сигналов связи с периферийными устройствами, третий выход которого соединен с вторым входом блока формирования четности и пятым входом блока управления обменом, второй и третий входы - соответственно с третьим и четвертым выходами блока управления обменом, четвертый выход - с третьими входами блока формирования четности и сдвигового регистра, а четвертый вход,.пятый и шестой выходы - соответственно с выходом второго триггера, четвертым входом сдвигового регистра и третьим входом первого коммутатора, четвертый вход которого соединен с третьим выходом дешифратора, четвертым выходом соединенного с вторыми входами первого и второго Триггеров, выход первого триггера соединен с вторым входом блока выдачи прерывания и пятым входом первого коммутатора, введен второй коммутатор, причем выход и первый и второй входы второго коммутатора соединены соответственно с вторым входом дешифратора и пятым входом сдвигового регистра, вторым выходом сдвигового регистра и пятым выходом . дешифратора, а вход-выход - с выходами первого коммутатора и блока выдачи прерывания и третьим входом блока усилителем сигналов связи с цифровой вычислительной машиной.This goal is achieved by the fact that in a device containing a block of signal amplifiers for communication with a digital computer, a group of inputs and outputs of which are connected to the first group of inputs and outputs of the device, a block of signal amplifiers for communications with peripheral devices, a group of inputs and 4 ⁵ outputs of which is connected to the second a group of inputs and outputs of the device, a decoder, the first and second outputs of which are connected respectively to the first inputs of the control unit of the exchange 50 and the shift register, the first switch, the interrupt issuing unit the unit, the parity generation unit, the first and second triggers, the first input of the decoder being connected to the first output of the block of signal amplifiers with a digital computer, the first input and the second, third and fourth outputs of which are connected respectively to the first output and second input the exchange control unit and the first inputs of the first and second triggers, the third input of the exchange control unit and the first inputs of the first switch and the interrupt output unit are connected to the first output of the communication signal amplifiers unit from the periphery ynymi devices, the second output of which is coupled to a second input of the first switch and the fourth input of the exchange control unit, connected to the second output of the second shift register .The inputs whose first output. connected to the first input of the parity block, the output of which is connected to the first input of the block of signal amplifiers for communication with peripheral devices, the third output of which is connected to the second input of the parity block and the fifth input of the exchange control unit, the second and third inputs, respectively, with the third and fourth outputs exchange control unit, the fourth output with the third inputs of the parity forming unit and the shift register, and the fourth input, the fifth and sixth outputs, respectively, with the output of the second trigger, h the second input of the shift register and the third input of the first switch, the fourth input of which is connected to the third output of the decoder, the fourth output connected to the second inputs of the first and second Triggers, the output of the first trigger is connected to the second input of the interrupt issuing unit and the fifth input of the first switch, the second switch is introduced, moreover, the output and the first and second inputs of the second switch are connected respectively to the second input of the decoder and the fifth input of the shift register, the second output of the shift register and the fifth exit. the decoder, and the input-output - with the outputs of the first switch and interrupt issuing unit and the third input of the unit as an amplifier of communication signals with a digital computer.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - функциональная схема блока управления обменом.In FIG. 1 shows a block diagram of a device; in FIG. 2 is a functional diagram of an exchange control unit.

Устройство содержит блок Г усилителей сигналов связи с вычислительной машиной, блок 2 усилителей сигналов связи с периферийными устройствами, дешифратор 3, сдвиговый регистрThe device comprises a block G of communication signal amplifiers with a computer, a block 2 of communication signal amplifiers with peripheral devices, a decoder 3, a shift register

4, первый коммутатор 5. блок 6 управ976437 ления обменом, первый триггер 7, второй триггер 8, блок 9 выдачи прерывания, блок 10 формирования четности, второй коммутатор 11, выход 12 второго коммутатора 11, соединенный с входом 13 сдвигового регистра 4, первый вход 14, второй-четвертый и первый выходы 15-18, второй вход 19 блока 1 усилителей сигналов связи с вычислительной машиной, шестой выход 20, вто-10 рой, третий входы 21 и 22, третий, первый и второй выходы 23~25, четвертый и первый входы 26 и 27. четвертый и пятый выходы 28.и 29 блока 2 усилителей сигналов связи с периферийными устройствами, четвертый, первый, третий, пятый и второй выходы 30*34, второй вход 35 дешифратора 3 адреса, выходы 36 и 37 сдвигового регистра 4, выход 38 блока 6 управления обменом, выход 39 первогр триггера 7, группы 40 и 41 входов-выходов устройства.4, the first switch 5. exchange control unit 61676437, the first trigger 7, the second trigger 8, the interrupt issuing unit 9, the parity generation unit 10, the second switch 11, the output 12 of the second switch 11 connected to the input 13 of the shift register 4, the first input 14, the second, fourth and first outputs 15-18, the second input 19 of the block 1 of the signal amplifiers of the communication with the computer, the sixth output 20, the second 10 swarm, the third inputs 21 and 22, the third, first and second outputs 23 ~ 25, the fourth and the first inputs 26 and 27. the fourth and fifth outputs 28. and 29 of the block 2 amplifiers of communication signals from the periphery devices, the fourth, first, third, fifth and second outputs 30 * 34, second input 35 of the decoder 3 addresses, outputs 36 and 37 of the shift register 4, output 38 of the exchange control unit 6, output 39 of the trigger 7, groups of 40 and 41 inputs -output device.

Блок 6 управления обменом включает в себя элементы И 42-44, элементы НЕ 45 и 46, элементы ИЛИ 47 и 48, триггер 49, элемент ИЛИ 50, элементы НЕ 51 и 52, элемент 53 задержки, элемен> ты И 54 и 55, элемент ИЛИ 56.The exchange control unit 6 includes AND elements 42-44, NOT elements 45 and 46, OR elements 47 and 48, trigger 49, OR element 50, NOT elements 51 and 52, delay element 53, AND elements 54 and 55, element OR 56.

Устройство работает следующим разом.The device works as follows.

Программный обмен информацией ду оперативной памятью ЦВМ и периферийными устройствами осуществляется под управлением программы ЦВМ. При работе в программном режиме в устройстве использованы два поля сдвигового . регистра 4 адресуемых со стороны мини. шины поля команд и состояния поля данных. Программным путем можно загружать и считывать информацию из сдвигового регистра 4. Обращение к любому полю регистра 4 производится следующим образом.Software exchange of information for the main memory of the digital computer and peripheral devices is carried out under the control of the digital computer program. When working in software mode, the device uses two shear fields. register 4 addressed by mini. command field buses and data field status. Programmatically, you can download and read information from the shift register 4. Access to any field of register 4 is as follows.

Процессор выставляет на линии адреса адрес поля. Затем выдается сигнал ₄₅синхронизации мини-шины. Блок 3 дешифрирует адрес, поступающий в него с выхода 18 (старшие разряды) и с входавыхода 19 (младшие 8 разрядов) через второй коммутатор 11 по входу 35 > ^изапоминает, его. Потом на линии кода операции выставляется бо записи. После чего дешифратор 3 выставляет соответствующий сигнал на выходе 34 обращения к полям регистраThe processor sets the address of the field on the address line. Then, the minibus synchronization signal ₄₅ is output. Block 3 decrypts the address coming into it from output 18 (high bits) and from input 19 (lower 8 bits) through the second switch 11 at input 35> ^and remembers it. Then, more records are set on the line of the operation code. After which the decoder 3 sets the corresponding signal at the output 34 of the access to the register fields

4. При записи 8-разрядная информация в сдвиговый регистр 4 поступает с входа-выхода 19 через второй коммутатор 11, при чтении информация из регист- об30 меж35 код чтения, лира .пу по выходу 37 поступает на групвходов-выходов 40 по входу-выходу через второй коммутатор 11 параллельно. Направление передачи информации через второй коммутатор 11 определяет управляющий сигнал, поступающий с дешифратора 3 по выходу 33 и определяемый кодом операции. Дешифратор 3 сигнализирует блоку 6 о выполнении операции по выходу 31, после чего блок 6 вырабатывает ответный синхронизирующий сигнал, поступающий на группу входов-выходов 40 с входа 14. Процессор, приняв этот сигнал, заканчивает операцию протокола обмена.4. When writing 8-bit information to the shift register 4, it comes from input-output 19 through the second switch 11, when reading information from register -30 to inter35, the read code, lyre., The output 37 passes to the group input-output 40 along the input-output through the second switch 11 in parallel. The direction of information transmission through the second switch 11 determines the control signal from the decoder 3 at the output 33 and is determined by the operation code. The decoder 3 signals the block 6 about the operation to be performed on the output 31, after which the block 6 generates a response synchronizing signal fed to the group of inputs-outputs 40 from the input 14. The processor, having received this signal, completes the operation of the exchange protocol.

Если производится обращение к регистру периферийного устройства, дешифратор 3 дешифрирует адрес данного периферийного устройства, принимаемый с выходов 18 и 19 через второй коммутатор 11 по входу 35* и запоминает его. Затем процессор выставляет код операции по выходу 18, а дешифратор 3 формирует сигнал по выходу 34 и по выходу 31 запускает блок 6. Блок 6 сигналов по выходу 38 разрешает занесение в сдвиговый регистр 4 номер периферийного устройства и кода операции , поступающий через второй коммутатор 11 с входа-выхода 19. При этом блок 6 сигналом Управление по входу 24 через блок 2 сообщает,периферийному., устройству о готовности принятой информации к передаче на периферийное устройство. Регистр команд и состоя- ’ ний и регистр данных периферийного устройства реализации на общем 8-разрядном сдвиговом регистре. Направление передачи информации между’устройством сопряжения и периферийными устройствами определяется сигналом Направление по выходу 23 блока 2. Нулевое значение сигнала Направление означает передачу информации из устройства сопряжения, единичное - в устройство сопряжения из периферийного устройства. Единичное значение сигнала Конец операции по выходу 24 указывает на то, что периферийное устройство не работает и ждет команду от процессора ЦВМ.If a peripheral device register is accessed, the decoder 3 decrypts the address of this peripheral device received from outputs 18 and 19 through the second switch 11 at input 35 * and stores it. Then the processor sets the operation code for output 18, and the decoder 3 generates a signal for output 34 and for output 31 starts block 6. Block 6 of signals for output 38 allows the peripheral device number and operation code to be entered in shift register 4 through the second switch 11 s input-output 19. In this case, block 6, with a control signal by input 24 through block 2, informs the peripheral device of the readiness of the received information for transmission to the peripheral device. The register of commands and status and the data register of the peripheral implementation device on a common 8-bit shift register. The direction of information transfer between the pairing device and peripheral devices is determined by the signal. The direction of output 23 of block 2. Zero value of the signal. The direction means the transmission of information from the interface device, single - to the interface device from the peripheral device. A single value of the signal The end of the operation on output 24 indicates that the peripheral device is not working and is waiting for a command from the digital processor.

Для ного в рийное сигнал нулевым, а сигнал Конец операции по выходу 24 был единичным. Периферийное устройство в ответ на сигнал Управление по входу 22 блока 2 преобразупередачи кода команды, занесенсдвиговый регистр 4, на перифеустройство необходимо, чтобы Направление по выходу 23 был ет информацию, записанную в параллельном коде в сдвиговом регистре 4, в последовательную. Последовательная информация с выхода 36 сдвигового регистра 4, проходя через блок 10 формиро- $ , вания четности, поступает по входу 27 блока 2 на периферийное устройство, которое формирует импульсные сигналы . Сдвиг по выходу 28 блока 2 для приема кода команды и бита четности конт-10 роля передачи информации.For a nogo signal, the signal is zero, and the signal The end of the operation for output 24 was single. The peripheral device in response to the control signal at the input 22 of the unit 2 for converting the command code, entered the shift register 4, to the peripheral device, it is necessary that the direction of the output 23 be the information recorded in the parallel code in the shift register 4, in serial. Sequential information from the output 36 of the shift register 4, passing through the parity generation block 10, is fed to the peripheral device, which generates pulsed signals, at the input 27 of the block 2. The shift at the output 28 of block 2 for receiving the command code and parity bits of the cont-10 role of information transfer.

После этого периферийное устройство выставляет нулевой сигнал Конец операции по выходу 24 блока 2 и формирует единичный сигнал Требование по выходу 25 блока 2, который поступает в блок управления обменом. Сигналом 38 блока 6 управления обменом ' разрешается параллельная загрузка информации по входу-выходу 19 блока 1 через второй коммутатор 11 в сдвиговый регистр 4, а сигналом Управление по входу 22 блока 2 периферийному устройству сообщается о готовности информации к передаче.After that, the peripheral device sets a zero signal. The end of the operation on the output 24 of block 2 and generates a single signal. The demand for output 25 of block 2, which enters the exchange control unit. The signal 38 of the exchange control unit 6 allows parallel loading of information on the input-output 19 of the unit 1 through the second switch 11 into the shift register 4, and the Control signal at the input 22 of the unit 2 of the peripheral device reports that the information is ready for transmission.

Периферийное устройство снова формирует сигналы Сдвиг по выходу 28 блока 2 для приема байта информации, затем выставляет сигнал Требование по выходу 25. Этот обмен происходит до тех пор, пока не будет передано заданное число байтов информации, (например, 128) или из процессора не поступит сигнал Конец блока записи по входу 17 блока 1 и синхронизирующий сигнал по выходу 30 дешифратора 3· Состояние второго триггера 8 анализируется периферийным устройством по входу 26 блока 2. По_аокончании о^мена периферийное устройство выставляет единичный сигнал Конец операции по выходу 24 блока 2. 'The peripheral device again generates signals. Shift at the output 28 of block 2 for receiving an byte of information, then sets the signal Requirement for output 25. This exchange occurs until a specified number of bytes of information are transmitted (for example, 128) or from the processor end of recording signal blocks of the block 1 entry 17 and a timing signal on an output 30 of the decoder 3 · condition of the second flip-flop 8 is analyzed by the input peripheral device 26 _and unit 2. at the end o ^ the peripheral device exchange unit exposes the signal K end of operation to exit 24 block 2. '

Если кодом команды задается пере-: дача информации из периферийного устройства в процессор, то периферийное устройство формирует единичный сигнал Направление по выходу 23 блока 2, который блокирует выход блока 10 формирования четности, сигнал по выходу 38 блока 6 разрешает преобразование последовательной информации, поступа- ющей по выходу 29 блока 2, в параллельную на сдвиговом регистре 4. При этом периферийное устройство формирует импульсные сигналы Сдвиг. Сформированная информация параллельным кодом со сдвигового регистра 4 по выходу 37 передается в процессор через второй коммутатор 11 по входу 19 бло35 ка 1. При этом по выходу 30 дешифратор 3 формирует нулевой сигнал, который разрешает передачу информации со сдвигового регистра 4 по выходу 37 через второй коммутатор 11. Перед передачей следующего байта периферийное устройство формирует единичный сигнал Требование по выходу 25 блока 2, если надо передать еще один байт, или единичный сигнал Конец операции по выходу 24 блока 2; если выполнение операции закончено.If the command code sets the transfer of information from the peripheral device to the processor, then the peripheral device generates a single signal. The direction of the output 23 of block 2, which blocks the output of the block 10, the parity, the signal 38 of the block 6 allows the conversion of serial information received the output 29 of block 2, in parallel on the shift register 4. In this case, the peripheral device generates pulse signals Shift. The information generated by the parallel code from the shift register 4 at the output 37 is transmitted to the processor through the second switch 11 at the input 19 of the block 1. At the same time, at the output 30, the decoder 3 generates a zero signal that allows the transmission of information from the shift register 4 at the output 37 through the second switch 11. Before transmitting the next byte, the peripheral device generates a single signal. Requirement for output 25 of block 2, if another byte is to be transmitted, or a single signal. End of operation for output 24 of block 2; if the operation is completed.

В режиме автоматической обработки запросов устройство работает следующим образом.In the automatic request processing mode, the device operates as follows.

Первый триггер 7 программно устанавливается от ЦВМ при появлении синхронизирующего сигнала с выхода 30 дешифратора 3. Если периферийное устройство закончило выполнение заданной команды, то оно формирует единичный сигнал Конец операции по выходу 24 блока 2. При совпадении единичных сигналов Конец операции и сигнала на выходе 39 первого триггера 7 блок 9 •выдачи прерывания формирует вектор > прерывания - адрес ячейки памяти ЦВМ, хранящей начальный адрес программы, и передает его в процессор по входу 19, сообщая ему, что'периферийное устройство закончило выполнение заданной команды.The first trigger 7 is programmatically installed from the digital computer when a synchronizing signal appears from the output 30 of the decoder 3. If the peripheral device has finished executing the given command, it generates a single signal. trigger 7 block 9 • issuing an interrupt generates a vector> interrupt - the address of the memory cell of the computer that stores the initial address of the program, and passes it to the processor at input 19, informing it that the peripheral device is finished execution of the given command.

В исходное состояние периферийные устройства Сброс на ным блоком дает общий выходу 15 блока 1, который поступает на блок 6.In the initial state, peripheral devices Reset on the ny block gives a common output 15 of block 1, which is fed to block 6.

По сигналу с выхода 32 дешифратор 3 в процессор через первый коммутатор 5 по входу 19 передаются признаки состояний: сигнал Конец операции по выходу 24, сигнал Требование по выходу 25, сигнал Ошибка по выходу 20 блока 2 и состояние первого триггера 7·The signal from the output 32 of the decoder 3 to the processor through the first switch 5 at the input 19, the signs of status are transmitted: signal The end of the operation on output 24, the signal Requirement for output 25, the signal Error on the output 20 of block 2 and the state of the first trigger 7

Коммутатор 11 может быть построен на двух ИМС типа К 589 АП26, позволяющих организацию приема и выдачи ин. формации с параллельных двунаправлен: ных шин с тристабильными выходами, реίально-временного мультиплексирования шин адреса и данных. Последнее сокращает количество линий и усилителей сигналов связи протокола обмена с периферийными устройствами, что является обязательным требованием для устройств сопряжения с мйкро-ЗВМ, имеюустанавливаются еигналом вход 21 блока 2, выработан6. При этом процессор выили программный сброс поThe switch 11 can be built on two IC type K 589 AP26, allowing the organization of the reception and issuance of in. formations with parallel bi-directional buses with tristable outputs, real-time multiplexing of address and data buses. The latter reduces the number of lines and amplifiers of communication signals of the exchange protocol with peripheral devices, which is a mandatory requirement for devices for interfacing with the micro-ZVM; I have the input 21 of block 2 being set with a signal; At the same time, the processor fired a soft reset by

976437 »0 щей ограничения по количеству контактов БИС центрального процессора. Мультиплексирование шин адреса и данных в совокупности с организацией параллельно-последовательного обмена информа- s ции позволяет строить оптимальные устройства сопряжения с минимальными аппаратурными затратами и расширить области их применения.976437 »0 the general limit on the number of contacts of the LSI of the central processor. Multiplexing address and data buses in conjunction with the organization of parallel-serial exchange of information allows you to build optimal interface devices with minimal hardware costs and expand their field of application.

Таким образом, предложенное устрой-ю ство по сравнению с известными устройствами, например, субкомплексом внешней памяти на гибких магнитных дисках А3284 к УВК СМ-Г, СМ-2 за счет возможности организации параллельных двуна- is правленных шин с тристабильными выходами и реально-временного мультиплексирования шин адреса и данных, позволяет обеспечить подключение устройства сопряжения к микроЭВМ, имеющих го ограничения по количеству контактов БИС центрального процессора, что расширяет функциональные возможности и область применения устройства.Thus, the proposed device in comparison with known devices, for example, a subcomplex of external memory on floppy magnetic disks A3284 to UVK SM-G, SM-2 due to the possibility of organizing parallel bi-directional buses with tristable outputs and real-time multiplexing address and data buses, allows you to connect the interface device to the microcomputer having go restrictions on the number of contacts of the LSI of the central processor, which extends the functionality and scope of the device wa.

Кроме того, мультиплексирование с 25 организацией двунаправленных шин адреса и данных и организации параллельно-последовательного обмена информацией позволяет существенно сократить объем оборудования, линий и усилите- зо лей сигналов связи.In addition, multiplexing with 25 organization of bidirectional address and data buses and organization of parallel-serial exchange of information can significantly reduce the amount of equipment, lines and amplifiers of communication signals.

Claims

not the second input of the shift register, the first output of which is connected to the first input of the parity shaping unit, the output of which is connected to the first input of the communication signal amplifier unit with peripheral devices, the third output of which is connected to the second input of the parity generating unit and the fifth input of the control unit exchange, the third and fourth outputs of which are connected to the second and third inputs of the signal amplifier unit with peripheral devices, the fourth output of the latter is connected to the third input of the form unit parity and the third input of the shift register, the fourth input of the latter is connected to the fifth stage of the signal amplifier unit with peripheral devices, the fourth input and the sixth output of which are connected respectively to the output of the second trigger and the third input of the first switch, the fourth input of which connected to the third output of the decoder, the fourth output of which is connected to the first inputs of the first and second flip-flops, the second input of which is connected to the third output of the block, four signal amplifiers of communication with the digital computer, four the first output of which is coupled to a second input of the first flip-flop, whose output is connected to the second input of the interrupt issuing unit and fifth input of the first switch 2} disadvantage of this device is limited field of application. The purpose of the invention is to expand the field of application of the device. The goal is achieved by the fact that in a device containing a block of signal amplifiers of communication with a digital computer, a group of inputs and outputs of which are connected to the first group of inputs-outputs of the device, a block of amplifiers of communication signals of serial devices, a group of inputs of outputs of which are connected to the second group device inputs-outputs, a decoder, the first and second outputs of which are connected respectively with the first inputs of the exchange control block and the shift register, the first switch, the interrupt issuance block and the parity generator, the first and second triggers, the first input of the decoder is connected to the first output of the communication signal amplifier unit with the digital computer, the first input and the second, third and fourth outputs of which are connected respectively to the first output and the second input of the exchange control unit and the first inputs of the first and second triggers, the third input of the exchange control unit and the first inputs of the first switch and the interrupt issuance unit are connected to the first output of the communication signal amplifier unit with peripherals bubbled devices, the second output of which is coupled to a second input of the first switch and the fourth control input of the exchange, a second output connected to vtorym..vhodom shift register whose first output. connected to the first input of a parity shaping unit, the output of which is connected to the first input of a signal amplifier unit with peripheral devices, the third output of which is connected to the second input of the parity shaping unit and the fifth input of the exchange control unit, the second and third inputs, respectively, to the third and the fourth input of the exchange control block, the fourth output with the third inputs of the parity shaping unit and the shift register, and the fourth input, the fifth and sixth outputs, respectively, with the output of the second trigger The fourth input of the shift register and the third input of the first switch, the fourth input of which is connected to the third output of the decoder, the fourth output connected to the second inputs of the first and second triggers, the output of the first trigger connected to the second input of the interrupt issuer and the fifth input of the first switch, is entered the second KOMMytaTop, the output and the first and second inputs of the second switch are connected respectively to the second input of the decoder and the fifth input of the shift register, the second output of the shift register and n n m output. the decoder, and the input-output - with the outputs of the first switch and the interrupt issuing unit and the third input of the communication signal amplifier unit with the digital computer. FIG. 1 is a block diagram of the device; in fig. 2 - functional diagram of the exchange control unit. The device comprises a block G of communication signal amplifiers with a computing machine, a block 2 of signal amplifiers of communication with peripheral devices, a decoder 3, a shift register k, the first switch 5, a block of exchange control 6, a first trigger 1, a second trigger 8, a block 9 issuing an interrupt , parity generating unit 10, second switch 11, output 12 of second switch 11 connected to input 13 of shift register 4, first input 14, second to fourth and first outputs, second input 19 of block 1 of communication signal amplifiers with a computer, sixth output one 20, second, third inputs 21 and 22, third, first and second outputs 23-25, fourth and first inputs 26 and 27, fourth and fifth outputs 28. and 29 of block 2 of communication amplifiers with peripheral devices, the fourth, the first, third, fifth and second outputs 30-34, the second input 35 of the address decoder 3, the outputs 36 and 37 of the shift register 4, the output 38 of the exchange control block 6, the output 39 of the first trigger 7, the group 40 and 41 of the device's inputs-outputs. The exchange control block 6 includes AND 42-44 elements, HE elements 45 and 46, OR elements 47 and 48, trigger 49, OR element 50, NOT elements 51 and 52, delay element 53, And elements 54 and 55. OR element 5 B. The device works as follows. Programmatic information exchange between the main memory of the digital computer and peripheral devices is carried out under the control of the digital computer program. When operating in software mode, the device uses two fields of the shift register 4 commands that are addressed from the mini bus and the state of the data field. Information from the shift register 4 can be downloaded and read programmatically. Any field of register 4 is addressed. The processor places an address on the address line. A mini-bus sync signal is then issued. Block 3 decrypts the address that enters it from output 18 (most significant bits) and from input 19 (lower 8 bits) through the second switch 11 to input 35, and remembers it. Then a read or write code is set on the line of the operation code. Then, the decoder 3 sets the corresponding signal at the output 34 of access to the fields of register 4. When writing 8-bit information to the shift register 4 comes from input-output 19 through the second switch 11, when reading the information from register 4 to output 37 on the group of inputs-outputs 4O by input-output 19 through the second switch 11 in parallel. The direction of information transfer through the second switch 11 determines the control signal from the decoder 3 to the output 33 and is determined by the opcode. The decoder 3 signals unit 6 to perform the operation on output 31, after which unit 6 generates a response clock signal arriving at the group of inputs / outputs 40 from input 14. The processor, having received this signal, ends the exchange protocol operation. If the peripheral device register is addressed, the decoder 3 decrypts the address of this peripheral device received from outputs 18 and 19 through the second switch 11 via input 35 and remembers it. The processor then exposes the operation code on output 18, and the decoder 3 generates a signal on output 34 and on output 31 starts block 6. Signal block 6 on output 38 enables entering the number of the peripheral device and the operation code through the second switch 11 into shift register 4 from input-output 19. With this block 6, the control on input 24 through block 2 reports to the peripheral device that the received information is ready for transmission to the peripheral device. The register of commands and the state of scientific research institutes and the data register of the peripheral device of realization on the general 8-bit shift register. The direction of information transfer between the interface device and the peripheral devices is determined by the signal. The direction along the output 23 of unit 2. The zero value of the signal Direction means the transfer of information from the interface device, one - to the interface device from the peripheral device. Single signal value End of operation on output 24 indicates that the peripheral device is not working and is waiting for a command from the digital computer processor. To transmit the command code stored in the shift register 4 to the peripheral device, the signal on output 23 must be zero, and the signal The end of operation on output 24 is single. Peripheral device in response to a signal. Control by input 22 of block 2 converts 7 information recorded in parallel code in shift register 4 into serial. The serial information from the output 36 of the shift register k, the passage through the parity forming unit 10, enters the input 27 of the unit 2 to the peripheral device, which generates the shift signals on the output 28 of the unit 2 to receive the command code and parity control information transfer. After that, the peripheral unit sets a zero signal. End of operation on output 24 of unit 2 and generates a single signal. Requirement for output 25 of unit 2, which is fed to the control control unit. Signal 38 of exchange control unit 6 allows parallel loading of information on input-output 19 of unit 1 via the second switch 11 into the shift register k, and the control signal on input 22 of block 2 informs the transmission device about the readiness for transmission. The peripheral device again generates a Shift signal on the output 28 of block 2 to receive a byte of information, then sets a signal on the Requirement of output 25. This exchange takes place until Tfcx until a specified number of information bytes have been transmitted (for example, 128) or from the processor The signal will be received. The end of the recording block at input 17 of block 1 and the clock signal at output 30 of decoder 3. The state of the second trigger 8 is analyzed by the peripheral device at input 2b of block 2. At the end of the exchange, the peripheral device sets a single signal End of operation on output 2k of block 2. If the command code sets the transfer of information from the peripheral device to the processor, then the peripheral device generates a single signal on output 23 of block 2, which blocks the output of parity generating unit 10, the signal on output 38 of block 6 permits the conversion of sequential information received at the output 29 of block 2 into parallel on the shift register k. In this case, the peripheral device generates pulse signals Shift. The generated information is parallel with the shift register k on output 37 and is transmitted to the processor via the second switch 11 via input 19 block .8 ka 1. At output 30, the decoder 3 generates a zero signal that permits the transmission of information from the shift register k at output 37 through the second switch 11. Before transmitting the next byte, the peripheral device generates a single signal. Requirement for output 25 of block 2, if it is necessary to transmit another byte, or a single signal. End of operation for output 2 of block 2; if the operation is completed. In the automatic request processing mode, the device operates as follows. The first trigger 7 is programmatically installed from the digital computer when a synchronizing signal is received from output 30 of the decoder 3. If the peripheral device has finished executing a given command, then it generates a single signal. End of operation on output 2k of the block

2. When single signals coincide. The end of the operation and the signal at the output 39 of the first trigger 7, the interrupt issuing unit 9 generates the interrupt vector i - the address of the memory cell of the digital computer that stores the program's starting address, and sends it to the processor at input 19 to let it The device has finished executing the specified command. Peripheral devices are reset to the initial state by the signal Reset to the input 21 of block 2, produced by block 6. At the same time, the processor generates a general or software reset on the output 15 of block 1, which goes to block 6. The output from the 32 signals the decrypt 3 to the processor through the first switch 5, input 19 transmits signs of the states: signal End of operation on output 2k, signal. Requirement on output 25, signal Error on output 20 of unit 2 and the state of the first trigger 7. Switch 11 can be built on two ICs of type K 589 AP26, allowing organizing iju receiving and delivering information from parallel bidirectional bus with tri outputs real-time multiplex address and data buses. The latter reduces the number of lines and amplifiers of communication signals of the exchange protocol with peripheral devices, which is a mandatory Requirement for microcomputer interface devices having limitations on the number of BIS contacts of the central processor. Multiplexing of address and data buses in conjunction with the organization of parallel-sequential exchange of information allows us to build optimal interfaces with minimal hardware costs and expand their areas of application. Thus, the proposed device is compared with known devices, for example, a subcomplex of external memory on flexible magnetic disks A328C to UVK SM-G, SM-2 for estimates of the organization of parallel bidirectional buses with tristable outputs and real-time multiplexing of buses addresses and data allows to connect the interface device to the microcomputer, which has limitations on the number of BIS contacts of the central processor, which expands the functionality and field of application of the device . In addition, multiplexing with the organization of bidirectional address and data buses and the organization of parallel-serial information exchange significantly reduces the amount of equipment, lines and amplifiers of communication signals. Claims of the Invention A device for interfacing a digital computer with peripheral devices, comprising a block of communication signal amplifiers with a digital computer, the group of input and output terminals of which is connected to the first group of input / output devices of the device, a block of communication signal amplifiers. peripheral devices whose input-output group is connected to the second group of device input-outputs, the decoder, the first and second outputs of which are connected respectively to the first inputs of the exchange control unit and the shift register, the first switch, the interrupt issuer, the parity generating unit, the first and the second trigger, the first input of the decoder is connected to the first output of the communication signal amplifier unit with the digital computer, the first input and the second, third and fourth outputs of which are connected s, respectively) with the first output and the second input of the exchange control unit and the first inputs of the first and second flip-flops, the third input of the exchange control unit and the first inputs of the first switch and interrupt issuer are connected to the first output of the communication signal amplifier unit with peripheral devices, the second output of which connected to the second input of the first switch and the fourth input of the exchange control unit, the second output connected to the second input of the shift register, the first output of which is connected to the first input of the block the formation of a parity, the output of which is connected to the first input of the signal amplifier unit with peripheral devices, the third output of which is connected to the second input of the parity forming unit and the fifth input of the exchange control unit, the second and third inputs respectively to the third and fourth outputs of the control unit exchange, the fourth output - with the third inputs of the parity shaping unit and the shift register, the fourth input, the fifth and sixth outputs - with the output of the second trigger, respectively, the fourth input of the shift About the register and the third input of the first switch, the fourth input of which is connected to the third output of the decoder, the fourth output connected to the second inputs of the first and second flip-flops, the output of the first trigger connected to the second input of the interrupt issuer and the fifth input of the first switch, which differs from In order to expand the field of application of the device, a second switch is introduced into it, with the output and the first and second inputs of the second switch being connected respectively to the second input of the decoder and the fifth input shifting th register, the second output of the shift register and a fifth decoder output, and an input-output with the first switch outputs MAHB and issuing an interrupt signal and the third input amplifier unit communicating with a digital computer. Sources of information accepted by -BO attention in examination 1 / US Patent No. 38150Э9,. W O172 .5. 19752. USSR Author's Certificate in Application No. 2798167 / 18-2 1, class G On F C / O, 1979 (prototype).

itO.

M

FIG g