Claims (3)
25 с-входами триггеров и регистров сдвига , а выход через цифро-аналоговый преобразователь соединен с первым входом дополнительного компаратора, второй вход которого соединен с выходом дополнительного иг1тегратора, п. hijsoji - с первым вхрдом элемента Я.ПИ, второй вход которого соединен с tiторым входом генератора монотонно н иен гощегос напр жени , при этом {5 каждом канале выход компаратора 1:(:1вдинен с D-входом триггера, выход которого соединен с D-входом регистра сдвига и управл ющим входом переключател , выход которого через интегратор соединен с вторым входом компаратора. На фиг. 1 приведена структурна электрическа схема системы;на фиг. временные диаграммы работы. Система содержит генератор 1 монотонно измен ющегос (в рассматриваемом случае - уменьшающегос ). напр жени , инвертор 2, интегратор 3, компаратор 4, цифроаналоговый преобразователь 5, регистр 6 сдвига элемент ИЛИ 7, в каждом канале компаратор 8, интегратор 9, триггер 10, переключатель 11, регистр 12 сдвига. В исходном состо нии выходные на пр жени всех интеграторов 3 и 9 генератора 1 и инвертора 2 равны нулю, регистр б установлен в О, триггеры 10 и регистры 12 установле ны в произвольное состо ние. Положим, что при разности входны напр жений компаратора д IJ сигнал на выходе компаратора равен уровню логической 1, а при AU равен нулю. В исходном состо нии компенсирующие напр жени И снимае мые с выходов интеграторов 9, равны нулю, выходные сигналы компараторов 8 определ ютс знаком измер емых напр жений. Выходной сигнал компара тора 4 равен 1 при - Up О и равен О при Ug - U О (Uj - вы ходное напр жение интегратора 3, Uo образцовое напр жение на выходе циф роаналогового . преобразовател 5). Работу устройства рассмотрим tia примере измерени положительных напр жений (фиг. 2).. Измерение начинаетс по сигналу Пуск. Причем по переднему фронту импульса пуска ерез элемент ИЛИ 7 в триггеры 10 записываютс сигналы с выходов соответствующих компарато ров 8 - знак измер емых напр жений. В соответствии с этим измен етс по ложение переключателей 11 так, что при Uyi i О вход i-ro интегратора через i-тый переключатель оказываетс подключенным к выходу источника отрицательного опорного напр жени к выходу генератора 1. Так как выходное напр жение интегратора инвер но входного, то компенсирук цее напр жение , формируемое интегратором, оказываетс того же знака, что и измер емо. Передним фронтом импульса запуска через элемент ИЛИ 7 в первый ( старишй) разр д общего дл всех каналов регистра б сдвига записываетс 1. При этом включаетс старший разр д дифроаналогового преобразовател 5, с выхода которого напр жение, равное половине максимального измер емого П подаетс на второй вход компаратора 4-. , Задним фронтом импульса запуска включаетс генератор 1. На выходах генератора 1 и ;инвертЬра. 2 формируютс равные по амплитуде, но разные по знаку монотонно измен ющиес напр жени , соответственно падающее и возрастающее. В соответствии с положением переключателей 11 в интеграторах 9 всех каналов начинаетс накопление зар дов, причем выходное |Напр жение интегратора совпадает по знаку с измер емым напр жением в ртом же канапе. Одновременно в интеграторе 3 начинаетс интегрирование монотонно уменьшак цегос напр жени , поступающего с выхода генератора 1. Как только напр жение на выходе интез;ратора 3 станет равным и { )dt срабатывает компаратор 4. В момент t заканчиваетс первый такт преобразовани . Если посто нные времени всех интеграторов 9 и 3 выбираютс равными, то выходные напр жени интеграторов к концу первого такта преобразовани по модулю равны. Компенсирующие напр жени на выходах инте.гратрров к моменту времени Ц равны , ,,а знак компенсирун дего напр жени равен знаку измер емого напр жени в этом канале . sign sign тех каналах,, где Uxi ,uU-2.0 компараторы не измен ют состо ни . В каналах, где ,выходной сигнал компаратора изменитс до окончани такта. В момент времени t перепадом напр жение с выхода компаратора 4 через элемент ИЛИ 7 выходные сигналы компараторов 8 записываютс в триггеры 10,переключатели 11 устанавливаютс в положение, определ емое знаком разности - U, так, чтобы в следующем такте к входу интеграторов оказалось подключенным напр жение, знак которого противоположен знаку ли|. Сигналом с выхода элемента ИЛИ 7 код знака переписываетс из триггеров 10 в регистры 12. Перепад напр жени с выхода схемы ИЛИ в момент времени t поступает также на ;инхровход С регистра 6 . Поэтому и началу второго такта преобразовани в первых двух (старших) разр дах регистра будет записана 1 ( код в регистре б Ng 1100....00). При этом с выхода цифроаналогового преобразовател 5 на второй вход ко паратора 4 поступает образцовое напр жение Uoi b ajLiUo а компаратор 4 вернетс в исходное состо ние О, Во втором такте продолжаетс интегрирование напр жени Uf интегр тором 3 до момента t,, когда, вновь станут равны напр жени Uj Up ии. ilteax + iiwa и. / Ur(t)dt 1 4 Одновременно производитс /рование напр жени генератора 1 (ин вертора 2) интеграторами 9 в канала За врем второго такта (t - t) в интегратора поступит такой зар д электричества, при котором напр жение на выходах интеграторов 9 к моменту . измен етсУ на . Причем, если в момент t разност )0| то компаратор 81 уст новитс в 1, триггер 101 тоже в 1 переключатель 111 установитс в положение, при котором к входу ин тегратора будет приложено напр жение с выхода генератора 1 (отрицательное ) , поэтому к концу второго такта напр жение на входе j-ro инте гратора станет равным uf/ fe . -« Аналогично, если в -том канале в момент времени tn разность и. ul ,,, то j-тый компаратор О, j-тый триггер установитс в установитс в О, переключатель управл еглый этим триггером, окажетс :в положении, при котором на j-тый интегратор во втором такте будет по дано положительное напр жение от ин вертора 2. Поэтому к концу второго такта (в момент tj.) компенсирующее напр жение на выходе j-ro инвертора будет равно тт Uvnax Urnax. UKJ - -- В соответствии с новым значением знака разности в момент времени t, производитс перепись выходного сиг нала компараторов 8 в триггеры 10, а положение переключателей измен ет таким образом., чтобы к входу интегр торов 9 было приложено напр жениеj при воздействии которого разность между измер ег лм и компенсирующим напр жени ми в течение третьего так та уменьшалось. Предыдущие состо ни триггеров в момент . переписываютс в соответствующие регистры (результат первого такта преобразовани ). Аналогично происходит уравновешивание на всех последующих тактах. Причем с увеличением номера такта модуль разности между измер емыми и компенсирующими напр жени ми в каждом канале стремитс к нулю. Таким образом, во всех каналах одновременно путем пор зр дного уравновешивани осуществл етс преобразование измер емых напр жений в код. Компенсирующие напр жени формируютс в каждом канале независимо при интегрировании монотонно измен ющихс опорных напр жений, поступающих с выходов генератора 1 и инвертора 25 with inputs of triggers and shift registers, and the output through a digital-analog converter is connected to the first input of an additional comparator, the second input of which is connected to the output of an additional ig1 integrator, n. Hijsoji - to the first vhrd of the Ya.PI element, the second input to which is connected The input of the generator is monotonous on the voltage of the voltage, while {5 each channel output of the comparator 1 :(: 1 is connected to the D input of the trigger, the output of which is connected to the D input of the shift register and the control input of the switch, the output of which through the integrator The second input of the comparator is shown in Fig. 1. The block diagram of the system is shown in Fig. 1. Time diagrams of operation The system contains a generator 1 monotonically varying (decreasing in this case), a voltage, an inverter 2, an integrator 3, a comparator 4, digital-to-analog converter 5, shift register 6 element OR 7, comparator 8, integrator 9, trigger 10, switch 11, shift register 12 in each channel. In the initial state, the output to the voltage of all the integrators 3 and 9 of generator 1 and inverter 2 is zero register b tanovlen in D flip-flops 10 and 12 are registers us in an arbitrary state. Let us assume that with a difference in the input voltages of the comparator d IJ the signal at the output of the comparator is equal to the logic level 1, and with AU it is equal to zero. In the initial state, the compensating voltages And taken from the outputs of the integrators 9 are equal to zero, the output signals of the comparators 8 are determined by the sign of the measured voltages. The output signal of the comparator 4 is 1 at - Up О and equal to O at Ug - U О (Uj is the output voltage of the integrator 3, Uo is the reference voltage at the output of the digital analogue converter 5). The operation of the device will consider a tia example of measuring positive voltages (Fig. 2). Measurement starts at the Start signal. Moreover, on the leading edge of the start pulse through the element OR 7, the triggers 10 record the signals from the outputs of the respective comparators 8 - the sign of the measured voltages. In accordance with this, the position of the switches 11 changes so that when Uyi i О, the input of the i-th integrator is connected via the i-th switch to the output of the negative reference voltage source to the output of the generator 1. Since the output voltage of the integrator is inverted , then the compensation voltage generated by the integrator is of the same sign as the measured value. The leading edge of the trigger pulse through the element OR 7 to the first (old) bit common to all channels of the shift register is written 1. This includes the high bit of the diffraction converter 5, from which the output voltage equal to half of the maximum measured P is fed to the second comparator input 4-. The trailing edge of the start pulse turns on the generator 1. At the outputs of the generator 1 and; invert. 2, equal in amplitude but monotonically varying voltages of varying sign, respectively, falling and increasing, are formed. In accordance with the position of the switches 11 in the integrators 9 of all channels, charge accumulation begins, the output | voltage of the integrator coinciding in sign with the measured voltage in the mouth of the canape. At the same time, integrator 3 begins to integrate monotonously decreasing the voltage from the generator 1 output. As soon as the voltage at the output of the controller 3 becomes equal and {) dt the comparator 4 is triggered. At the time t, the first conversion cycle ends. If the time constants of all the integrators 9 and 3 are equal, then the output voltages of the integrators are equal in absolute value to the end of the first conversion cycle. The compensating voltages at the outputs of integral grids are equal to the moment of time Ц, and the sign of the compensated voltage is equal to the sign of the measured voltage in this channel. sign sign of those channels where Uxi, uU-2.0 comparators do not change state. In channels where the comparator output will change until the end of the beat. At time t, the voltage drop from the output of the comparator 4 through the element OR 7 the output signals of the comparators 8 are recorded in the triggers 10, the switches 11 are set to the position determined by the difference sign - U, so that in the next clock the voltage is connected to the integrator input whose sign is opposite to the sign whether |. By a signal from the output of the element OR 7, the sign code is rewritten from the flip-flops 10 to the registers 12. The voltage drop from the output of the OR circuit at time t also enters the C 6 register input. Therefore, the beginning of the second conversion cycle in the first two (senior) bits of the register will be recorded 1 (code in register b Ng 1100 .... 00). At the same time, the output voltage of the digital-to-analog converter 5 to the second input of the parator 4 is supplied with the reference voltage Uoi b ajLiUo and the comparator 4 returns to the initial state O. In the second cycle, the voltage Uf integrates 3 until the moment t equal stress uj up and. ilteax + iiwa and. / Ur (t) dt 1 4 Simultaneously producing / generating the voltage of the generator 1 (inverter 2) by the integrators 9 into the channel During the second cycle (t - t), the integrator will receive a charge of electricity at which the voltage at the outputs of the integrators 9 to the moment . changes from to. Moreover, if at the moment t the difference) 0 | then the comparator 81 is set to 1, the trigger 101, also to 1, the switch 111 is set to the position where the voltage from the output of generator 1 (negative) is applied to the input of the integrator; therefore, the input voltage j-ro the grator will become uf / fe. - “Similarly, if in the –th channel at time tn the difference is and. ul ,, then the j-th comparator O, the j-th trigger is set to set to O, the switch controlling the trigger by this trigger will be: in a position where a positive voltage is given to the j-th integrator in the second cycle 2. By the end of the second cycle (at time tj.), the compensating voltage at the output of the j-ro inverter will be equal to Tt Uvnax Urnax. UKJ - - In accordance with the new value of the difference sign at time t, the output signal of the comparators 8 is copied to the triggers 10, and the position of the switches changes so that the voltage j is applied to the input of the integrators 9 under the influence of which the difference between the meter and the compensating voltage during the third, it decreased. The previous states of the trigger at the moment. rewritten into the appropriate registers (the result of the first conversion cycle). Similarly, balancing occurs on all subsequent cycles. Moreover, with an increase in the cycle number, the modulus of the difference between the measured and compensating voltages in each channel tends to zero. Thus, in all channels, the measured voltages are converted into a code by means of a pore-balancing pitch. Compensating voltages are generated in each channel independently when integrating monotonically varying reference voltages coming from the outputs of the generator 1 and the inverter
2. Длительность такта преобразовани строго не фиксируетс и определ етс значением зар да электричества, передаваемого от генератора к интеграторам 3 и 9. На каждом последующем такте значение зар да уменьшаетс вдвое. При равных значени х посто нных времени интеграторов во всех каналах приращени компенсирующих напр жений на выходах интеграторов 8 с увеличением номера такта также уменьшаютс вдвое. Дозировка зар да осуществл етс с помощью интегратора 3, компаратора 4, цифроаналогового преобразовател 5 и регистра 6. Причем интегрирование одного из опорных напр жений (Uj-) происходит одновременно в интеграторах , формиру эщих компенсирующие гнапр жени (9), и в интеграторе 2. The duration of the conversion cycle is not strictly fixed and is determined by the value of the charge of electricity transmitted from the generator to the integrators 3 and 9. At each subsequent cycle, the value of the charge is halved. With equal values of the constant time of the integrators in all channels, the increments of the compensating voltages at the outputs of the integrators 8 with the increase in the clock number are also halved. Charge dosage is carried out with the help of integrator 3, comparator 4, digital-analogue converter 5 and register 6. Moreover, one of the reference voltages (Uj-) is integrated simultaneously in the integrators, which form compensating equipments (9), and in the integrator
3. Поступление необходимого количества электричества фиксируетс в момент, когда приращение напр жени на выходе интегратора 3 (U.) станет равным приращению образцового напр жени (Up), снимаемого с выхода цифроаналогового преобразовател 5. При поразр дном уравновешивании по двоичному основанию эти приращени задаютс в виде р да значений убыва ощей геометрической прогрессии со знаменателем 1/2 (iiJ2 , Л , . .., ii). В устройстве дл повьшени быстродействи не производитс сброс (разр д ) интегратора 3 по окончании каждого такта, осуществл етс непрерывное интегрирование в течение всего цикла преобразовани . икcaци моментов поступлени заданного количества электричества происходит -путем сравнени напр жени с выхода интегратора 3 и выходного напр жени цифроаналогового преобразовател , значени которого с помощью регистра б задаютс равными последовательным значени м суммы членов геометрической прогрессии. Определим длительностью одного цикла преобразовани в предположеНИИ , что 11 - const. Причем значен .з опорного напр жени таково что длительность первого такта в пре лагаемой системе равна длительности первого такта t в обычном аналогоцифровом преобразователе (АЦП) пораз р дного уравновешивани . (Заметим, что длительности всех тактов уравновешивани в АЦП, как правило, равны t, а общее Jpeм преобразовани в АЦП Тдцр mt , где m - число разр дов ) .. Длительность первого такта в пред лагаемом устройстве равна времени t за которое выходное напр жение какого-либо интегратора изменитс на U ox/2: -vv-i -jVat-Upt,. Из этого равенства находим требуемое значение U Длительность второго .такта . в предлагаемом устройстве равна вре мени, за которое выходное напр жение интеграторов изменитс на Umox г ,, If Uvwax tii. -т- J и u. L - 7:- 4-t-, 7 Откуда t Очевидно, что длительность 1-тог такта t/g) а общее преобразовани предлагаемой системы +t,n,,+... Если опорные напр жени сделать монотонно измен ющимис , а не посто нными , то быстродействие предлаг емого преобразовател более увеличи с . В сравнении с мультиплицированно системой развертывающего уравновеши вани длительнос±ь одного цикла изм рени в предлагаемой системе в К Р 2t/)/2, tppas меньше.Обычно поэтому выигрыш в быстродействии по лучаетс весьма значительным Формула изобретени Мультиплицированна измерительна система, содержаща цифроаналоговый преобразователь, п каналов преобразовани , канодый из которых выполнен на компараторе, первый вход которого соединен с соответствующей входной шиной, отличающа с тем, что, с целью повышени быстродейстВИЯ , в нее введены инвертор, элемент ИЛИ, дополнительный компаратор, дополнительный интегратор, дополнительный регистр, генератор монотонно измен ющегос напр жени , в каждый канал преобразовани введены триггер, интегратор , переключатель, регистр сдвига, при этом выход генератора монотонно измен ющегос напр жени соединен с входом инвертора, первым входом дополнительного интегратора и первыми входами переключателей, вторые входы которых соединены с выходом инвертора, причем первые входы интеграторов соединены с первым входом генератора монотонно измен ющегос напр жени , вторым входом дополнительного интегратора и R-входом дополнительного регистра сдвига, С-вход которого соединен с выходом элемента ИЛИ и С-входами триггеров и регистров сдвига, а выход через цифроаналоговый преобразователь соединен с первым входом дополнительного компаратора, второй вход которого соединен с выходом дополнительного интегратора, а выход - с первым входом элемента ИЛИ, второй вход которого соединен с вторым входом генератора монотонно измен ющегос н: пр жени - , при этом в каждом, канале выход компаратора соединен с D-входом триггера, выход которого соединен с D-входом регистра сдвига и управл ющим входом пепеключател , выход которого через интегратор соединен с вторым входом компаратора. Источники информации, прин тые во внимание при экспертизе 1.Смолов В.Б. Полупроводниковые кодирующие и декодирующие преобразователи . Л., Энерги , 1967, с. 137, 138. 2,Цапенко М.П. Измерительные информационные системы. М,, Энерги , 1974, с. 163 (прототип).3. The supply of the required amount of electricity is fixed at the moment when the voltage increment at the output of the integrator 3 (U.) becomes equal to the increment of the reference voltage (Up) taken from the output of the digital-analog converter 5. At bitwise equilibration on the binary basis, these increments are set to the form of a number of values of a decrease in the geometric progression with the denominator 1/2 (iiJ2, L, ..., ii). The device does not perform a reset (discharge) of integrator 3 at the end of each clock cycle; continuous integration is performed during the entire conversion cycle. The moment of arrival of a given amount of electricity occurs by comparing the voltage from the output of integrator 3 and the output voltage of a digital-to-analog converter, the values of which using register b are set equal to successive values of the sum of the terms of the geometric progression. Determine the duration of one conversion cycle under the assumption that 11 is const. Moreover, the value of the reference voltage is such that the duration of the first clock in the proposed system is equal to the duration of the first clock t in a conventional analog-to-digital converter (ADC) in series balancing. (Note that the duration of all equalization cycles in the ADC is usually equal to t, and the total conversion time to ADC is Tdcr mt, where m is the number of bits). The duration of the first cycle in the proposed device is equal to the time t for which the output voltage any integrator will change to U ox / 2: -vv-i -jVat-Upt ,. From this equality we find the required value of U. The duration of the second. in the proposed device, it is equal to the time during which the output voltage of the integrators will change to Umox g, If Uvwax tii. -t-j and u. L - 7: - 4-t-, 7 From where t It is obvious that the duration of the 1st cycle of t / g) and the total transformation of the proposed system is + t, n ,, + ... If the reference stresses are monotonically variable, and not constant, then the speed of the proposed converter is increased more. In comparison with the multiplied system, which develops an equilibrium, the duration of a single measurement cycle in the proposed system in K P 2t /) / 2, tppas is less. Usually, therefore, the performance gain is quite significant. Formula of the invention A multiplied measurement system containing a digital-analog converter conversion channels, one of which is made on the comparator, the first input of which is connected to the corresponding input bus, characterized in that, in order to improve speed performance, in An inverter, an OR element, an additional comparator, an additional integrator, an additional register, a generator of monotonically varying voltage, a trigger, an integrator, a switch, a shift register are inserted into each conversion channel, the generator output being monotonically variable voltage is connected to the input of the inverter, the first input of the additional integrator and the first inputs of the switches, the second inputs of which are connected to the output of the inverter, the first inputs of the integrators connected to the first input of the generator monot variable voltage, the second input of the additional integrator and the R input of the additional shift register, the C input of which is connected to the output of the OR element and the C inputs of flip-flops and shift registers, and the output through a digital-to-analog converter connected to the first input of the additional comparator, the second input which is connected to the output of an additional integrator, and the output is connected to the first input of the OR element, the second input of which is connected to the second input of the generator monotonically variable n: voltage, with each channel in The output of the comparator is connected to the D-input of the trigger, the output of which is connected to the D-input of the shift register and the control input of the peeplocker, the output of which through the integrator is connected to the second input of the comparator. Sources of information taken into account in the examination 1. Smolov VB Semiconductor encoding and decoding converters. L., Energie, 1967, p. 137, 138. 2, Tsapenko M.P. Measuring information systems. M ,, Energie, 1974, p. 163 (prototype).
ф1/г. ff1 / g. f