SU968818A1 - Устройство дл контрол последовательного сумматора-вычитател - Google Patents
Устройство дл контрол последовательного сумматора-вычитател Download PDFInfo
- Publication number
- SU968818A1 SU968818A1 SU813281036A SU3281036A SU968818A1 SU 968818 A1 SU968818 A1 SU 968818A1 SU 813281036 A SU813281036 A SU 813281036A SU 3281036 A SU3281036 A SU 3281036A SU 968818 A1 SU968818 A1 SU 968818A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- elements
- adder
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
входами первого, второго и третьего элементов И, вход управлени вычитанием соединен с первыми входами четвертого п того и шестого элементов И, входы первого и второго операндов устройства соединены с первыми входами соответственно седьмого и восьмого элементов И, вход синхронизации устройства соединен с вторыми входами седьмого и восьмого элементов И, выход седьмого элемента И соединен с входом первого операнда одноразр дного сумматора, выход вось- . мого элемента И соединен с входом второ го операнда одноразр дного сумматора, с вторыми входами первого и п того элементов И(. выход суммьг, переноса и заем одноразр дного сумматсфа соединен соответственна с выходом результата устрбй ства, с вторыми входами третьего и шеетого элементов И, выходы которых соединень с первым и вторым входакш первбго элемента ИЛИ, выход первого элема1та ИЛИ через элемент задержки соединен с вторыми входами второго и четвфтого элементов И и с входом переноса однораз р дного сумматора, введены первый и второй сумматоры по модулю два и триггер со счет1вым входом, причем выходы Первого, четвертого к седьмого элементов И соединены соответственно с первым, и третьим входами первого сумма тора по модулю два, выход которого соединен с первым входом второго элемента ИЛИ, выходы второго и п того элементов И и выход суммы одноразр дного сумматора соединены соответственно с первьгм, вторым и третьим входами второго сумматора по модулю два, выход которого через второй элемент задержки соединен с вторым входом второго элемента ИЛИ, . выход второго, элемента ИЛИ соединен со счетным входом триггера, единичный выход которого вл етс контрольным выходом устройства, установочный вход устройства соединен с нулевым входом триг гера. На чертеже приведена функциональна схема устройства, дл контрол последовательного сумматора-вычитател . Устройство содержит элементы И 1 и 2, сумматор 3 по модулю два, элементы И 4 и 5, сумматор 6 по модулю два, элемент 7 задержки, элемент ИЛИ 8, триггер 9, элементы И 1О и 11, которьге подключены к входам и-выходам контролируемого сумматора-вычитател , в состав которого вход т собственно одноразр дный сумматор 12 и цепи обратной св зи дл элементы И 13 и 14, эпеменг ИЛИ 15 и элемент 16 задержки. Входы 17 и 18 1гал ютс входами устройства и по ним в устройство поступают соответственно признаки операций сложени и вычитани . Повходу 19 в устройство поступает код первого слагаемого (уменьшаемого) А, по входу 2О - синхронизирующие импульсы ( СИ), по вхО(Ду 21 - код второго слагаемого (и 1чнтаемого) В. Вход 22 элемента И 10 и вход 2.3 элемента И 11 соединешл с входом 2О устройства. С выхода 24 элемента И 10 снимаетс код первого слагаемого (уменьшаемого), а с выхода 25 элемента И 11 - код второго слагаемого (вычитаемого). Входы 26 и 27 элемента.И 1 соединены соответственнос входом 17 устройства и выходом 25 элемента И 11. Вход 28 элемента И 2 соединен с входом 18 устройства. Выход. 29 элемента И 1 и вход 30 элемента И 2 соединены соответственно с входами 31 и 32 сумматор 3 по модулю два, а вход 33 последнего соединен с входом 34 сумматора-вычитател . 12 и выходом 24 элемента И 1О. Входы 35 и 36 сумматора-вычитател 12 соединены соответственно с выходом 25 эле- мента И 11 и. с входом 37 элемента И 2, Выход 38 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 соединен с входом 3 9 элемента ИЛИ 8. Входы 40 и 41 элемента И 4 соответственно соединены с выходом 25 элемента И 11 и входом устройства 18. Входы 42 и 43 элемента И 5 соединены соответственно с входом 17 устройства и с входом 36 одноразр дного сумматора 12. Выходы 44 и 45 элементов И 4 и 5 соответственно соединены с входами 46 и 47 сумматора 6, вход 48 которого соединен с выходом 49 одноразр дного сумматора. Входы 50 и 5 Г элемента И 13 соединены с входом 17 устройства и выходом 52 сумматора-вычитател 12 соответственно. Входы 53 и 54 элемента И 14 соединены с входом 18 устройства и: выход ом 55 сумматора-вычитател 12 соответственно. Выходы 56 и 57 элементов И 13 и 14 соответственно соединены с входами 58 и 59 элемента И 15, выход 6О которого соединен с входом 61 элемента 16 задержки, который своим выходом 62 соединен с входом 36 сумматора-вычитател 12 и с входом 43 элемента И 5. Выход 63 сумматора 6 соединен с входом 64 элемента 7 задержки , выход 65 которого соединен с входом 66 элемента ИЛИ 8, выход 67 596 которого соединен с входом 68 триггера 9, на вход 69 которого подаетс сигнал установки в ноль. Сигнал ошибки снимаетс с выхода 7О триггера 9. Общий принцип работы устройства контроп последовательного сумматора-вычитател основан на том, что по завершении операции сложени суммарное количество единиц суммы и возникающих при сложении единиц переноса, а также суммарное количество едтшиц в кодах спагаемых допжно быть одинаковым. Переход к наименьшим вычетам по модулю два, это свойство можно описать математической зависимостью ., (1) где 1 А , Г з , г. и Гр - соответственно суммы по модулю два единиц кодов слагаемых А и В, суммы С и единиц переноса Р; @ - символ операции сложени по модулю два. При выполнении операции вычитани одинаковыми должны быть суммарное количество единиц кода уменьшаемого и единиц займа с одной стороны, и суммарное количество единиц кодов вычитаемого и разности с другой стороны. Это свойство описываетс следующей математической зависимостью: . Г -Г I где I с 2. сУ п° модулю два соответственно единиц кода уменьшаемого , Вычитаемого, разности и займа. Устройство контрол сумматора-вычитател работает следующим образом. -, При выполнении операции сложени слагаемые А и В по входам 19 и 21 элементов И 1О и 11 соответственно, синхронизируемые синхронизирующими импульсами, подаваемыми на входы 22 vi 23 элементов И 10 и 11, с выходов 24 к 25 соответственно этих элементов подаютс на .входы 34 и 35 одноразр дного сумматора . Одновременно слагаемое А с выхода 24 элемента И 10 поступает на вход 33 сумматора 3. Слагаемое В с выхода 25 элемента И 11 поступает на вход 27 элемента И 1, на второй вход 26 которого подаетс признак сложени , поступающий в схему устройства контрол по входу 17. В режиме сложени признак вычитани Вч.Свход 18 устройства контрол ) раве1 логическому нулю, и поэтому на выходе 30 элемента И 2 всегда будет логический ноль. Слагаемое В с выхода 29 элемента 18i И 1 подаетс на вход 31 сумматора 3. На выходе 38 сумматора 3 формируетс сумма по модулю два очередных разр дов слагаемых, котора поступает на вход 39 элемента Р1ЛИ 8 и с его выхода 67 на вход 68 триггера 9. Перед началом операции триггер 9 устанавливаетс в нулевое состо ние по входу 69 сигналом Начальна установка, Если сигнал суммы по модулю два очередных разр дов слагаемых равен логической единице, то триггер 9 устанавливаетс в единичное состо ние. Разр ды суммы с выхода 49 сумматора-вычитателй пост тпают на вход 48 сумматора 6. Единицы переноса с выхода 52 одноразр дного сумматора 12 подаютс на вход 51 элемента И 13, на второй вход 5О которого поступает признак сложени , и с выхода 56 этого элемента поступают на вход 58 элемента ИЛИ 15, а с его выхода 60 - на вход 61 элемента 16 задержки. С выхода 62 этого элемента едшппи 1 переноса подаютс на вход 43 элемента И 5, на второй вход 42 которого поступает признак сложени . С выхода 45 элемента И 15 сигналы единиц переноса поступают на вход 47 сумматора 6, в результате чего на выходе 63 этого элемента формируетс сумма по модулю два очередного разр да суммы и единицы переноса. Эта сумма с иыхода 63 сумматора 6 подаетс на вход 64элемента 7 задержки, с его выхода 65подаетс на вход 66 элемента ИЛИ 8, а с выхода 67 последнего поступает на счетный вх)д 68 триггера 9. Если сигнал на выходе 67 элемента 8 равен логической единице, то триггер 9 переI водитс в противоположное состо ние. Таким образом, если сумма по модулю ;два кодов слагаемых равна сумме по модулю два кода суммы и единиц переноса, то триггер 9 к концу операции находитс в нулевом состо нии. В противном случае триггер 9 окажетс в единичном состо нии и на единичном выходе 7О триггера сформируетс сигнал ошибки. Таким образом, сумматор 3 совместно с триггером 9 реализует левую часть соотношени (1), сумматор 6 совместно с триггерса 4 9 - правую часть соотношени (l), а триггер 9, кроме того, осуществл ет сравнение левой и правой частей соотношени (1). При вьшолнешга соотноше- ; ни (1) триггер 9 всегда после окончани всей операции должен находитьс в нулевом состо нии, что свидетельствует об отсутствии ошибок при сложении.
Работа устройства контрап последовательного сумматора-вычитател при выполнении операции вычитани аналогична работе при выполнении с терации сложени , отлича сь следующими особенности ми
Уменьшаемое А по цепи вход 19 элемента И 10 - выход 24 этого элемента поступает на вход 34 сумматора-вычитатл и на вход 33 сумматора 3. Сигнал займа Z. , формируемый на выходе 55 сумматора-вычитател , поступает на вход 54 элемента И 14. На второй вх)д 53 этого элемента подаетс признак вычитани , поступ аюший в устройство по входу 18. С выхода 57 элемента И 14 сигналы займа подаютс на вход 59 элемента ИЛИ 15, с выхода 60 этого элеманта на вход 61 элемента 16 задержки, а с выхода 62 элемента задержки на вход
37элемента И 2 поступает признак вычитани . С выхода 30 элементу И 2 сигналы займа подаютс на вход 32 сумматора 3, в результате чего на выходе
38этого элемента формируетс сумма по модулю два очередных разр дов уменьшаемого и займа. Эта сумма поступает
на вход 68 триггера 9 по цепи вход 39 и выход 67 элемента ИЛИ 8 - выход тригера 9. Вычитаемое В по цепи вход 21 и выход 25 элемента И 11 - вход 44 элемента И 4 поступает на вход 46 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6. На вход 48 этого же элемента с выхода 49 сумматора-вычитател поступает разность С.
Так как в режиме вычитани признак сложени равен логическому нулю, то всегда на выходе 45 элемента И 5 будет логический ноль, и поэтому на выходе 63 сумматора 6 формируетс сумма по модулю два разр дов кода разности и вычитаемого , котора по цепи . вход 64 и выход 65 элемента задержки 7 - вход 66 и выход 67 элемента ИЛИ 8 поступает на счетный вход 68 триггера 9, Таким образом , сумматор 3 совместно с триггером 9 реализует левую часть соотнесени (2). а сумматор 6 совместно с триггером 9 - правую часть соотношени (2), а триггер 9 вьшолн ет также сравнение левой и правой частей соотношени (2). Единичное состо ние триггера 9 свидетельствует об ошибке.
Предлагаемое устройство дл контрол последовательного сумматора-вычитател значительно проще известного, содержашего два разр дных счетчика, т.е. 2К триггеров и одну К-разр дную схему сравнени (на 2К входов) кодов счетчиков.
так как имеет один триггер и два сумматора по модулю два на три входа каждый. Например, при и 16, выигрыш в объеме оборудовани будет не менее чем в 8 раз.
Claims (3)
- Формула изобретени Устройство дл контрол последовательного сумматора-вычитател , содержащее первый, второй, третий, четвертый, п тый, шестой, седьмой и восьмой элементы И, одноразр дный сумматор, первый и второй элементы ИЛИ, первый и второй элементы задержки, причем вход управлени сложением соединен с первым входами первого, второго и третьего элементов И, вход управлени вы.чнтанием соединен с первыми входами четвертого, п того и шестого элементов И, входы первого и второго операндов устройства -соединены с первыми входами соответственно седьмого и восьмого элементов И, вход синхронизашга устройства соединен с вторыми входами седьмого и восьмого элементов И, выход седьмого элемента И соединен с входом первого операнда одноразр дного сумматора, выход восьмого элемента И соединен с входом второго операнда одноразр дного сумматора, с вторыми входами первого и п того элементов И, выход суммы, переноса и заема одноразр дного сумматора соединены соответственно с выходом результата устройства, с вторыми входами третьего и шестого элементов И, выходы которых соединены с первым и .вторым входами первого элемента ИЛИ, выход первого элемента ИЛИ через элемент задержки соединен с вторыми входами второго и четвертого элементов И и с входом переноса одноразр дного сумматора, отличающеес тем, fro, с целью улрсацени устройства, в него введены первый и. второй сумматоры по модулю два и триггер со счетным входом, причем выходы первого, четвертого и седьмого элементов И соединены соответственно с первым, вторым и третьим входами первого сумматора по модулю два, выход которого соединен с первым входом второго элемента ИЛИ, выходы второго и п того элементов И и выход суммы одноразр дного сумматора соединены соответственно с первым, вторым и третьим входами второго сумматора по модулю два, выход которого через элемент задержки соединен с вторым входом второго элемента ИЛИ, выход второго эле-96881810мента ИЛИ соединен со счетным входом1. Авторское свидетельство СССРтриггера единичный выход которого вл ет Ni 603990, кл. G06F 11/00, 1973. с контрольным выходом устройства, уста-
- 2. Авторское свидетельство СССРновочный вход устройства соединен с№ 739535, кл. G06 F 11/ОО, 1980. нулевым входом триггера. 5
- 3. Авторское свидетельство СССРИсточники информации,по за вке М 2949649/18-24, 1980прин тые во внимание при экспертизе(прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813281036A SU968818A1 (ru) | 1981-05-11 | 1981-05-11 | Устройство дл контрол последовательного сумматора-вычитател |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813281036A SU968818A1 (ru) | 1981-05-11 | 1981-05-11 | Устройство дл контрол последовательного сумматора-вычитател |
Publications (1)
Publication Number | Publication Date |
---|---|
SU968818A1 true SU968818A1 (ru) | 1982-10-23 |
Family
ID=20955335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813281036A SU968818A1 (ru) | 1981-05-11 | 1981-05-11 | Устройство дл контрол последовательного сумматора-вычитател |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU968818A1 (ru) |
-
1981
- 1981-05-11 SU SU813281036A patent/SU968818A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5053631A (en) | Pipelined floating point processing unit | |
EP0366331B1 (en) | System and method for error detection in the result of an arithmetic operation | |
AU596647B2 (en) | Serial digital signal processing circuitry | |
US3621218A (en) | High-speed divider utilizing carry save additions | |
SU968818A1 (ru) | Устройство дл контрол последовательного сумматора-вычитател | |
EP0436905B1 (en) | High performance adder using carry predictions | |
US4276608A (en) | Fibonacci p-code parallel adder | |
RU2799035C1 (ru) | Конвейерный сумматор по модулю | |
SU1173411A1 (ru) | Вычислительное устройство | |
SU1709302A1 (ru) | Устройство дл выполнени операций над элементами конечных полей | |
SU1236497A1 (ru) | Устройство дл формировани элементов мультипликативных групп полей Галуа @ | |
CN101957739B (zh) | 基于分治的亚二次多项式乘法器 | |
SU711570A1 (ru) | Арифметическое устройство | |
SU783791A1 (ru) | Устройство дл умножени многочленов | |
GB960951A (en) | Fast multiply system | |
SU640292A1 (ru) | Устройство дл умножени | |
SU557363A1 (ru) | Устройство дл умножени на коэффициент | |
SU794634A1 (ru) | Устройство дл умножени последова-ТЕльНОгО КОдА HA дРОбНый КОэффициЕНТ | |
SU824203A1 (ru) | Устройство дл сложени п-разр дныхдЕС ТичНыХ чиСЕл | |
SU960807A2 (ru) | Функциональный преобразователь | |
SU748409A1 (ru) | Устройство дл умножени двоично- дес тичных чисел | |
SU634270A1 (ru) | Устройство дл извлечени квадратного корн | |
SU491950A1 (ru) | Двоичный арифметический блок | |
RU2069009C1 (ru) | Суммирующее устройство | |
RU1795456C (ru) | Устройство дл делени чисел |